TWI511268B - 具有邏輯和嵌入式金屬－絕緣體－金屬電容器之系統 - Google Patents

Description

具有邏輯和嵌入式金屬-絕緣體-金屬電容器之系統 相關申請的交叉引用

此申請主張2010年7月30日提出申請的序號為12/804,855，名稱為“形成MIM電容器的方法”的美國發明專利的優先權，此申請通過引用的方式整體併入本文。

發明領域

本揭露與包含具有嵌入式記憶體的邏輯器件的半導體結構，和用於形成此結構的方法有關。更具體來說，本揭露進一步與使用改良的常用邏輯工藝所製成的RAM系統有關。

發明背景

不同的功能模組，諸如邏輯件(logic)和記憶體(memory)，可組合在一單一的IC晶片上。記憶體和邏輯元件通常使用不同的工藝技術來形成以增強每一個個別元件的性能。為了使不同的功能模組有效地集成，整個製造過程中儘量避免非常複雜的修改。

一種嵌入式記憶體是嵌入式動態隨機存取記憶體(eDRAM)，與邏輯電路集成到同一晶粒上的基於電容器的動態隨機存取記憶體。雖然eDRAM的每位成本可能高於獨立式DRAM的每位成本，但是eDRAM在許多應用中提供勝過外部記憶體的改良性能。在具有邏輯件，或更具體來說，具有一處理器的一晶粒上使用嵌入式記憶體，允許有更寬 的匯流排和更高的運行速度。此外，與常用的SRAM相比，嵌入式記憶體可具有較高的密度。由於eDRAM與嵌入式SRAM相比有額外的工藝步驟，所以潛在的較高成本通過節省大量面積來補償。若揮發性DRAM所需的記憶體刷新控制器與eDRAM記憶體一起嵌入，則此記憶體系統看起來像是一個具有邏輯器件的簡單的SRAM型記憶體，且有時被稱作1T-SRAM。

由於使用了一單一電晶體記憶體單元(位元單元)，與動態隨機存取記憶體(DRAM)類似，但是在位元單元周圍具有使記憶體在功能上等效於常用的SRAM的控制電路，故命名為1T-SRAM。也就是說，控制器隱藏了所有DRAM特有的操作，諸如，預充電和刷新。

一電容器是由被一非導體或電介質隔開的兩個導體組成，用於儲存電荷的器件。分立式電容器器件經常由被一層絕緣膜隔開的金屬箔片構成。當一電位差(電壓)存在於導體兩端時，一靜電場在電介質兩端產生，使得正電荷聚集在一極板上，且負電荷聚集在另一極板上。能量被儲存在靜電場中。當導體的大片區域之間有較窄間距時，電容最大。通常，一分立式器件被製造成具有最理想的電容特性。然而，在其他情況下，如果具有被一絕緣電介質材料隔開的導電金屬的正常電路的幾何形狀和配置接近上文所定義的電容器的幾何形狀和配置，例如，被一絕緣體隔開的導體的大片區域之間有較窄間距，則它們也會起電容器的作用。這些非計畫中的電容特性可被稱作寄生電容，它影響 信號等級、信號速度，和信號完整性，這並不理想。

雖然一eDRAM系統利用半導體結構中所內置的一特定電容器器件，諸如溝槽式電容器(trench capacitor)，或金屬-絕緣體-金屬(MIM)電容器，來儲存對應於一邏輯電平的所需電量，但是控制eDRAM的邏輯電路可能有計劃外的寄生電容效應。就關鍵時序路徑和可靠切換而言，邏輯電路對速度和信號完整性更加敏感。

發明概要

本揭露實現一種關於具有一金屬-絕緣體-金屬(MIM)電容器的一嵌入式隨機存取記憶體(RAM)系統的改良方法和設備。本揭露中的RAM系統具有在同一基板上的一嵌入式記憶體和一邏輯電路。所述RAM可以是動態RAM(DRAM)或靜態RAM(SRAM)，例如，6-電晶體(6-T)單元。特別是MIM電容器可在一DRAM單元中用作記憶體電容器而在SRAM單元中用以改良軟錯誤率(SER)。

在一特定實施例中，本揭露與具有減少的寄生電阻及/或電容的一半導體結構有關。所述結構包括一半導體基板，此半導體基板被劃分為具有一MIM電容器的一記憶體區域，和一邏輯區域，其中一或更多個金屬層，例如第一金屬層，被配置在記憶體區域及/或邏輯區域中且在半導體結構中處在與MIM電容器之頂面與底面之間的一位置相對應的高度上。因此，MIM電容器與一或更多個金屬層共存於距離半導體基板相同範圍的高度，或層上。在另一實施 例中，特定金屬層僅存在於邏輯區域中。

包含一MIM電容器的一電介質層被配置在記憶體或者說DRAM區域上。電介質層，也出現在邏輯區域中，起層間電介層的作用，兩個金屬層使用填充有一導電材料的介層窗(via)穿過所述電介質層來電連接。出現在DRAM區域中作為第一金屬層和邏輯區域中作為第二金屬層的同一金屬層被耦合到下方基板。僅出現在記憶體區域中的一耦合介層窗使MIM電容器與緊鄰所述耦合介層窗的金屬層電耦合。

因此，本揭露通過使一或更多個金屬層離源極/汲極接點盡可能的近，例如低於MIM電容器的頂面，減小了與記憶體電晶體相比對切換速度更敏感的邏輯電晶體的源極接點與汲極接點之間的寄生電容。每一電晶體的源極和汲極接點越多，例如一特定電晶體每一源極三個接點且每一汲極三個接點，而且源極離汲極越近，例如，尺寸較小且使源極(S)和汲極(D)電阻效應最小化，則它們所起的作用越像極板電容器。通過使接點盡可能的短小，例如，通過將金屬層盡可能低地用在層結構中，源極接點與汲極接點之間所產生的寄生電容越小。通過使用被耦合至上方金屬層、與源極接點和汲極接點相比數目較少且彼此間隔得更遠的介層窗插塞(plug)將信號傳至上方金屬層，系統中的寄生電容與使用接點到達一上方金屬層相比越小。通過減小系統的寄生電容，RC時間常數相應地減小，這使邏輯電晶體的切換速度增加。

此外，通過將一或更多個金屬層與MIM電容器設置在同一位置，例如，高於MIM電容器的底面，或與MIM電容器處於相同的層高度，則MIM電容器和金屬層的整個結構與將MIM單元設置在第一金屬層上方的一替代實施例相比較短。結果是一較短的接點/介層窗插塞高度(這減小了電路的電阻)相應地減小了RC時間常數，且因此增加了電晶體的切換速度。雖然一金屬層可用於與MIM電容器相鄰的記憶體區域中的一電晶體，例如低於MIM電容器的頂面且高於MIM電容器的底面，但是記憶體單元可能需要較寬的間距以在金屬線與MIM電容器之間提供足夠的絕緣距離。然而，通過使僅位於邏輯區域中的一金屬層處在MIM電容器頂面以下、底面以上的高度，本文所提到的減小的寄生電容和電阻的所有優勢均因較短的接點和比所實現的接點更遠的較少的介層窗插塞得以實現，而無需一較寬的記憶體單元。

本揭露還針對一種用於形成包括處在一單一基板上的DRAM單元與邏輯電晶體的一嵌入式DRAM系統的方法，其中接點由不同的導電材料形成。使用兩種不同類型的插塞減小了總互連電阻，這是因為至少一插塞是一電阻較低的材料，從而通過增強本揭露的速度和功率特徵改良了系統層次性能。

圖式簡單說明

示範性實施例通過舉例方式來說明且並不對附圖中的 諸圖加以限制，其中相同的參考數字標示相同的元件且其 中： 第1A-1C圖說明根據本揭露的第一實施例，用於形成具有一MIM電容器的一嵌入式DRAM系統的一工藝流程的截面圖。

第2A-2D圖說明根據本揭露的第二實施例，用於形成具有一MIM電容器的一嵌入式DRAM系統的一工藝流程的截面圖。

第2E圖說明根據本揭露的一或更多個實施例，包括邏輯區域中有減小的寄生電容的一嵌入式DRAM系統的一半導體結構的俯視圖。

第3A-3D圖說明根據本揭露的第三實施例，用於形成具有一MIM電容器和兩個不同插塞的一嵌入式DRAM系統的一工藝流程的截面圖。

第4圖說明根據本揭露的第四實施例，用於形成具有位於記憶體區域中、一MIM電容器之頂面與底面之間的第一金屬層的一嵌入式DRAM系統的一工藝流程的一部分的截面圖。

第5A-5C圖說明根據本揭露的第五實施例，用於通過將介層窗形成按不同的順序排列來形成具有一MIM電容器的一嵌入式DRAM系統的一工藝流程的截面圖。

第6A-6B圖說明根據本揭露的第六實施例，用於形成具有位於邏輯區域中、一MIM電容器的頂面與底面之間的多個金屬層的一嵌入式DRAM系統的一工藝流程的截面圖。

根據附圖和後面的詳細說明，將可清楚得知本發明實 施例的其他特徵。

較佳實施例之詳細說明

本揭露提供用於製造具有一改良的互連電阻和減小的寄生電容的一嵌入式DRAM系統的若干方法，改良的互連電阻和減小的寄生電容導致一較低RC時間常數和改良的電晶體切換速度的產生。隨著器件的幾何形狀按比例縮小，互連電阻和寄生電容可能會影響性能。本揭露通過本文所述工藝及其所產生的結構使互連電阻減小，例如，通過減小介層窗高度或通過使用低電阻材料，諸如銅基金屬，用於一特定區域中的某些或全部介層窗及/或金屬化層。本揭露還通過以下步驟來減小寄生電容：通過將彼此相對的兩組電晶體接點，例如源極和汲極，維持在盡可能低處來減小這兩組電晶體接點的有效表面積，及通過將接點耦合至金屬化層和介層窗，其中該介層窗在半導體結構中位於下層；與接點組相比彼此間隔得更遠；及/或使相對的表面積較少。

參閱第1A-1C圖，將更易理解本揭露。第1A圖顯示一半導體結構101-A的一部分。具體來說，第1A圖說明上面形成有一絕緣層75的一摻雜基板110。根據已知技術，閘極15在基板上形成，邏輯區域和記憶體區域中均有。基板110具有位於記憶體區域中的汲極區或者說位線111A，和源極111B。基板110還具有位於邏輯區域中的源極/汲極區112A和112B。半導體結構101-A還包括分別被耦合至汲極111A 和源極111B、位於記憶體區域中的一組接點20A/20B，和分別被耦合至源極112A和汲極112B、位於邏輯區域中的一組接點20C/20D。橫跨這兩個區域的第一電介質層80的厚度在約5000與100,000埃之間。電介質層80和77的一部分被蝕刻掉，形成一開口，開口的下表面與電介質層75和接點20B鄰接。在開口內，一下電容器極板42與接點20B鄰接地沉積而成。下電容器極板42被蝕刻成想要的大小。下電容器極板42上首先具有一絕緣層44，接著是一上電容器極板48。上電容器極板42接著被蝕刻成想要的大小。在其他實施例中，由上電容器極板48、絕緣層44和下電容器極板42構成的3層式堆疊可在一個遮罩步驟中被同時蝕刻。電容器極板的適合材料包括但並不限於，TiN、Ta或TaN。所產生的堆疊接著以一常用方式被遮蔽並被蝕刻以形成MIM電容器50。電容器50的內部被顯示為空腔70。

一電介質層82被配置成填充電容器50的空腔70，從而使層80的厚度增加T1的量。較厚的電介質層被顯示為第1B圖中的層82。距離T1可能有範圍從2000埃到7000埃的厚度。在其他實施例中，可通過配置比層80更厚的層，然後將結構研磨成想要的厚度水準來形成T1。在電介質層82形成之後，一遮罩(圖未示)被配置在部分完成的半導體結構101-B上且電介質層82被選擇性地蝕刻以形成介層窗22。介層窗22由一導電材料，諸如鎢來填充，以形成第1B圖的結構。通過單獨地形成導電插塞22，本揭露減小了eDRAM記憶體系統的互連電阻，因為它允許至少一個其他的插塞由 一電阻率較低的金屬製成，諸如銅金屬或銅基合金。

雙重金屬鑲嵌法(dual damascene process)可用以形成介層窗(其可為介層窗孔)18A、18B和18C，且金屬化層M171(在其他實施例中可為第一金屬層)在介層窗22形成之後形成。這通過在第1C圖中所示的整個半導體結構101-C上提供蝕刻中止層90和電介質層84來實現。然後，M1的凹槽從層84向下貫穿整個層90而形成。除此之外，介層窗18A、18B和18C也從層82向下貫穿層77而形成。

第2A-2D圖顯示本揭露的一替代實施例，其中已形成具有一eDRAM系統的一半導體結構102-A至102-D，eDRAM系統具有填銅介層窗。第2A圖顯示一已部分完成的半導體結構，其中一組接點20A、20B和20C、20D被分別提供在記憶體區域及邏輯區域的絕緣層75中，分別與被配置在基板110中的源極/汲極區111A、111B，和112A、112B耦合以分別產生一記憶體區域電晶體和一邏輯區域電晶體。M1區域的凹槽45僅顯示在所述結構的邏輯區域中，這是因為在記憶體區域中未使用M1。M1區域通常被加工成厚度在2000到7000埃之間，但是視預期工藝和設計規則而定，厚度範圍也可能較廣。第2A圖還顯示蝕刻中止層77，它覆蓋絕緣層75和接點20A/20B。

參閱第2B圖，金屬化層M1 71在凹槽45中形成以完成邏輯區域中的金屬線。然後，第二蝕刻中止層68被提供在記憶體區域和邏輯區域中的電介質層65及邏輯區域中的金屬線上。

第2C圖中工藝繼續，其中一遮罩(圖未示)被提供在邏輯區域上但並未提供在記憶體區域上，以能夠從記憶體區域中移除蝕刻中止層68(和任選的電介質層65)。僅從DRAM區域中移除層68允許接點20A與稍後形成的介層窗18A(顯示在第2D圖中)直接連接。隨後，第一電介質層80被配置在記憶體區域中的層65(或77)上及邏輯區域中的層68上。層80、65(若層65並未在先前的蝕刻操作中被移除)和77的一部分接著被移除以形成MIM電容器50，MIM電容器50的形成操作已在第1A圖中做出描述，這些形成操作與下電容器極板42、絕緣層44和上電容器極板48有關。接下來，第二電介質層82被提供在電介質層80上以填充電容器50的空腔70，並增加電介質層80的厚度。

在第2D圖中，一蝕刻中止層78被提供在電介質層82上，被蝕刻蝕刻中止層78覆蓋的電介質層82又被第三電介質層88覆蓋。然後，層88被圖案化以產生金屬化區域M2互連72的凹槽(圖未示)。一遮罩(圖未示)被置於電介質層88上並被圖案化以同時形成介層窗18A、18B、18C和22。第2D圖說明執行常用的雙重金屬鑲嵌法(dual damascene process)來用銅填充凹槽45(顯示在第2A圖中)及介層窗18A、18B和18C的結果。介層窗22可用鎢提前填充，或用銅與其他介層窗同時填充。在一實施例中，M2區域形成後具有與M1區域相同的厚度，以使常用的MIM單元維持較小尺寸。然而，由於記憶體區域中沒有第1金屬層(M1)，故記憶體區域中的介層窗18A必須被蝕刻成深度達2000-7000埃，大於邏輯區 域中的介層窗18B和18C的深度，例如以與金屬化層M1 71的厚度相符。層77和68分別作為介層窗蝕刻操作中記憶體區域和邏輯區域的蝕刻中止層。

本揭露通過僅在所述系統的邏輯部分中使用第1金屬層且通過將其用在半導體結構中與位於或高於MIM電容器50的底面53或者位於或低於MIM電容器50的頂面51相對應的高度來減小邏輯區域中的接點高度。因此，邏輯區域中的RC也減小。此工藝使eDRAM系統的接點電阻和電容維持在一純邏輯工藝所預期的值。換言之，當使用不具有嵌入式記憶體的純邏輯工藝時，邏輯區域中的垂直接點並不需要改變本揭露中的工藝。此外，記憶體區域中沒有M1區域得到較小的單元尺寸及邏輯區域中具有一RC的一eDRAM系統，其中，邏輯區域中的RC等於一不具有記憶體的邏輯器件的RC。在僅邏輯區域中具有一或更多個金屬層，例如金屬化層M1 71，的所有實施例中，邏輯區域中所產生的介層窗(其可為介層窗插塞)，例如18B，的高度92，將小於記憶體區域中的介層窗，例如18A，的高度91，寄生電阻和電容相應地減小。

現在參閱第2E圖，圖中顯示根據本揭露的一或更多個實施例的一半導體結構102-E的俯視圖(第2D圖的段2E-2E)，半導體結構102-E具有一嵌入式DRAM系統，此嵌入式DRAM系統的邏輯區域中的寄生電容已減小。三個S接點20C形成的組(bank)和三個D接點20D形成的組，計畫外地形成被絕緣體80隔開距離D1的一實際上存在的寄生電容器 的兩個極板。相比之下，通過利用介層窗18B和18C將往返於電晶體汲極112B和源極112A的信號傳送至上方金屬層，則較小的寄生電容效應存在於系統中，這是因為介層窗18B和18C可被放在更遠處，距離為D2，大大高於D1，且因為它們有一較小的表面充當電容極板。介層窗18F可被使用並被耦合至金屬化層M1 71，金屬化層M1 71通過接點(僅顯示在俯視圖中)被耦合至閘極15。雖然在第2E圖中僅一個介層窗18B、18C供S 112A和D 112B中的每一者使用，但是，對要求更低電阻率的一關鍵應用而言，多個介層窗插塞可被使用及/或較低電阻率的導電材料，例如銅，可供插塞使用。與將接點20C和20D延伸得更高使其穿過電介質層相比，這些介層窗插塞仍將具有較低的寄生電容值，這是因為介層窗插塞彼此間的間距D2仍大於S接點與D接點之間的距離D1，從而使系統產生較低的寄生電容效應。或者，若介層窗18A-C和22中充滿了電阻較高的材料，諸如鎢，則通過將電路安排在M1金屬化層，可實現一較低的系統電阻。雖然視圖102-E提供一特定的佈局，但是本揭露也很適於使距離D2大於S與D之間的距離D1的各種介層窗和M1的位置。

第3A-3D圖顯示本揭露用於減小的互連RC的替代實施例，其中顯示具有eDRAM系統的半導體結構103-A至103-D，所述eDRAM系統具有兩種不同類型的導電插塞。此實施例針對銅介層窗不准直接接觸MIM電極的eDRAM系統。

參閱第3A圖，已部分完成的半導體結構103-A具有被配置在電介質層65中並被電耦合至邏輯區域中的接點20C和20D的金屬化層M1 71。電介質層80被配置在上面。MIM電容器50根據第2C圖所描述的工藝來製造。在所產生的結構中，金屬化層M1 71實際上處在高出基板110、與MIM電容器50的頂面51與底面53之間的一位置相對應的高度上。

現在參閱第3B圖，一電介質層82在電介質層80上沉積而成，它還填充了電容器50的空腔，且增加了此特定電介質層的厚度。一遮罩(圖未示)被配置在電介質層82上以選擇性地將介層窗22向下蝕刻到MIM電容器50的上電容器極板48。在本實施例中，接著用鎢填充介層窗22。

如第3C圖中所示，遮罩52被置於介層窗22和電介質層82上以確定將產生介層窗18A、18B和18C的區域的界限。介層窗18A被蝕刻成穿過電介質層82和80及蝕刻中止層77，到達接點20A。介層窗18B和18C被蝕刻成穿過電介質層82和80及蝕刻中止層68，到達金屬化層M1 71。在介層窗18A、18B和18C形成之後，遮罩52被移除。然後，用一導電材料，例如鎢來填充介層窗18A、18B和18C。

現在參閱第3D圖，蝕刻中止層78被提供在電介質層82及介層窗18A、18B與18C和22上以在將來要進行的工藝操作中提供一受控蝕刻。電介質層88接著被提供在蝕刻中止層78上，且隨後被圖案化以形成第二金屬化區域(M2)72的凹槽(圖未示)。然後，用電阻值比鎢低的一導電材料，例如用銅來填充凹槽(圖未示)。在一替代實施例中，介層窗 18A、18B和18C，及金屬化區域M2 72可被蝕刻成穿過上述電介質層和蝕刻中止層。然後，使用雙重金屬鑲嵌法，金屬化層互連M2 72及介層窗18A、18B和18C可使用雙重金屬鑲嵌法用銅來填充。與其他嵌入式DRAM系統相比，所產生的結構的互連電阻和電容均減小。若需要的話，可在M2上提供額外的金屬層以形成一更複雜的互連。

現在參閱第4圖，圖中顯示根據本揭露的第四實施例，用於形成具有位於記憶體區域中、與一MIM電容器之頂面與底面之間的一位置相對應的一層的第一金屬層的一嵌入式DRAM系統的一半導體結構104的一工藝流程的一部分的截面圖。半導體結構104與第2C圖直接對應，只是在記憶體區域中、MIM電容器50的頂面51與底面53之間加入了一金屬化層M1 71(作為互連)，並憑藉接點20A被耦合至汲極111A。需注意的是，與第3D圖中的18A類似的一介層窗並未用在第4圖中的記憶體部分，這是因為金屬化層M1 71通過接點20A就完成了到達一位線的佈線。在相應情況下，對於介層窗和插塞的後續處理操作按照第2D、3C和3D，或5B-5C圖進行。

雖然在記憶體區域中使用金屬化層M1 71可減小記憶體單元中的寄生電容，因為從接點到達一上方金屬層需要較少的介層窗，且因為介層窗之間可分隔的距離比源極與汲極之間可分隔的距離更遠，但是仍要考慮其他代價。若金屬化層M1 71位於記憶體區域中位於或高於MIM電容器50的底面53且位於或低於MIM電容器50的頂面51的一層位 置上，則金屬化層M1 71與電容器50之間的最小淨距離55被用於信號隔離。此空隙將增加記憶體單元的總寬度且可能產生其他代價，而使得在記憶體區域中於所述層位置上使用一金屬層並不理想。為此，本文的替代實施例避免了位於記憶體區域中、MIM電容器50的頂面與底面之間的一層位置上的一金屬層。

現在參閱第5A-5C圖，圖中顯示根據本揭露的第五實施例，用於通過將介層窗形成按不同的順序排列來形成具有一MIM電容器的一嵌入式DRAM系統的一工藝流程的截面圖。第5A圖中已部分完成的半導體結構105-A根據第2A-2C圖所述的工藝來製造，包括用於形成金屬化層M1 71的常用工藝。雖然蝕刻中止層68和電介質層65能夠在電介質層80形成之前被移除以簡化蝕刻介層窗18A的步驟，但是，本實例保留了記憶體區域中的蝕刻中止層68和電介質層65，但用於形成MIM電容器50所需的除外。為了形成MIM電容器50，電介質層80和65及蝕刻中止層68和77如第2C圖中所述那樣被蝕刻且MIM電容器在其中形成。在MIM電容器50形成之後，第二電介質層82接著如第2C圖中所述那樣形成。在第5B圖中，一遮罩(圖未示)被置於電介質層82上以在記憶體區域中形成V1M介層窗18A，此介層窗穿過蝕刻中止層68和77，到達接點20A。然後，用對於深度介層窗，諸如介層窗18A(正如與第2D圖中類似以介層窗高度91所示的)而言具有有利填充特性的一導電材料，諸如鎢來填充介層窗18A。

在第5C圖中，蝕刻中止層78被提供在電介質層82上，被蝕刻蝕刻中止層78覆蓋的電介質層82又被第三電介質層88覆蓋。然後，層88被圖案化以產生金屬化區域M2互連72的凹槽(圖未示)。一遮罩(圖未示)被置於電介質層88上並被圖案化以同時形成到達MIM電容器50的互連介層窗22，並形成介層窗18B和18C，介層窗深度的差異並不像與介層窗18A相比那樣大。之後，可同時使用雙重金屬鑲嵌法用一導電材料，例如銅來填充金屬化區域M2互連72的凹槽及介層窗22、18B和18C。

現在參閱第6A-6B圖，圖中顯示根據本揭露的第六實施例，用於形成具有位於邏輯區域中、一MIM電容器的頂面與底面之間的多個金屬層的一嵌入式DRAM系統的一工藝流程的截面圖。第6A圖中已部分完成的半導體結構106-A根據針對第2A-2B圖所描述的工藝來製造，包括用於在電介質層65中形成金屬化層M1 71的常用處理，第二蝕刻中止層68在電介質層65上形成，第二蝕刻中止層68上面緊鄰第一電介質層89。然後，電介質層89上配置蝕刻中止層79，蝕刻中止層79接著被處理以使電介質層83被配置於其上。電介質層83被蝕刻以形成金屬化區域Mx1互連73的一凹槽(圖未示)。一遮罩(圖未示)被置於電介質層83上並被圖案化以形成中間的V1L介層窗18D，然後，用一導電材料，諸如鎢來填充中間V1L介層窗18D。然後，同樣用導電材料來填充金屬化區域Mx1互連73。在一實施例中，使用雙重金屬鑲嵌法，用銅或一銅合金來填充金屬化區域Mx1互連73及介 層窗18D。

電介質層83上配置有蝕刻中止層81，此蝕刻中止層上配置有第二電介質層80。在按照順序蝕刻穿過電介質層80、蝕刻中止層81、電介質層83、蝕刻中止層79、電介質層89、蝕刻中止層68、電介質層65和最終的蝕刻中止層77到達接點20B之後，通過與第2C圖中所述工藝類似的工藝在電介質層80中形成MIM電容器50，儘管有額外的蝕刻中止層存在。然後，層82建成以填充MIM電容器50的空腔70(顯示在第1A圖中)並超出電介質層80且超出MIM電容器50的頂面51。

第6A圖僅說明一金屬化層M1 71、一中間金屬層Mx1 73，及使用一介層窗和多個插塞到達上方金屬層的一接點20D。然而，本揭露很適合使用如下任何數量的介層窗及/或金屬層和它們的任何組合：被配置在結構層中與MIM電容器50的頂面51與底面53之間的高度相對應的高度上以耦合邏輯區域中的電晶體源極及/或汲極的適當接點以到達上方金屬層，按照一特定電路的佈局(place)和佈線(route)所指定的那樣。

現在參閱第6B圖，一遮罩(圖未示)被配置在電介質層82上以選擇性地蝕刻Vx1M介層窗18A使其穿過第二電介質層82和80、蝕刻中止層81、電介質層83、蝕刻中止層79、第一電介質層89、蝕刻中止層68、電介質層65、蝕刻中止層77，和最終的電介質層75，以到達接點20A。介層窗18A用一鎢插塞來填充。在移除遮罩之後，且為了在將來要執 行的加工步驟中提供一受控蝕刻，故在第三電介質層87形成之後，在第二電介質層82上提供蝕刻中止層85。然後，層87被圖案化以在電介質層87和蝕刻中止層85中產生金屬化區域Mx2互連72的凹槽(圖未示)，其中x2=x1+1。一遮罩(圖未示)被置於電介質層87上並被圖案化以同時形成：互連介層窗22，以到達MIM電容器50的上電容器極板48；和介層窗Vx1L 18E，以到達金屬化層Mx1 73。介層窗22僅被蝕刻成穿過電介質層82的一部分以到達MIM電容器50的上電容器極板48。介層窗Vx1L 18E通過蝕刻穿過電介質層82和80而形成。介層窗22和18E，以及金屬化區域Mx2 72的凹槽，在雙重金屬鑲嵌法中用銅或一銅基合金來填充。與其他嵌入式DRAM系統相比，所產生的結構的互連電阻和電容減小。

本揭露之實施例僅為說明性的並不欲以任何方式限制本發明。本文所述方法和操作可以與本文所述的示範性組合和排列不同的組合和排列，例如以不同的設置及/或順序來執行。因此，一或更多個額外的新操作可被插入到現有操作中，或者一或更多個操作可根據一特定應用被省略或排除，以獲得大致相同的功能、方式和結果。同樣地，本文所述結構和設備的特徵和部分可以許多方式來組合以獲得大致相同的功能、方式和結果。

例如，所示的邏輯結構並不需要在每一個邏輯區域中重複。視一級別較高的金屬是否是互連所必需的而定，一IC器件內的某些邏輯結構可能具有與所示的那些相比更少 或更多的介層窗。雖然本揭露已被描述為具有被插入到基板與第一金屬層之間的一MIM電容器的一eDRAM，但是，本揭露的工藝也可通過將MIM電容器插入到一記憶體區域中的兩個金屬層之間來執行。雖然可能需要額外的操作和遮罩及其他材料，但是除了其他功能模組和舊有器件及工藝以外，使用已公開的方法在當前所公開的任何數量的記憶體件，例如一陣列，和邏輯器件設備，可被整合到一特定積體電路(IC)、片上系統(SOC)、晶元級集成(WSI)等上。雖然當前實施例已對特定材料和工藝做出描述，但是本揭露很適合使用任何適當的工藝技術和操作以提供被配置在半導體結構中，例如與MIM電容器的上表面與下表面之間的位置相對應的層中的金屬化互連和介層窗的佈局。例如，單一金屬鑲嵌法可用於使M1金屬化層與接點耦合。同樣地，雖然鎢和銅在本文中用於特定層和介層窗，但是本揭露很適合使用這些導體和諸如鋁的其他導體，和製造或代工工廠所指定的一特定工藝或技術所需要的其他沉積、蝕刻、移除或化學機械研磨(CMP)。

從附圖和詳細說明一起來看，當前實施例的其他特徵是顯而易見的。因此，說明書和諸圖被視為具說明性而非限制性意義。本領域技術人員將容易想到能夠對上述實施例進行各種修改。總之，本揭露由申請專利範圍來定義。

15‧‧‧閘極

18A~18C、18F‧‧‧介層窗

18D‧‧‧介層窗/V1L介層窗

18E‧‧‧介層窗/介層窗Vx1L

20A~20D‧‧‧接點

22‧‧‧介層窗/插塞

42‧‧‧下電容器極板

44、75‧‧‧絕緣層

45‧‧‧凹槽

48‧‧‧上電容器極板

50‧‧‧(MIM)電容器

51‧‧‧頂面

52‧‧‧遮罩

53‧‧‧底面

55‧‧‧距離

65、75、82、83、84、87、88、89‧‧‧電介質層

68、78、79、81、85、90‧‧‧蝕刻中止層

70‧‧‧空腔

71‧‧‧金屬化層M1

72‧‧‧金屬化區域M2(互連)/金屬化區域Mx2(互連)

73‧‧‧金屬化區域Mx1互連/金屬化層Mx1互連/中間金屬層Mx1

77‧‧‧電介質層/蝕刻中止層

80‧‧‧電介質層/絕緣體

91、92‧‧‧高度

101-A~101-C、102-A~102-E、103-A~103-D、104、105-A、106-A‧‧‧半導體結構

110‧‧‧基板

111A、112B‧‧‧汲極

111B、112A‧‧‧源極

第1A-1C圖說明根據本揭露的第一實施例，用於形成具有一MIM電容器的一嵌入式DRAM系統的一工藝流程的截 面圖。

第2A-2D圖說明根據本揭露的第二實施例，用於形成具有一MIM電容器的一嵌入式DRAM系統的一工藝流程的截面圖。

第2E圖說明根據本揭露的一或更多個實施例，包括邏輯區域中有減小的寄生電容的一嵌入式DRAM系統的一半導體結構的俯視圖。

第3A-3D圖說明根據本揭露的第三實施例，用於形成具有一MIM電容器和兩個不同插塞的一嵌入式DRAM系統的一工藝流程的截面圖。

第4圖說明根據本揭露的第四實施例，用於形成具有位於記憶體區域中、一MIM電容器之頂面與底面之間的第一金屬層的一嵌入式DRAM系統的一工藝流程的一部分的截面圖。

第5A-5C圖說明根據本揭露的第五實施例，用於通過將介層窗形成按不同的順序排列來形成具有一MIM電容器的一嵌入式DRAM系統的一工藝流程的截面圖。

第6A-6B圖說明根據本揭露的第六實施例，用於形成具有位於邏輯區域中、一MIM電容器的頂面與底面之間的多個金屬層的一嵌入式DRAM系統的一工藝流程的截面圖。

15‧‧‧閘極

20A-D‧‧‧接點

42‧‧‧下電容器極板

44‧‧‧絕緣層

48‧‧‧上電容器極板

50‧‧‧MIM電容器

70‧‧‧空腔

75‧‧‧電介質層

77‧‧‧蝕刻中止層

80‧‧‧電介質層

101-A‧‧‧半導體結構

110‧‧‧基板

111A、112B‧‧‧汲極

111B、112A‧‧‧源極

Claims (9)

1. 一種用於形成嵌入式動態隨機存取記憶體(DRAM)系統的方法，該嵌入式DRAM系統包括在一單一基板上的DRAM單元及邏輯電晶體，各該DRAM單元具有一金屬-絕緣體-金屬(MIM)電容器，該方法包含：在該基板上方提供一第一電介質層；在該第一電介質層中選擇地蝕刻出一開口，以在一記憶體區域內形成一MIM電容器；增加該第一電介質層之厚度，且接著平坦化該第一電介質層；形成穿過經平坦化層的一孔洞，以形成耦合至該MIM電容器的一耦合介層窗；在該耦合介層窗上方形成一第二電介質層；在形成該耦合介層窗後，在該等記憶體及邏輯區域中同時形成介層窗開口；以一導電材料填充該等介層窗開口，以形成具有與較該耦合介層窗相比之一較低電阻的互連部分。
2. 如請求項1之方法，其中使用一雙重金屬鑲嵌法(dual damascene process)來填充於該嵌入式DRAM系統中形成該耦合介層窗後同時形成的該等介層窗開口。
3. 一種用於形成嵌入式動態隨機存取記憶體(DRAM)系統的方法，該嵌入式動態DRAM系統包括在一單一基板上的DRAM單元及邏輯電晶體，各該DRAM單元具有一金屬-絕緣體-金屬(MIM)電容器，該方法包含： 在該基板上方形成一絕緣層；在該DRAM系統之一區域中形成一第一金屬層；在該DRAM系統上方提供一第一電介質層；在該第一金屬層已形成後，在該第一電介質層中形成一MIM電容器；在該第一電介質層上方提供一第二電介質層；在該第二電介質層中於該MIM電容器上方形成一耦合介層窗；同時在記憶體區域中形成一第二介層窗及在一邏輯區域中形成一第三介層窗；提供一第三電介質層；以具有與提供在該等第二及第三介層窗中之導電材料相比之一不同電阻的一導電材料填充該耦合介層窗。
4. 如請求項3之方法，其中使用一雙重金屬鑲嵌法(dual damascene process)來填充於該耦合介層窗後同時形成的該等介層窗。
5. 一種用於形成嵌入式動態隨機存取記憶體(DRAM)系統的方法，該嵌入式動態DRAM系統包括在一單一基板上的DRAM單元及邏輯電晶體，各該DRAM單元具有一金屬-絕緣體-金屬(MIM)電容器，該方法包含：在該基板上方形成一絕緣層；在該DRAM系統於該絕緣層上方的一區域中形成一第一金屬層； 在該第一金屬層上方提供一第一電介質層；在該第一金屬層已形成後，在一記憶體區域中形成一MIM電容器；在該第一電介質層上方提供一第二電介質層；在該第二電介質層中形成耦合至該MIM電容器的一耦合介層窗；同時在該第一及第二電介質層中形成一第一組介層窗；藉由以具有與該耦合介層窗內之該導電材料相比之一較低電阻的一導電材料填充該第一組介層窗，來在該DRAM系統中形成互連體。
6. 如請求項5之方法，其中該第一金屬層僅形成在該邏輯區域。
7. 如請求項5之方法，其更包含形成電氣耦合至該記憶體區域及該邏輯區域中之互連體的一第二金屬層。
8. 如請求項5之方法，其中使用一雙重金屬鑲嵌法(dual damascene process)來填充該第一組介層窗。
9. 如請求項7之方法，其中該MIM電容器具有不是由該第二金屬層所形成的一頂部電極。