TWI509928B - 靜電放電防護裝置以及電路與解耦合方法 - Google Patents
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Description
本揭露係有關於一種靜電放電防護電路與方法。
靜電放電(electrostatic discharge,ESD)事件係指瞬間電流突波流進、流出一電路或在一電路中竄流，其中瞬間電流突波具有可能傷害電路之過量的電流。許多電子電路以及元件皆可承受靜電放電(electrostatic discharge,ESD)事件所造成之傷害。靜電放電(electrostatic discharge,ESD)保護電路通常製作於一晶片中，用以保護該晶片之元件以及電路免於靜電放電之傷害。靜電放電保護電路之操作通常包括以下機制之一或一組合：利用低阻抗放電路徑來排除靜電放電電流、將靜電放電所產生之電壓箝制於預定安全位準等等。
有鑑於此，本揭露提出一種靜電放電防護裝置，包括：一第一電源節點；一第二電源節點；一第一輸入節點；一第二輸入節點；一受保護之電路，耦接於上述第一電源節點以及上述第二電源節點之間，上述受保護之電路更耦接至上述第二輸入節點；一開關電路，耦接至上述第一電源節點、上述第二電源節點、上述第一輸入節點以及上述第二輸入節點，在以下兩種情況之後，上述開關電路用以將上述第一輸入節點與
上述第二輸入節點電性解耦合：(a)上述第一電源節點係為浮接或電性耦接上述第二電源節點；以及(b)上述第一輸入節點之電壓位準係大於上述第二電源節點之電壓位準一既定電壓值。
根據本發明之一實施例，其中上述開關電路包括：一第一偵測電路，用以分別對上述第一電源節點之電壓位準以及上述第二電源節點之電壓位準設定一第一控制節點之電壓位準以及上述第一輸入節點之電壓位準；一第二偵測電路，用以分別對上述第一電源節點之電壓位準以及上述第二電源節點之電壓位準設定一第二控制節點之電壓位準以及上述第一輸入節點之電壓位準；以及一傳輸閘，用以將上述第一輸入節點以及上述第二輸入節點分別對上述第一控制節點之電壓位準以及上述第二控制節點之電壓位準電性耦接或解耦合。
根據本發明之一實施例，其中上述傳輸閘包括：至少一第一型電晶體，耦接於上述第一輸入節點以及上述第二輸入節點之間，且由上述第一控制節點之電壓位準所控制；以及至少二第二型電晶體，串聯耦接於上述第一輸入節點以及上述第二輸入節點之間，且由上述第二控制節點之電壓位準所控制。
根據本發明之一實施例，其中上述開關電路更包括一基體偏壓電路，上述基體偏壓電路耦接至上述至少二第二型電晶體之一者之一第一第二型基體端，且用以將上述第一電源節點以及上述第一第二型基體端分別對上述第一電源節點之電壓位準以及上述第二控制節點之電壓位準解耦合。
根據本發明之一實施例，其中上述基體偏壓電路包括一第三第二型電晶體，上述第三第二型電晶體包括耦接至上述第一電源節點之一第三第一第二型源或汲極端、耦接至上述至少二第二型電晶體之一者之上述第一第二型基體端之一第三第二第二型源或汲極端、耦接至上述第二控制節點之一第三第二型閘極端以及耦接至上述第三第二型電晶體之上述第三第二第二型源或汲極端之一第三第二型基體端。
根據本發明之一實施例，其中上述傳輸閘包括：一第一第一型電晶體，具有耦接至上述第一輸入節點之一第一第一第一型源或汲極端、耦接至上述第二輸入節點之一第一第二第一型源或汲極端以及耦接至上述第一控制節點之一第一第一型閘極端；一第一第二型電晶體，具有耦接至上述第一輸入節點之一第一第一第二型源或汲極端、一第一第二第二型源或汲極端以及耦接至上述第二控制節點之一第一第二型閘極端；以及一第二第二型電晶體，具有耦接至上述第一第二第二型源或汲極端之一第二第一第二型源或汲極端、耦接至上述第二輸入節點之一第二第二第二型源或汲極端以及耦接至上述第二控制節點之一第二第二型閘極端。
根據本發明之一實施例，其中上述第一偵測電路包括：一第四第二型電晶體，包括耦接至上述第一電源節點之一第四第一第二型源或汲極端、耦接至上述第一控制節點之一第四第二第二型源或汲極端以及耦接至上述第二電源節點之一第四第二型閘極端。
根據本發明之一實施例，其中上述第四第二型電
晶體更包括一第四第二型基體端，以及上述開關電路更包括耦接至上述第四第二型電晶體之上述第四第二型基體端之一基體偏壓電路、上述基體偏壓電路用以將上述第一電源節點以及上述第四第二型基體端分別對上述第一電源節點之電壓位準以及上述第二控制節點之電壓位準解耦合。
根據本發明之一實施例，其中上述第二偵測電路包括：一第三控制節點；一第二第一型電晶體，包括耦接至上述第二輸入節點之一第二第一第一型源或汲極端、耦接至上述第二控制節點之一第二第二第一型源或汲極端以及耦接至上述第三控制節點之一第二第一型閘極端；以及一第五第二型電晶體，包括耦接至上述第一輸入節點之一第五第一第二型源或汲極端、耦接至上述第二控制節點之一第五第二第二型源或汲極端以及耦接至上述第三控制節點之一第五第二型閘極端。
根據本發明之一實施例，其中上述第二偵測電路更包括：一阻抗裝置，位於上述第一電源節點以及上述第三控制節點之間。
根據本發明之一實施例，其中上述第五第二型電晶體更包括一第五第二型基體端，以及上述開關電路更包括耦接至上述第五第二型電晶體之第五第二型基體端之一基體偏壓電路，上述基體偏壓電路用以電性將上述第一電源節點或上述第一輸入節點連帶上述第五第二型基體端分別耦接至上述第一電源節點之電壓位準以及上述第二控制節點之電壓位準。
根據本發明之一實施例，其中上述基體偏壓電路包括：一第六第二型電晶體，包括耦接至上述第一電源節點之
第六第一第二型源或汲極端、耦接至上述第五第二型電晶體之上述第五第二型基體端之一第六第二第二型源或汲極端以及耦接至上述第五第二型電晶體之上述第五第二型基體端之一第六第二型基體端；以及一第七第二型電晶體，包括耦接至上述第一輸入節點之一第七第一第二型源或汲極端、耦接至上述第五第二型電晶體之上述第五第二型基體端之一第七第二第二型源或汲極端、耦接至上述第三控制節點之一第七第二型閘極端以及耦接至上述第五第二型電晶體之上述第五第二型基體端之一第七第二型基體端。
本揭露更提出一種開關電路，包括：一第一電源節點；一第二電源節點；一第一信號節點；一第二信號節點；一第一偵測電路，用以分別對上述第一電源節點之電壓位準、上述第二電源節點之電壓位準以及上述第一信號節點之電壓位準設定一第一控制節點之電壓位準；一第二偵測電路，用以分別對上述第一電源節點之電壓位準、上述第二電源節點之電壓位準以及上述第一信號節點之電壓位準設定一第二控制節點之電壓位準；以及一傳輸閘，用以將上述第一信號節點以及上述第二信號節點分別對上述第一控制節點之電壓位準以及上述第二控制節點之電壓位準電性耦接或解耦合。
根據本發明之一實施例，其中上述傳輸閘包括：一N型電晶體，具有耦接至上述第一信號節點之第一源或汲極端、耦接至上述第二信號節點之第二源或汲極端以及耦接至上述第一控制節點之閘極端；一第一P型電晶體，具有耦接至上述第一信號節點之第一源或汲極端、第二源或汲極端以及耦接
至上述第二控制節點之閘極端；以及一第二P型電晶體，具有耦接至上述第一P型電晶體之第二源或汲極端之第一源或汲極端、耦接至上述第二信號節點之第二源或汲極端以及耦接至上述第二控制節點之閘極端。
根據本發明之一實施例，其中上述該開關電路更包括耦接至上述第一P型電晶體以及上述第二P型電晶體之基體端之一基體偏壓電路，上述基體偏壓電路包括：一第三P型電晶體，上述第三P型電晶體包括耦接至上述第一電源節點之第一源或汲極端、耦接至上述第一P型電晶體以及上述第二P型電晶體之基體端之第二源或汲極端、耦接至上述第二控制節點之閘極端以及耦接至上述第三P型半導體之第二源或汲極端之基體端。
根據本發明之一實施例，其中上述第一偵測電路包括：一P型電晶體，包括耦接至上述第一電源節點之第一源或汲極端、耦接至上述第一控制節點之第二源或汲極端以及耦接至上述第二電源節點之閘極端。
根據本發明之一實施例，其中上述P型電晶體更包括一基體端，以及上述開關電路更包括耦接至上述P型電晶體之上述基體端之一基體偏壓電路，上述基體偏壓電路用以將上述第一電源節點以及上述基體端分別對上述第一電源節點之電壓位準以及上述第二控制節點之電壓位準解耦合。
根據本發明之一實施例，其中上述第二偵測電路包括：一第三控制節點；一第一P型電晶體，包括耦接至上述第一信號節點之第一源或汲極端、耦接至上述第二控制節點之
第二源或汲極端以及耦接至上述第三控制節點之閘極端；一N型電晶體，包括耦接至上述第二信號節點之第一源或汲極端、耦接至第二控制節點之第二源或汲極端以及耦接至第三控制節點之閘極端；以及一阻抗裝置，位於上述第一電源節點以及上述第三控制節點之間。
根據本發明之一實施例，其中上述第一P型電晶體更包括一基體端，以及上述開關電路更包括耦接至上述第一P型電晶體之上述基體端之一基體偏壓電路，上述基體偏壓電路包括：一第二P型電晶體，包括耦接至上述第一電源節點之第一源或汲極端、耦接至上述第一P型電晶體之基體端之第二源或汲極端、耦接至上述第二控制節點之閘極端以及耦接至上述第一P型電晶體之基體端之基體端；以及一第三P型電晶體，包括耦接至地一信號節點之第一源或汲極端、耦接至上述第一P型電晶體之基體端之第二源或汲極端、耦接至第三控制節點之閘極端以及耦接至第一P型電晶體之基體端之基體端。
本揭露更提出一種將一第一輸入節點與一第二輸入節點之解耦合方法，包括：在一第一電源節點係為浮接或電性耦接至一第二電源節點時，將一第一控制節點耦接至上述第一電源節點；當上述第一信號節點之電壓位準大於上述第二電源節點之電壓位準一既定電壓值時，斷電耦接於上述第一信號節點以及第二信號節點之間之一傳輸閘之一第一型電晶體，上述第一型電晶體包括耦接至第一控制節點之閘極端；在上述第一電源節點係為浮接或耦接至上述第二電源節點之後，將一第二控制節點耦接至上述第一信號節點；以及在上述第一信號節
點之電壓位準大於上述第二電源節點之電壓位準上述既定電壓值時，斷電上述傳輸閘之一第二型電晶體，上述第二型電晶體包括耦接至第二控制節點之閘極端。
100‧‧‧電子裝置
102‧‧‧第一電源節點
104‧‧‧第二電源節點
106‧‧‧第三電源節點
110‧‧‧絕緣單元
120‧‧‧受保護之電路
122a
‧‧‧第一P型金氧半電晶體
122b
‧‧‧第二P型金氧半電晶體
122c
‧‧‧第三P型金氧半電晶體
124a
‧‧‧第一N型金氧半電晶體
124b
‧‧‧第二N型金氧半電晶體
124c
‧‧‧第三N型金氧半電晶體
130‧‧‧開關電路
142‧‧‧輸入焊墊
144‧‧‧中間輸入節點
146‧‧‧第一輸入節點
148‧‧‧第二輸入節點
149‧‧‧寄生電阻
152‧‧‧第一閘極接地N型半導體保護電路
154‧‧‧第二閘極接地N型半導體保護電路
156‧‧‧閘極驅動P型半導體保護電路
158‧‧‧電源箝制電路
200‧‧‧開關電路
210‧‧‧傳輸閘
212‧‧‧第一N型電晶體
212B
‧‧‧第一N型基體端
212D1
‧‧‧第一第一N型源或汲極端
212D2
‧‧‧第一第二N型源或汲極端
212G
‧‧‧第一N型閘極端
214‧‧‧第一P型電晶體
214B
‧‧‧第一P型基體端
214D1
‧‧‧第一第一P型源或汲極端
214D2
‧‧‧第一第二P型源或汲極端
214G
‧‧‧第一P型閘極端
216‧‧‧第二P型電晶體
216B
‧‧‧第二P型基體端
216D1
‧‧‧第二第一P型源或汲極端
216D2
‧‧‧第二第二P型源或汲極端
216G
‧‧‧第二P型閘極端
220‧‧‧第一偵測電路
222‧‧‧第三P型電晶體
222B
‧‧‧第三P型基體端
222D1
‧‧‧第三第一P型源或汲極端
222D2
‧‧‧第三第二P型源或汲極端
222G
‧‧‧第三P型閘極端
230‧‧‧第二偵測電路
232‧‧‧第四P型電晶體
232B
‧‧‧第四P型基體端
232D1
‧‧‧第四第一P型源或汲極端
232D2
‧‧‧第四第二P型源或汲極端
232G
‧‧‧第四P型閘極端
234‧‧‧第二N型半導體
234B
‧‧‧第二N型基體端
234D1
‧‧‧第二第一N型源或汲極端
234D2
‧‧‧第二第二N型源或汲極端
234G
‧‧‧第二N型閘極端
236‧‧‧阻抗裝置
238‧‧‧第三控制節點
242‧‧‧第一控制節點
244‧‧‧第二控制節點
300、400‧‧‧基體偏壓電路
310‧‧‧第五P型電晶體
310D1
‧‧‧第五第一P型源或汲極端
310D2
‧‧‧第五第二P型源或汲極端
310G
‧‧‧第五P型閘極端
310B
‧‧‧第五P型基體端
410‧‧‧第六P型電晶體
410D1
‧‧‧第六第一P型源或汲極端
410D2
‧‧‧第六第二P型源或汲極端
410G
‧‧‧第六P型閘極端
410B
‧‧‧第六P型基體端
420‧‧‧第七P型電晶體
420D1
‧‧‧第七第一P型源或汲極端
420D2
‧‧‧第七第二P型源或汲極端
420G
‧‧‧第七P型閘極端
420B
‧‧‧第七P型基體端
430‧‧‧節點
510~540‧‧‧操作流程
第1圖係顯示根據本揭露之一實施例所述之電子裝置之方塊圖；第2圖係顯示根據本揭露之一實施例所述之開關電路之電路圖；第3圖係顯示根據本揭露之一實施例所述之可用於偏壓第2圖之開關電路之一或多基體端之基體偏壓電路之電路圖；第4圖係顯示根據本揭露之一實施例所述之可用於偏壓第2圖之開關電路之一或多基體端之另一基體偏壓電路之電路圖；第5圖係顯示根據本揭露之一實施例所述之將第一輸入節點自第二輸入節點解耦合之方法流程圖。
要知道，以下的揭露提供一或多不同的實施例或範例，用以實現本揭露不同的特徵。以下所述之特定範例的元件以及配置係為簡化本揭露，當然也就是，範例並非用以限制本揭露之範圍。根據業界的標準作法，圖式中許多特徵並未以比例繪製且僅用於說明之目的。
第1圖係顯示根據本揭露之一實施例所述之電子裝置100之方塊圖。電子裝置100包括第一電源節點102、第二
電源節點104、第三電源節點106、介於第二電源節點104以及第三電源節點106之絕緣單元110、耦接於第一電源節點102以及第二電源節點104之間之受保護之電路120以及同樣耦接於第一電源節點102與第二電源節點104之間之開關電路130。電子裝置100也包括輸入焊墊142、耦接至輸入焊墊142之中間輸入節點144、耦接至開關電路130之第一輸入節點146、耦接至開關電路130以及受保護之電路120之第二輸入節點148以及耦接於中間輸入節點144以及第一輸入節點146之電阻149。
在一些實施例中，電阻149用以代表介於中間輸入節點144以及第一輸入節點146之寄生電阻149，用以分析靜電放電保護電路之設計。例如，靜電放電事件通常以流進或流出輸入焊墊142之電流脈衝作為模型。電阻149可用於模型化第一輸入節點146因靜電放電事件而產生之電壓。在一些實施例中，電阻149係為電子裝置100之連接中間輸入節點144以及第一輸入節點146之導線，因此並非為物理上的阻抗元件。在一些實施例中，電阻149也包括具有預定電阻值之物理上的阻抗元件。
在一些實施例中，第一電源節點102係耦接至正電壓源，第二電源節點104耦接至負電壓源或接地。第三電壓節點106耦接至具有與第二電壓節點104相同電壓位準之另一負電壓源或接地。絕緣單元110在正常操作時作為隔離器，在靜電放電事件時作為傳導路徑。受保護之電路120由第一電源節點102以及第二電源節點104所定義之電源領域(power domain)所供電。在第1圖所示之實施例中，受保護之電路120也具有第
一P型金氧半電晶體(PMOS)122a
、第二P型金氧半電晶體(PMOS)122b
以及第三P型金氧半電晶體(PMOS)122c
，以及作為受保護之電路120之輸入級之有第一N型金氧半電晶體(NMOS)124a
、第二N型金氧半電晶體(NMOS)124b
以及第三N型金氧半電晶體(NMOS)124c
。受保護之電路120經由包括輸入焊墊142、中間輸入節點144、第一輸入節點146、開關電路130、第二輸入節點148、第一P型金氧半電晶體122a、第二P型金氧半電晶體122b
、第三P型金氧半電晶體122c
、第一N型金氧半電晶體124a
、第二N型金氧半電晶體124b
以及第三N型金氧半電晶體124c
而接收輸入信號。受保護之電路120更具有連接至根據第二輸入節點148接收之輸入信號而執行一或多功能(如資料儲存、處理、類比信號處理及/或數位信號處理)之電子元件(圖中並未顯示)。
開關電路130耦接於第一輸入節點146以及第二輸入節點148之間。開關電路130於正常操作模式中電性耦接第一輸入節點146以及第二輸入節點148(即，沒有靜電放電事件)。因此，受保護之電路120能夠自輸入焊墊142接收信號。然而，當電子裝置100斷電且靜電放電事件發生於輸入焊墊142時，開關電路130將第一輸入節點146自第二輸入節點148電性電性解耦合，以保護受保護之電路120之一或多電子元件，使得第一P型金氧半電晶體122a、第二P型金氧半電晶體122b、第三P型金氧半電晶體122c、第一N型金氧半電晶體124a、第二N型金氧半電晶體124b以及第三N型金氧半電晶體124c遠離靜電放電事件所造成之影響。
電子裝置100也包括一或多之第一閘極接地N型半導體(Grounded Gate NMOS,GGN)保護電路152、第二閘極接地N型半導體保護電路154、閘極驅動P型半導體(Gate Driven PMOS,GDP)保護電路156以及電源箝制(power clamp,PC)電路158。當靜電放電事件發生於非上述之情況時，第一閘極接地N型半導體保護電路152、第二閘極接地N型半導體保護電路154、閘極驅動P型半導體保護電路156以及電源箝制電路158用以保護受保護之電路120遠離靜電放電事件之傷害。特別是當靜電放電事件中，第一閘極接地N型半導體保護電路152以及第二閘極接地N型半導體保護電路154於輸入焊墊142至第二電源節點104以及第三電源節點106之間建立傳導路徑，即反過來連接至負電壓源或接地。閘極驅動P型半導體保護電路156於輸入焊墊142至第一電源節點102之間建立傳導路徑，即反過來連接至正電壓源。當第一電源節點102以及第二電源節點104之間之電壓差大於預定電壓值時，電源箝制電路158用於建立第一電源節點102以及第二電源節點104間之傳導路徑。第一閘極接地N型半導體保護電路152、第二閘極接地N型半導體保護電路154、閘極驅動P型半導體保護電路156、電源箝制電路158以及絕緣單元110之操作為該領域具有通常知識者所熟知，因此在此也不多做詳述。
在一些實施例中，當第一電源節點102之正電源供應電壓約為1.6V至2V而第三電源節點106之負電源供應電壓為0V時，靜電放電事件中預定電壓值範圍為6V至8V。在一些實施例中，當第一電源節點之正電源供應電壓約為2.2V至3.6V以
及第三電源節點之負電源供應電壓為0V時，在靜電放電事件中預定電壓值為12V至15V。
第2圖係顯示根據本揭露之一實施例所述之開關電路200之電路圖。開關電路200之功能與第1圖所示之開關電路130相同。開關電路200耦接至第一電源節點102、第二電源節點104、第一輸入節點146以及第二輸入節點148。開關電路200用於在(a)第一電源節點102浮接或電性耦接至第二電源節點以及(b)第一輸入節點146之電壓位準高於第二電源節點104之電壓位準一個既定電壓值之後，將第一輸入節點146以及第二輸入節點148電性解耦合。
開關電路200包括傳輸閘210、第一偵測電路220以及第二偵測電路230。傳輸閘210耦接於第一輸入節點146以及第二輸入節點148之間。第一偵測電路220於第一控制節點242耦接至傳輸閘210。第二偵測電路230於第二控制節點244耦接至傳輸閘210。傳輸閘210用以將第一輸入節點146對應之第一控制節點242之電壓位準以及第二輸入節點148第二控制節點244之電壓位準電性耦合或解耦合。
傳輸閘210包括耦接於第一輸入節點146以及第二輸入節點148之第一N型電晶體212。第一N型電晶體212可由第一控制節點242之電壓位準所控制，第一N型電晶體212包括耦接至第一輸入節點146之第一第一N型源或汲極(S/D)端212D1
、耦接至第二輸入節點148之第一第二N型源或汲極(S/D)端212D2
、耦接至第一控制節點242之第一N型閘極端212G
以及第一N型基體端212B
。在一些實施例中，第一N型基體端212B
耦接至第二電源節點104。如第2圖所示，僅有第一N型電晶體212耦接於第一輸入節點146以及第二輸入節點148之間。在一些實施例中，二或多N型半導體串聯於第一輸入節點146以及第二輸入節點148之間。在一些實施例中，當傳輸閘210斷路時，更多的N型電晶體用以增進第一輸入節點146以及第二輸入節點148之間的絕緣(isolation)。在一些實施例中，當傳輸閘210導通時，較少的N型電晶體用於降低第一輸入節點146以及第二輸入節點148之間的信號延遲。在至少一實施例中，傳輸閘210僅具有一個N型電晶體，如第2圖所示。
傳輸閘210更包括第一P型電晶體214以及第二P型電晶體216。第一P型電晶體214具有耦接至第一輸入節點146之第一第一P型源或汲極端214D1
、第一第二P型源或汲極端214D2
、耦接至第二控制節點244之第一P型閘極端214G
以及第一P型基體端214B
。第二P型電晶體216具有耦接至第一P型電晶體214之第一第二P型源或汲極端214D2
之第二第一P型源或汲極端216D1
、耦接至第二輸入節點148之第二第二P型源或汲極端216D2
、耦接至第二控制節點244之第二P型閘極端216G
以及第二P型基體端216B
。第一P型基體端214B
以及第二P型基體端216B
之偏壓將搭配第3圖詳細描述。如第2圖所示，只有第一P型電晶體214以及第二P型電晶體216串聯耦接於第一輸入節點146以及第二輸入節點148。在一些實施例中，少於或多於二個P型電晶體串聯耦接於第一輸入節點146以及第二輸入節點148。在一些實施例中，當傳輸閘210斷路時，較多的P型電晶體用以增進第一輸入節點146以及第二輸入節點148之間之絕
緣(isolation)。在一些實施例中，當傳輸閘210導通時，較少的P型電晶體用以降低第一輸入節點146以及第二輸入節點148之間之之信號延遲。
在至少一個實施例中，如第2圖所示，傳輸閘210僅具有二P型電晶體。在一些實施例中，沒有發生靜電放電事件的情況下，第二控制節點之電壓位準起使於相對低電壓位準，且第一P型電晶體214以及第二P型電晶體216導通。同時，在靜電放電事件發生後，第二控制節點244上之必須關閉第一P型電晶體214以及第二P型電晶體216之電壓位準根據第二偵測電路230漸漸爬升，爬升的過程中需要花些時間開啟至少一電晶體(如第四P型電晶體232)。所以，在至少一實施例中，第一P型電晶體214用以克服第二控制節點244於靜電放電事件後電壓位準爬升之時間延遲，因而第二P型電晶體216能夠即時地對應靜電放電事件而隔絕第一輸入節點146以及第二輸入節點148。
在一些實施例中，正常操作模式中，傳輸閘210能夠提供第一輸入節點146以及第二輸入節點148之間一個非臨限電壓之壓降。
第一偵測電路220用以對應第一電源節點102之電壓位準而設定第一控制節點242之電壓位準、第二電源節點104之電壓位準以及第一輸入節點146之電壓位準。第一偵測電路220包括具有耦接至第一控制節點242之第三第一P型源或汲極端222D1
、耦接至第一控制節點242之第三第二P型源或汲極端222D2
、耦接至第二電源節點104之第三P型閘極端222G
以及第
三P型基體端222B
之P型電晶體222。第一P型基體端214B
以及第二P型基體端216B
之偏壓將結合第3圖詳細描述。
在一些實施例中，當電子裝置100(第一圖所示)斷電時，第一電源節點102不是耦接至第二電源節點104就是浮接(floating)。第二電源節點104仍然作為電子裝置100之參考接地。當第一電源節點102係為浮接且電子裝置100係為斷電時，第一電源節點102具有較由輸入焊墊142之靜電放電事件所引發之第一輸入節點146之電壓位準接近接地位準之電壓位準。也因為第三P型閘極端222G
係耦接至第二電源節點104、第三P型電晶體222導通以及第一控制節點242電性耦接至第一電源節點102，所以若靜電放電事件誘發電壓於第一輸入節點146，第一N型電晶體212之第一N型閘極端212G
之電壓位準為0V(即，相對於第二電源節點104之電壓位準之「接地」)或一相對低電壓位準，在本揭露中也稱之為「浮接地(floating ground)」。在這些狀況下，若第一輸入節點146因靜電放電事件所又發之電壓大於一既定電壓位準，第一N型閘極端212G
之電壓位準變成接地或浮接地，並且第一N型電晶體212也因而不導通。
在一些實施例中，當電子裝置100(第1圖所示)通電且操作於正常操作模式時，第一電源節點102接收正電源供應電壓，且第二電源節點104接收負電源供應電壓或接地。所以第三P型電晶體222導通，且第一控制節點242之電壓位準等於正電源供應電壓之電壓位準，使得第一N型電晶體212因而導通。
第1圖所示之第一偵測電路220係作為一非限定之範例。其他之變形亦包括於本揭露所保護之範圍。
第二偵測電路230用以設定相對於第一電源節點102之電壓位準、第二電源節點104之電壓位準以及第一輸入節點146之電壓位準之第二控制節點244之電壓位準。第二偵測電路230包括第四P型電晶體232、第二N型半導體234以及阻抗元件236。
第四P型電晶體232具有耦接至第一輸入節點146之第四第一P型源或汲極端232D1
、耦接至第二控制節點244之第四第二P型源或汲極端232D2
、耦接至第三控制節點238之第四P型閘極端232G
以及第四P型基體端232B
。第四P型基體端232B
之偏壓將搭配第4圖以便詳細描述。
第二N型半導體234具有耦接至第二輸入節點148之第二第一N型源或汲極端234D1
、耦接至第二控制節點244之第二第二N型源或汲極端234D2
、耦接至第三控制節點238之第二N型閘極端234G
以及第二N型基體端234B
。在一些實施例中，第二N型基體端234B
係耦接至第二電源節點104。
阻抗元件236耦接於第三控制節點238以及第一電源節點102之間。在一些實施例中，省略了阻抗元件236，且第三控制節點238直接耦接至第一電源節點102。
在一些實施例中，當電子裝置100(第1圖所示)斷電且第一輸入節點146上因靜電放電所誘發之電壓大於既定電壓位準時，第一電源節點102之電壓位準若非接地即為浮接地。所以，第四P型電晶體232導通且第一輸入節點146以及第
二控制節點244電性耦接在一起。第一P型電晶體214之第一P型閘極端214G
以及第二P型電晶體216之第二P型閘極端216G
之電壓位準則具有相似於在第一輸入節點146因靜電放電所誘發之電壓。因此，第一P型電晶體214以及第二P型電晶體216係為不導通，在此同時，第二N型半導體234也是不導通。
在一些實施例中，當電子裝置100(第1圖所示)通電且操作於正常操作模式時，第一電源節點102接收正電源供應電壓且第二電源節點104接收負電源供應電壓或接地。所以，第三控制節點238之電壓位準等於正電源供應電壓，因而第四P型電晶體232不導通而第二N型半導體234導通。根據第二輸入節點148之電壓位準，第二控制節點244之電壓位準係為介於0V至等於正電源供應電壓減去第二N型半導體234之臨限電壓(threshold voltage)之電壓位準。因此，不管第二輸入節點148之電壓位準，第一P型電晶體214之第一P型閘極端214G
以及第二P型電晶體216之第二P型閘極端216G
之電壓位準係為足以導通第一P型電晶體214以及第二P型電晶體216。
如第1圖所示之第二偵測電路230係作為一非限定之範例。其他之變形亦包括於本揭露所保護之範圍。
第3圖係顯示根據本揭露一或多實施例所述之為基體偏壓電路300，用以偏壓第2圖所示之開關電路200一或多的第一P型基體端214B
、第二P型基體端216B
或第三P型基體端222B
。如第2圖以及第3圖所示，基體偏壓電路300係用以將第一電源節點102與對應第一電源節點102之電壓位準以及第二控制節點244之電壓位準之第一P型基體端214B
、第二P型基體
端216B
或第三P型基體端222B
電性解耦合。在一些實施例中，當第一電源節點102之電壓位準係為非接地即浮接地且靜電放電於第一輸入節點146上誘發一電壓，基體偏壓電路300能夠避免形成於第一P型基體端214B
與第一第一P型源或汲極端214D1
之間、第二P型基體端216B
與第二第一P型源或汲極端216D1
之間、第三P型基體端222B
與第三第二源或汲極端222D2
之寄生二極體順偏(forward-biased)。
基體偏壓電路300包括第五P型電晶體310。第五P型電晶體310包括耦接至第一電源節點102之第五第一P型源或汲極端310D1
、耦接至一或多第一P型電晶體214之第一P型基體端214B
、第二P型電晶體216之第二P型基體端216B
或第三P型電晶體222之第三P型基體端222B
之第五第二P型源或汲極端310D2
。第五P型電晶體310更包括耦接至第二控制節點244之第五P型閘極端310G
，以及耦接至第五第二P型源或汲極端310D2
之第五P型基體端310B
。
在一些實施例中，當電子裝置100(第1圖所示)斷電，且在第一輸入節點146因靜電放電所誘發之電壓大於既定電壓位準時，第五P型閘極端310G
之電壓位準接收來自第二控制節點244之電壓因而等於靜電放電所誘發之電壓。第五第一P型源或汲極端310D1
之電壓位準係非接地即浮接地。所以，第五P型電晶體310為不導通，且第五第二P型源或汲極端310D2
之電壓位準係為動態浮接。因此，由第一P型基體端214B
與第一第一P型源或汲極端214D1
之間、第二P型基體端216B
與第二第一P型源或汲極端216D1
之間、第三P型基體端222B
與第三第
二P型源或汲極端222D2
所形成之寄生二極體之陰極係為浮接，因而對應之寄生二極體並未順偏(forward-biased)。
在一些實施例中，當電子裝置100(第1圖所示)通電且操作於正常操作模式時，第一電源節點102接收正電源供應電壓，且第五P型閘極端310G
接收足以導通第五P型電晶體310之第二控制節點244之電壓位準。因此，第五第二P型源或汲極端310D2
之電壓位準等於第一電源節點102之電壓位準，使得由第一P型基體端214B
與第一第一P型源或汲極端214D1
之間、第二P型基體端216B
與第二第一P型源或汲極端216D1
之間、第三P型基體端222B
與第三第二P型源或汲極端222D2
所形成之寄生二極體之陰極耦接至正電源供應電壓，而避免對應之寄生二極體變成順偏(forward-biased)。
第3圖所示之基體偏壓電路300係作為一非限定之範例。其他之變形亦包括於本揭露所保護之範圍。
第4圖係顯示根據本揭露之一或多實施例所述之另一基體偏壓電路400，用以偏壓一或多基體端(如第2圖所示之開關電路200之第四P型基體端232B
)。如第2圖以及第4圖所示，基體偏壓電路400用以將對應第一電源節點102之電壓位準第一電源節點102或對應第二控制節點之電壓位準之第一輸入節點146電性耦接至第四P型基體端232B
。在一些實施例中，當第一電源節點102之電壓位準係為接地或浮接地，且靜電放電在第一輸入節點146上誘發電壓，基體偏壓電路400能夠避免形成於第四P型基體端232B
與第四第一P型源或汲極端232D1
之寄生二極體變成順偏(forward-biased)。
基體偏壓電路400具有第六P型電晶體410以及第七P型電晶體420。第六P型電晶體410具有耦接至第一電源節點102之第六第一P型源或汲極端410D1
、耦接至節點430之第六第二P型源或汲極端410D2
、耦接至第二控制節點244之第六P型閘極端410G
以及耦接至節點430之第六P型基體端410B
。第七P型電晶體420具有耦接至第一輸入節點146之第七第一P型源或汲極端420D1
、耦接至節點430之第七第二P型源或汲極端420D2
、耦接至第三控制節點238之第七P型閘極端420G
以及耦接至節點430之第七P型基體端420B
。在一些實施例中，節點430耦接至第四P型電晶體232之第四P型基體端232B
。
根據本揭露之一些實施例，當電子裝置100(第1圖所示)斷電，且在第一輸入節點146因靜電放電所誘發之電壓大於既定電壓位準時，第七P型閘極端420G
之電壓位準因接收第三控制節點238之電壓而為接地或浮接地。因此，第七P型電晶體420導通，且節點430接收來自第一輸入節點146之電壓而與靜電放電誘發電壓相等。在此同時，第六P型閘極端410G
接收來自第二控制節點244之電壓而與靜電放電誘發之電壓相等。所以，第六P型電晶體410不導通，使得由第四P型基體端232B
與第四第一P型源或汲極端232D1
之間以及第四P型基體端232B
與第四第二P型源或汲極端232D2
之間所形成之寄生二極體之陰極，也就是由靜電放電誘發之電壓所偏壓之第四P型基體端232B
以及對應的寄生二極體因而避免被順偏。
在本揭露之一些實施例中，當電子裝置100(第1圖所示)通電，且操作於正常操作模式時，第一電源節點102
接收正電源供應電壓，且第六P型閘極端410G
接收足以導通第六P型電晶體410之第二控制節點244之電壓位準。。所以，節點430之電壓位準等於第一電源節點102之電壓位準，使得由第四P型基體端232B
與第四第一P型源或汲極端232D1
之間以及第四P型基體端232B
與第四第二P型源或汲極端232D2
之間所形成之寄生二極體之陰極，也就是由正電源供應電壓所偏壓之第四P型基體端232B
以及對應的寄生二極體因而避免被順偏。
第4圖所示之基體偏壓電路400係作為一非限定之範例。其他之變形亦包括於本揭露所保護之範圍。
根據本揭露之一些實施例，利用基體偏壓電路300及/或基體偏壓電路400來控制一或多第一P型基體端214B
、第二P型基體端216B
或第四P型基體端232B
之電壓位準，以避免當電子裝置100(第1圖所示)不通電時，來自對應第一P型電晶體214、第二P型電晶體216或第四P型電晶體232之漏電路徑。在本揭露之一些實施例中，第一P型基體端214B
、第二P型基體端216B
或第四P型基體端232B
耦接至第一電源節點102，因此省略了對應之基體偏壓電路。
在一些實施例中，利用基體偏壓電路300來控制第三P型基體端222B
之電壓位準可增加第三P型電晶體222之導通阻抗(turn-on resistance)。在一些實施例中，第三P型基體端222B
係耦接至第一電源節點102，因而省略了對應之基體偏壓電路。
第5圖係顯示根據本揭露之一或多實施例所述之將第一輸入節點146(第2圖所示)與第二輸入節點148(第2圖
所示)之電性解耦合方法500之流程圖。要知道，在第5圖所示支解耦合方法500之前、期間及/或之後可執行額外的操作，並且一些其他流程僅在此概略敘述。在一些實施例中，可省略第5圖中一或多之操作。
如第2圖以及第5圖所示，在操作510中，在電子裝置100斷電後，也就是第一電源節點102係為浮接或電性耦接至第二電源節點104，第一控制節點242係與第一電源節點102電性耦合。
第一N型電晶體212之第一N型閘極端212G
係耦接至第一控制節點242。在操作520中，在第一輸入節點146之電壓位準大於第二電源節點104(作為一參考接地)一既定電壓值之後，第一N型電晶體212係不導通。
在操作530中，在第一電源節點102浮接或電性耦接至第二電源節點104之後，第二控制節點244係電性耦接至第一輸入節點146。
第一P型電晶體214之第一P型閘極端214G
以及第二P型電晶體216之第二P型閘極端216G
皆耦接至第二控制節點244。在操作540中，在第一輸入節點146之電壓位準大於第二電源節點104之電壓位準一既定電壓值之後，第一P型電晶體214以及第二P型電晶體216不導通。
根據本揭露之一實施例，一裝置包括一第一電源節點、一第二電源節點、一第一輸入節點、一第二輸入節點、一受保護之電路以及一開關電路。受保護之電路耦接於第一電源節點以及第二電源節點之間，受保護之電路更耦接至第二輸
入節點。開關電路耦接至第一電源節點、第二電源節點、第一輸入節點以及第二輸入節點。在(a)第一電源節點係為浮接或電性耦接至第二電源節點，以及(b)第一輸入節點之電壓位準係大於第二電源節點一既定電壓值之後，開關電路用以將第一輸入節點與第二輸入節點解耦合。
根據本揭露之另一實施例，一開關電路包括一第一電源節點、一第二電源節點、一第一信號節點、一第二信號節點、一第一偵測電路、一第二偵測電路以及一傳輸閘。第一偵測電路用以相對第一電源節點之電壓位準以及第二電源節點之電壓位準設定第一控制節點之電壓位準以及第一信號節點之電壓位準。第二偵測電路用以相對第一電源節點之電壓位準以及第二電源節點之電壓位準設定第二控制節點之電壓位準以及第一信號節點之電壓位準。傳輸閘係用以將第一信號節點以及第二信號節點分別與第一控制節點之電壓位準以及第二控制節點之電壓位準耦接或解耦合。
根據本揭露之另一實施例，一將第一信號節點與第二信號節點電性解耦合之方法包括在第一電源節點係為浮接或電性耦接至第二電源節點之後，將第一控制節點電性耦接至第一電源節點。在第一輸入節點之電壓位準大於第二電源節點之電壓位準一既定電壓值之後，耦接於第一信號節點以及第二信號節點之間的傳輸閘之第一型電晶體係為不導通。第一型電晶體具有耦接至第一控制節點之閘極。在第一電源節點浮接或電性耦接至第二電源節點之後，第二控制節點電性耦接至第一信號節點。在第一信號節點之電壓位準大於第二電源節點之
電壓位準一既定電壓值之後，傳輸閘之第二型電晶體係為不導通。第二型電晶體包括耦接至第二控制節點之閘極。
以上針對許多實施例概述之特徵使得該領域具有普通技能者能夠更瞭解本揭露之內容。具有該領域之普通技能者能夠理解，他們可以輕易地使用本揭露作為設計或修改用於執行相同的目的及/或實現這裡所介紹的實施例之相同優點之其它操作和結構的基礎。該領域具有普通技能者也能夠瞭解這樣的等同構造並不背離本揭露的精神和範圍，且本揭露的改變不脫離本揭露的精神和範圍。
100‧‧‧電子裝置
102‧‧‧第一電源節點
104‧‧‧第二電源節點
106‧‧‧第三電源節點
110‧‧‧絕緣單元
120‧‧‧受保護之電路
122a
‧‧‧第一P型金氧半電晶體
122b
‧‧‧第二P型金氧半電晶體
122c
‧‧‧第三P型金氧半電晶體
124a
‧‧‧第一N型金氧半電晶體
124b
‧‧‧第二N型金氧半電晶體
124c
‧‧‧第三N型金氧半電晶體
130‧‧‧開關電路
142‧‧‧輸入焊墊
144‧‧‧中間輸入節點
146‧‧‧第一輸入節點
148‧‧‧第二輸入節點
149‧‧‧寄生電阻
152‧‧‧第一閘極接地N型半導體保護電路
154‧‧‧第二閘極接地N型半導體保護電路
156‧‧‧閘極驅動P型半導體保護電路
158‧‧‧電源箝制電路
Claims (10)
- 一種靜電放電防護裝置，包括：一第一電源節點；一第二電源節點；一第一輸入節點；一第二輸入節點；一受保護之電路，耦接於上述第一電源節點以及上述第二電源節點之間，上述受保護之電路更耦接至上述第二輸入節點；以及一開關電路，耦接至上述第一電源節點、上述第二電源節點、上述第一輸入節點以及上述第二輸入節點，在以下兩種情況之後，上述開關電路用以將上述第一輸入節點與上述第二輸入節點電性解耦合：(a)上述第一電源節點係為浮接或電性耦接上述第二電源節點；以及(b)上述第一輸入節點之電壓位準係大於上述第二電源節點之電壓位準一既定電壓值，其中上述開關電路包括：一第一偵測電路，用以分別對上述第一電源節點之電壓位準以及上述第二電源節點之電壓位準設定一第一控制節點之電壓位準以及上述第一輸入節點之電壓位準；一第二偵測電路，用以分別對上述第一電源節點之電壓位準以及上述第二電源節點之電壓位準設定一第二控制節點之電壓位準以及上述第一輸入節點之電壓位準；以及 一傳輸閘，用以將上述第一輸入節點以及上述第二輸入節點分別對上述第一控制節點之電壓位準以及上述第二控制節點之電壓位準電性耦接或解耦合。
- 如申請專利範圍第1項所述之靜電放電防護裝置，其中上述傳輸閘包括：至少一第一型電晶體，耦接於上述第一輸入節點以及上述第二輸入節點之間，且由上述第一控制節點之電壓位準所控制；以及至少二第二型電晶體，串聯耦接於上述第一輸入節點以及上述第二輸入節點之間，且由上述第二控制節點之電壓位準所控制；其中上述開關電路更包括一基體偏壓電路，耦接至上述至少二第二型電晶體之一者之一第一第二型基體端，且用以將上述第一電源節點以及上述第一第二型基體端分別對上述第一電源節點之電壓位準以及上述第二控制節點之電壓位準解耦合，其中上述基體偏壓電路包括：一第三第二型電晶體，上述第三第二型電晶體包括耦接至上述第一電源節點之一第三第一第二型源或汲極端、耦接至上述至少二第二型電晶體之一者之上述第一第二型基體端之一第三第二第二型源或汲極端、耦接至上述第二控制節點之一第三第二型閘極端以及耦接至上述第三第二型電晶體之上述第三第二第二型源或汲極端之一第三第二型基體端。
- 如申請專利範圍第2項所述之靜電放電防護裝置，其中上 述傳輸閘包括：一第一第一型電晶體，具有耦接至上述第一輸入節點之一第一第一第一型源或汲極端、耦接至上述第二輸入節點之一第一第二第一型源或汲極端以及耦接至上述第一控制節點之一第一第一型閘極端；一第一第二型電晶體，具有耦接至上述第一輸入節點之一第一第一第二型源或汲極端、一第一第二第二型源或汲極端以及耦接至上述第二控制節點之一第一第二型閘極端；以及一第二第二型電晶體，具有耦接至上述第一第二第二型源或汲極端之一第二第一第二型源或汲極端、耦接至上述第二輸入節點之一第二第二第二型源或汲極端以及耦接至上述第二控制節點之一第二第二型閘極端。
- 如申請專利範圍第2項所述之靜電放電防護裝置，其中上述第一偵測電路包括：一第四第二型電晶體，包括耦接至上述第一電源節點之一第四第一第二型源或汲極端、耦接至上述第一控制節點之一第四第二第二型源或汲極端、耦接至上述第二電源節點之一第四第二型閘極端以及一第四第二型基體端；其中上述開關電路更包括耦接至上述第四第二型電晶體之上述第四第二型基體端之一基體偏壓電路、上述基體偏壓電路用以將上述第一電源節點以及上述第四第二型基體端分別對上述第一電源節點之電壓位準以及上述第二控制節點之電壓位準解耦合。
- 如申請專利範圍第2項所述之靜電放電防護裝置，其中上述第二偵測電路包括：一第三控制節點；一第二第一型電晶體，包括耦接至上述第二輸入節點之一第二第一第一型源或汲極端、耦接至上述第二控制節點之一第二第二第一型源或汲極端以及耦接至上述第三控制節點之一第二第一型閘極端；一第五第二型電晶體，包括耦接至上述第一輸入節點之一第五第一第二型源或汲極端、耦接至上述第二控制節點之一第五第二第二型源或汲極端、耦接至上述第三控制節點之一第五第二型閘極端以及一第五第二型基體端；以及一阻抗裝置，位於上述第一電源節點以及上述第三控制節點之間；其中上述開關電路更包括耦接至上述第五第二型電晶體之第五第二型基體端之一基體偏壓電路，上述基體偏壓電路用以電性將上述第一電源節點或上述第一輸入節點連帶上述第五第二型基體端分別耦接至上述第一電源節點之電壓位準以及上述第二控制節點之電壓位準，其中上述基體偏壓電路包括：一第六第二型電晶體，包括耦接至上述第一電源節點之第六第一第二型源或汲極端、耦接至上述第五第二型電晶體之上述第五第二型基體端之一第六第二第二型源或汲極端以及耦接至上述第五第二型電晶體之上述第五第二型基體端之一第六第二型基體端；以及 一第七第二型電晶體，包括耦接至上述第一輸入節點之一第七第一第二型源或汲極端、耦接至上述第五第二型電晶體之上述第五第二型基體端之一第七第二第二型源或汲極端、耦接至上述第三控制節點之一第七第二型閘極端以及耦接至上述第五第二型電晶體之上述第五第二型基體端之一第七第二型基體端。
- 一種靜電放電防護電路，包括：一第一電源節點；一第二電源節點；一第一信號節點；一第二信號節點；一第一偵測電路，用以分別對上述第一電源節點之電壓位準、上述第二電源節點之電壓位準以及上述第一信號節點之電壓位準設定一第一控制節點之電壓位準；一第二偵測電路，用以分別對上述第一電源節點之電壓位準、上述第二電源節點之電壓位準以及上述第一信號節點之電壓位準設定一第二控制節點之電壓位準；以及一傳輸閘，用以將上述第一信號節點以及上述第二信號節點分別對上述第一控制節點之電壓位準以及上述第二控制節點之電壓位準電性耦接或解耦合。
- 如申請專利範圍第6項所述之靜電放電防護電路，其中上述傳輸閘包括： 一N型電晶體，具有耦接至上述第一信號節點之第一源或汲極端、耦接至上述第二信號節點之第二源或汲極端以及耦接至上述第一控制節點之閘極端；一第一P型電晶體，具有耦接至上述第一信號節點之第一源或汲極端、第二源或汲極端以及耦接至上述第二控制節點之閘極端；以及一第二P型電晶體，具有耦接至上述第一P型電晶體之第二源或汲極端之第一源或汲極端、耦接至上述第二信號節點之第二源或汲極端以及耦接至上述第二控制節點之閘極端；其中上述開關電路更包括耦接至上述第一P型電晶體以及上述第二P型電晶體之基體端之一基體偏壓電路，上述基體偏壓電路包括：一第三P型電晶體，上述第三P型電晶體包括耦接至上述第一電源節點之第一源或汲極端、耦接至上述第一P型電晶體以及上述第二P型電晶體之基體端之第二源或汲極端、耦接至上述第二控制節點之閘極端以及耦接至上述第三P型半導體之第二源或汲極端之基體端。
- 如申請專利範圍第6項所述之靜電放電防護電路，其中上述第一偵測電路包括：一P型電晶體，包括耦接至上述第一電源節點之第一源或汲極端、耦接至上述第一控制節點之第二源或汲極端、耦接至上述第二電源節點之閘極端以及一基體端；其中上述靜電放電防護電路更包括耦接至上述P型電晶體 之上述基體端之一基體偏壓電路，上述基體偏壓電路用以將上述第一電源節點以及上述基體端分別對上述第一電源節點之電壓位準以及上述第二控制節點之電壓位準解耦合。
- 如申請專利範圍第6項所述之靜電放電防護電路，其中上述第二偵測電路包括：一第三控制節點；一第一P型電晶體，包括耦接至上述第一信號節點之第一源或汲極端、耦接至上述第二控制節點之第二源或汲極端、耦接至上述第三控制節點之閘極端以及一基體端；一N型電晶體，包括耦接至上述第二信號節點之第一源或汲極端、耦接至第二控制節點之第二源或汲極端以及耦接至第三控制節點之閘極端；以及一阻抗裝置，位於上述第一電源節點以及上述第三控制節點之間；其中上述開關電路更包括耦接至上述第一P型電晶體之上述基體端之一基體偏壓電路，上述基體偏壓電路包括：一第二P型電晶體，包括耦接至上述第一電源節點之第一源或汲極端、耦接至上述第一P型電晶體之基體端之第二源或汲極端、耦接至上述第二控制節點之閘極端以及耦接至上述第一P型電晶體之基體端之基體端；以及一第三P型電晶體，包括耦接至地一信號節點之第一源或汲極端、耦接至上述第一P型電晶體之基體端之第二源或 汲極端、耦接至第三控制節點之閘極端以及耦接至第一P型電晶體之基體端之基體端。
- 一種解耦合方法，用以將一第一輸入節點與一第二輸入節點解耦合方法，包括：在一第一電源節點係為浮接或電性耦接至一第二電源節點時，將一第一控制節點耦接至上述第一電源節點；當上述第一信號節點之電壓位準大於上述第二電源節點之電壓位準一既定電壓值時，斷電耦接於上述第一信號節點以及第二信號節點之間之一傳輸閘之一第一型電晶體，上述第一型電晶體包括耦接至第一控制節點之閘極端；在上述第一電源節點係為浮接或耦接至上述第二電源節點之後，將一第二控制節點耦接至上述第一信號節點；以及在上述第一信號節點之電壓位準大於上述第二電源節點之電壓位準上述既定電壓值時，斷電上述傳輸閘之一第二型電晶體，上述第二型電晶體包括耦接至第二控制節點之閘極端。
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