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TWI508267B - 半導體記憶體裝置 - Google Patents

半導體記憶體裝置 Download PDF

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TWI508267B
TWI508267B TW100111018A TW100111018A TWI508267B TW I508267 B TWI508267 B TW I508267B TW 100111018 A TW100111018 A TW 100111018A TW 100111018 A TW100111018 A TW 100111018A TW I508267 B TWI508267 B TW I508267B
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竹村保彥
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半導體能源研究所股份有限公司
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Description

半導體記憶體裝置
本發明關於使用半導體之記憶體裝置。
存在許多種使用半導體之記憶體裝置。例如，提供動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、電氣可抹除程控唯讀記憶體(EEPROM)及快閃記憶體。
在DRAM中，藉由將電荷保持於配置於記憶格中之電容器中而儲存資料。然而，甚至當用於切換之電晶體處於關閉狀態時，源極與汲極之間產生微量洩漏電流；因而，資料於極短時間(最長數十秒)內流失。因此，資料需於某週期(一般為數十毫秒)中重寫(刷新)。
在SRAM中，藉由利用正反器電路之雙穩態而保持資料。CMOS反相器一般用於SRAM的正反器電路。由於一記憶格中使用六個電晶體，SRAM之整合程度低於DRAM的。此外，當電力未供應時資料流失。
另一方面，在EEPROM或快閃記憶體中，所謂浮動閘極係配置於通道與閘極之間，且電荷係儲存於浮動閘極中，藉此保持資料。甚至在供應於電晶體之電力停止之後，浮動閘極中所儲存之電荷仍保持，此即為何該些記憶體稱為非揮發性記憶體。例如，快閃記憶體可參照專利文獻1。
在本說明書中，具有浮動閘極之記憶體，範例為EEPROM及快閃記憶體，稱為浮動閘極非揮發性記憶體(FGNVM)。由於一些級之資料可儲存於FGNVM之一記憶格中，儲存容量可為大。此外，由於NAND型快閃記憶體中接觸孔之數量可顯著地減少，整合程度在一定程度上可增加。
然而，在習知FGNVM中，於電荷注入浮動閘極或移除電荷時需高電壓。因此，閘極絕緣膜之惡化無法避免，且無法無限制地重複寫入及抹除。
[參考文獻] [專利文獻]
[專利文獻1]日本公開專利申請案No. S57-105889
如上述，習知半導體記憶體裝置具有好的地方及壞的地方，且無半導體裝置充分符合所有需要狀況。在記憶體裝置中，需要降低電力消耗。當電力消耗高時，用於供應電力之裝置的尺寸需要較大，或電池的操作時間縮短。再者，半導體元件可加熱；因而，元件之特性惡化，及有時電路損壞。此外，較佳地對於重寫次數無限制，想要的是可執行重寫十億次或更多。不用說，亦需要高整合程度。
鑒於該些地方，DRAM在降低電力消耗方面有困難，因為產生洩漏電流及一直執行刷新。在SRAM中，存在另一問題即因為一記憶格中包括六個電晶體，整合程度無法增加。再者，在FGNVM中，儘管電力消耗及整合程度未成為問題，重寫次數為數十萬或更少。
鑒於上述，本發明之一實施例的第一目標為達成全部下列三種狀況：記憶格用於保持記憶所消耗之電力低於DRAM；用於一記憶格之電晶體數量為五或更少；及重寫次數為一百萬或更多。此外，第二目標為達成全部下列二種狀況：無電力供應下資料保持達10小時或更長，較佳地為100小時或更長；及重寫次數為一百萬或更多。請注意，在本說明書中，資料保持時間為保持於記憶格中之電荷量減少至初始量之90%所需時間。
在本發明之一實施例中，除了上述目標以外，另一目標為提供一種新穎半導體裝置，具體地為一種新穎半導體記憶體裝置。另一目標為提供一種新穎半導體裝置之驅動方法，具體地為一種新穎半導體記憶體裝置之驅動方法。此外，另一目標為提供一種新穎半導體裝置之製造方法，具體地為一種新穎半導體記憶體裝置之製造方法。
在說明本發明之實施例之前，將簡短說明本說明書中使用之用詞。電晶體之源極及汲極具有相同或實質上相同結構及功能。甚至若結構不同，在本說明書中，當電晶體之源極及汲極之一稱為源極時，為求方便另一則稱為汲極，為了施加於源極或汲極之電位或電位之極性不明確之故，二者並未特別區分。因此，本說明書中源極可替代地稱為汲極。
在本說明書中，「將彼此垂直(在矩陣中)」之表達不僅表示彼此以直角相交，而且在最簡單的電路圖中甚至經由並非直角之物理角度而彼此垂直。「將彼此平行(在矩陣中)」表示在最簡單的電路圖中甚至經由經配置而彼此物理上相交的兩佈線而彼此平行。
再者，甚至當本說明書中使用「連接」之表達時，在實際電路中，有時並無物理連接部分及佈線僅為延伸。例如，若電路包括絕緣閘極場效電晶體(MISFET)，有時一佈線做為複數MISFET之閘極。在此狀況下，可於電路圖中描繪分支為閘極之一佈線。甚至在該等狀況下，本說明書中可使用「連接閘極之佈線」之表達。
依據本發明之一實施例，一記憶格包括電晶體做為寫入電晶體，其中處於關閉狀態之源極與汲極之間的洩漏電流小；另一電晶體(讀取電晶體)；及電容器。讀取電晶體之導電類型不同於寫入電晶體的。例如，當寫入電晶體具有n型傳導性時，讀取電晶體具有p型傳導性。有關連接寫入電晶體或讀取電晶體之佈線，準備三種佈線：寫入字線、位元線及讀取字線。
寫入電晶體之汲極連接讀取電晶體之閘極及電容器之一電極。此外，寫入電晶體之閘極連接寫入字線；寫入電晶體之源極及讀取電晶體之源極連接位元線；及電容器之另一電極連接讀取字線。
在處於關閉狀態(若為n通道電晶體，閘極之電位低於每一源極及汲極之電位的狀態)之寫入電晶體中，源極與汲極之間的洩漏電流較佳地為1×10-20 A或更低，當在使用電晶體之溫度下(例如25℃)進一步較佳地為1×10-21 A或更低，或在85℃下為1×10-20 A或更低。
若為一般矽半導體，難以體現具有該等小值之洩漏電流；然而，在藉由以較佳狀況處理氧化物半導體而獲得之電晶體中，可達成該等值。因此，氧化物半導體較佳地用做寫入電晶體之材料。不用說，若藉由使用矽半導體或他種半導體之另一方法，可使洩漏電流具有小於或等於上述值之值，便不排除使用該等半導體。
儘管各種已知材料可用做氧化物半導體，材料之帶隙較佳地為大於或等於3 eV，進一步較佳地為大於或等於3 eV及小於3.6 eV。此外，材料之電子親和性較佳地為大於或等於4 eV，進一步較佳地為大於或等於4 eV及小於4.9 eV。包含鎵及銦之氧化物尤其適於本發明之一實施例的目標。在該等材料之間，所欲之材料其源於供體或受體的載子濃度為小於1×10-14 cm-3 ，較佳地為小於1×10-11 cm-3 。
有關讀取電晶體，儘管對於處於關閉狀態之源極與汲極之間的洩漏電流無特別限制，但因為可降低電力消耗，較小的洩漏電流較佳。此外，所欲為以高速操作之電晶體，以便增加讀取速度。具體地，較佳的是使用具10奈秒或更少之切換速度的電晶體。此外，在寫入電晶體及讀取電晶體中，閘極洩漏電流(閘極與源極之間或閘極與汲極之間的洩漏電流)需為極小。亦在電容器中，內部洩漏電流(電極之間的洩漏電流)需為小。每一洩漏電流較佳地為1×10-20 A或更低，當在使用電晶體或電容器之溫度下(例如25℃)進一步較佳地為1×10-21 A或更低。
讀取電晶體之閘極電位依據讀取字線之電位而改變。結果，讀取電晶體之閘極電容改變。即，若讀取電晶體處於開啟狀態，讀取電晶體之閘極電容成為大於讀取電晶體處於關閉狀態之狀況。當閘極電容中改變大於電容器之電容改變時，記憶格作業中可能造成問題。
因此，電容器之電容較佳地大於或等於讀取電晶體之閘極電容，進一步較佳地大於或等於讀取電晶體之閘極電容的兩倍。電容器之電容較佳地為10 fF或較小，使得半導體記憶體裝置以高速操作。
寫入字線、位元線及讀取字線係以矩陣排列。想要的是寫入字線及位元線彼此垂直，及寫入字線及讀取字線彼此平行，使得以執行矩陣驅動。
圖1A中描繪具有上述結構之記憶格的範例。圖1A描繪記憶格包括寫入電晶體WTr、讀取電晶體RTr、及電容器C。此處，寫入電晶體WTr之汲極連接讀取電晶體RTr之閘極及電容器C之一電極。在本範例中，除了寫入字線Q、位元線R及讀取字線P以外，描繪偏壓線S。寫入字線Q及讀取字線P彼此平行。寫入字線Q及位元線R彼此垂直。
即，寫入電晶體WTr之閘極連接寫入字線Q；寫入電晶體WTr之源極及讀取電晶體RTr之源極連接位元線R；讀取電晶體RTr之汲極連接偏壓線S；及電容器C之另一電極連接讀取字線P。
在圖1A中所描繪之記憶格中，藉由施加適當電位於寫入字線Q，寫入電晶體WTr開啟。藉由此時位元線R之電位，電荷注入寫入電晶體WTr之汲極。此時注入之電荷量係依據位元線R之電位、讀取電晶體RTr之閘極電容、電容器C之電容等而予決定；因而，若狀況相同，結果總是幾乎相同及變化小。以此方式，資料寫入。
接著，藉由施加不同適當電位於寫入字線Q，寫入電晶體WTr關閉。在此狀況下，寫入電晶體WTr之汲極電荷保持。當讀取資料時，適當電位施加於讀取字線P，並監控讀取電晶體RTr之狀態，藉此可知資料寫入。
本發明之另一實施例為包括記憶體單元之半導體記憶體裝置。記憶體單元包括複數寫入電晶體、讀取電晶體及電容器，其與上述相同或實質上相同。此處，寫入電晶體及讀取電晶體之導電類型彼此不同；例如，當寫入電晶體具有n型傳導性時，讀取電晶體具有p型傳導性。
此處，第一寫入電晶體之汲極連接第一電容器之一電極及第一讀取電晶體之閘極，及第二寫入電晶體之汲極連接第二電容器之一電極及第二讀取電晶體之閘極。
此外，第一寫入電晶體之汲極連接第二寫入電晶體之源極，及第一讀取電晶體之汲極連接第二讀取電晶體之源極。此外，第一寫入電晶體之閘極連接第一寫入字線，第二寫入電晶體之閘極連接第二寫入字線，第一電容器之另一電極連接第一讀取字線，及第二電容器之另一電極連接第二讀取字線。
第一寫入電晶體之源極及第一讀取電晶體之源極可連接位元線。請注意，一或多項電晶體可置於第一寫入電晶體之源極與位元線之間及/或第一讀取電晶體之源極與位元線之間。
第一寫入字線、第二寫入字線、第一讀取字線及第二讀取字線彼此平行及垂直於位元線。
圖2A中描繪具有上述結構之記憶體單元範例。此處所描繪之記憶體單元包括複數單位記憶格，各配置一寫入電晶體、一讀取電晶體及一電容器。即，所描繪之記憶體單元包括三記憶格，其為包括寫入電晶體WTr1、讀取電晶體RTr1及電容器C1之第一記憶格，包括寫入電晶體WTr2、讀取電晶體RTr2及電容器C2之第二記憶格，及包括寫入電晶體WTr3、讀取電晶體RTr3及電容器C3之第三記憶格。
在每一記憶格中，寫入電晶體之汲極連接電容器之一電極及讀取電晶體之閘極。電晶體及電容器彼此連接之交點的電位關於讀取電晶體之開啟及關閉；因此，以下該些交點稱為節點F1、F2及F3。
寫入電晶體WTr1之汲極連接寫入電晶體WTr2之源極，及讀取電晶體RTr1之汲極連接讀取電晶體RTr2之源極。此外，寫入電晶體WTr2之汲極連接寫入電晶體WTr3之源極，及讀取電晶體RTr2之汲極連接讀取電晶體RTr3之源極。
在本範例中，讀取電晶體RTr3之汲極連接偏壓線S。一或多項電晶體可配置於讀取電晶體RTr3之汲極與偏壓線S之間。此外，寫入電晶體WTr1之源極及讀取電晶體RTr1之源極連接位元線R。寫入電晶體WTr1、WTr2及WTr3之閘極分別連接寫入字線Q1、Q2及Q3。電容器C1、C2及C3之另一電極分別連接讀取字線P1、P2及P3。
寫入字線Q1、Q2及Q3及讀取字線P1、P2及P3彼此平行及垂直於位元線R。若偏壓線S保持固定電位，偏壓線S不一定平行或垂直於其他佈線。請注意，偏壓線S較佳地為垂直於位元線以增加整合程度。
因而，三記憶格共用配置於位元線與記憶格之間之一接點，使得每單位記憶格之部分的接點面積可降低及整合程度可增加。圖2A描繪三記憶格配置於記憶體單元中之範例；然而，一記憶體單元可包括四或更多記憶格。例如，一記憶體單元可包括16記憶格或32記憶格。
該等結構類似於快閃記憶體之NAND結構。如圖2A中所描繪，當記憶格串聯時，更大量之記憶格可共用配置於一位元線與記憶格之間之一接點，藉此每單位記憶格面積可降低。例如，假設最小特徵尺寸為F，半導體記憶體裝置中每單位記憶格面積可降低為12 F2 或更少。
圖2A中所描繪之電路圖為用於半導體記憶體裝置中的記憶體單元之一。藉由以矩陣配置該些記憶體單元而獲得半導體記憶體裝置。圖5描繪結構之範例。此處，所描繪者為第n列及第(m-1)行中記憶體單元、第n列及第m行中記憶體單元、第n列及第(m+1)行中記憶體單元、第n列及第(m+2)行中記憶體單元、第(n+1)列及第(m-1)行中記憶體單元、第(n+1)列及第m行中記憶體單元、第(n+1)列及第(m+1)行中記憶體單元、及第(n+1)列及第(m+2)行中記憶體單元之八記憶體單元，其中共包括32記憶格。
在第n列及第m行之記憶體單元中，配置寫入字線Q1_n、Q2_n、Q3_n及Q4_n、讀取字線P1_n、P2_n、P3_n及P4_n、偏壓線S_n及位元線R_m。其他記憶體單元係配置類似佈線。
本發明之一實施例為包括記憶體單元之半導體記憶體裝置。記憶體單元包括複數寫入電晶體、讀取電晶體及電容器，其與上述相同或實質上相同。此處，寫入電晶體及讀取電晶體之導電類型彼此不同；例如，當寫入電晶體具有n型傳導性時，讀取電晶體具有p型傳導性。
此處，第一寫入電晶體之汲極連接第一電容器之一電極及第一讀取電晶體之閘極，第二寫入電晶體之汲極連接第二電容器之一電極及第二讀取電晶體之閘極，第三寫入電晶體之汲極連接第三電容器之一電極及第三讀取電晶體之閘極，及第四寫入電晶體之汲極連接第四電容器之一電極及第四讀取電晶體之閘極。
此外，第一寫入電晶體之汲極連接第二寫入電晶體之源極，及第一讀取電晶體之汲極連接第二讀取電晶體之源極。類似地，第三寫入電晶體之汲極連接第四寫入電晶體之源極，及第三讀取電晶體之汲極連接第四讀取電晶體之源極。
此外，第三寫入電晶體之閘極連接第一寫入字線，第一寫入電晶體之閘極及第三電容器之另一電極連接第二寫入字線，第一電容器之另一電極及第四寫入電晶體之閘極連接第三寫入字線，及第二寫入電晶體之閘極及第四電容器之另一電極連接第四寫入字線。
第一寫入電晶體之源極及第一讀取電晶體之源極可連接位元線。請注意，一或多項電晶體可置於第一寫入電晶體之源極與位元線之間及/或第一讀取電晶體之源極與位元線之間。此外，置於第一寫入電晶體與位元線之間的電晶體之閘極可連接第一寫入字線。
第一寫入字線、第二寫入字線、第三寫入字線及第四寫入字線彼此平行及垂直於位元線。
圖2B中描繪具有上述結構之記憶體單元的範例。圖2B中所描繪之記憶體單元包括複數單位記憶格，各配置一寫入電晶體、一讀取電晶體及一電容器。即，所描繪者為包括四記憶格之記憶體單元，其為包括寫入電晶體WTr1、讀取電晶體RTr1及電容器C1之第一記憶格，包括寫入電晶體WTr2、讀取電晶體RTr2及電容器C2之第二記憶格，包括寫入電晶體WTr3、讀取電晶體RTr3及電容器C3之第三記憶格，及包括寫入電晶體WTr4、讀取電晶體RTr4及電容器C4之第四記憶格。
在每一記憶格中，寫入電晶體之汲極、電容器之一電極及讀取電晶體之閘極彼此連接。該些電晶體及電容器彼此連接之交點的電位關於讀取電晶體之開啟及關閉；因此，以下該些交點稱為節點F1、F2、F3及F4。
寫入電晶體WTr1之汲極連接寫入電晶體WTr2之源極，及讀取電晶體RTr1之汲極連接讀取電晶體RTr2之源極。此外，寫入電晶體WTr3之汲極連接寫入電晶體WTr4之源極，及讀取電晶體RTr3之汲極連接讀取電晶體RTr4之源極。
在本範例中，讀取電晶體RTr2之汲極及讀取電晶體RTr4之汲極連接偏壓線S。一或多項電晶體可配置於讀取電晶體RTr2之汲極與偏壓線S之間，及/或讀取電晶體RTr4之汲極與偏壓線S之間。
寫入電晶體WTr1之源極連接電晶體Tr0之汲極。儘管不需刻意配置電晶體Tr0，可依據佈局加以配置。然而，當電晶體Tr0之閘極的電位與寫入電晶體WTr3之閘極的電位相同時，電晶體Tr0未不利地影響作業。
電晶體Tr0之源極及讀取電晶體RTr1之源極連接位元線R。寫入電晶體WTr1、WTr2、WTr3及WTr4之閘極分別連接寫入字線Q2、Q4、Q1及Q3。電容器C1、C3及C4之另一電極亦分別連接寫入字線Q3、Q2及Q4。電容器C2之另一電極連接讀取字線P。
再者，如上述，當電晶體Tr0之閘極連接寫入字線Q1時，電晶體Tr0之閘極的電位可與寫入電晶體WTr3之閘極的電位相同。
寫入字線Q1、Q2、Q3及Q4及讀取字線P彼此平行及垂直於位元線R。若偏壓線S保持固定電位，偏壓線S不一定平行或垂直於其他佈線。請注意，偏壓線S較佳地垂直於位元線以增加整合程度。
四記憶格共用配置於位元線與記憶格之間之一接點，使得每單位記憶格之部分的接點面積可降低及整合程度可增加。更大量的記憶格可共用配置於一位元線與記憶格之間之一接點，藉此可降低每單位記憶格面積。
此外，在本結構中，藉由以寫入字線替代上述結構中所需之部分讀取字線，可獲得面積降低之效果。藉由該等效果，例如半導體記憶體裝置中每單位記憶格面積可降低為8F2 或更少。
依據本發明之一實施例，一記憶格包括寫入電晶體、讀取電晶體及電容器，與上述相同或實質上相同。讀取電晶體之導電類型與寫入電晶體的相同。此外，有關所連接之佈線，準備四種佈線：寫入字線、位元線、讀取字線及選擇線。
寫入電晶體之汲極連接讀取電晶體之閘極及電容器之一電極。讀取電晶體之汲極連接選擇電晶體之源極。此外，寫入電晶體之閘極連接寫入字線；寫入電晶體之源極及讀取電晶體之源極連接位元線；及電容器之另一電極連接讀取字線。
寫入字線、位元線、讀取字線及選擇線係以矩陣排列。想要的是寫入字線及位元線彼此垂直，及寫入字線、讀取字線及選擇線彼此平行使得以執行矩陣驅動。
圖12A中描繪具有上述結構之記憶格的範例。圖12A描繪包括寫入電晶體WTr、讀取電晶體RTr、選擇電晶體STr及電容器C之記憶格。此處，寫入電晶體WTr之汲極連接讀取電晶體RTr之閘極及電容器C之一電極。讀取電晶體之汲極連接選擇電晶體之源極。
在本範例中，除了寫入字線Q、位元線R、讀取字線P及選擇線T以外，描繪偏壓線S。寫入字線Q、讀取字線P及選擇線T彼此平行。寫入字線Q及位元線R彼此垂直。
寫入電晶體WTr之閘極連接寫入字線Q；選擇電晶體STr之閘極連接選擇線T；寫入電晶體WTr之源極及讀取電晶體RTr之源極連接位元線R；選擇電晶體STr之汲極連接偏壓線S；及電容器C之另一電極連接讀取字線P。
在圖12A中所描繪之記憶格中，藉由施加適當電位於寫入字線Q，寫入電晶體WTr開啟。藉由此時位元線R之電位，電荷注入寫入電晶體WTr之汲極。此時注入之電荷量係依據位元線R之電位、讀取電晶體RTr之閘極電容、電容器C之電容等而予決定；因而，若狀況相同，結果總是幾乎相同及變化小。以此方式，資料寫入。
接著，藉由施加不同適當電位於寫入字線Q，寫入電晶體WTr關閉。在此狀況下，寫入電晶體WTr之汲極的電荷保持。當讀取資料時，適當電位施加於讀取字線P，並監控讀取電晶體RTr之狀態，藉此可知資料寫入。
本發明之一實施例為包括記憶體單元之半導體記憶體裝置。記憶體單元包括複數寫入電晶體、讀取電晶體及電容器，其與上述相同或實質上相同。此處，寫入電晶體及讀取電晶體之導電類型相同。
此處，第一寫入電晶體之汲極連接第一電容器之一電極及第一讀取電晶體之閘極，及第二寫入電晶體之汲極連接第二電容器之一電極及第二讀取電晶體之閘極。
此外，第一寫入電晶體之汲極連接第二寫入電晶體之源極，及第一讀取電晶體之汲極連接第二讀取電晶體之源極。此外，第一寫入電晶體之閘極連接第一寫入字線，第二寫入電晶體之閘極連接第二寫入字線，第一電容器之另一電極連接第一讀取字線，及第二電容器之另一電極連接第二讀取字線。
第一寫入電晶體之源極及第一讀取電晶體之源極可連接位元線。請注意，一或多項電晶體可置於第一寫入電晶體之源極與位元線之間及/或第一讀取電晶體之源極與位元線之間。
第一寫入字線、第二寫入字線、第一讀取字線及第二讀取字線彼此平行及垂直於位元線。
圖13A中描繪具有上述結構之記憶體單元的範例。此處所描繪之記憶體單元包括複數單位記憶格，各配置一寫入電晶體、一讀取電晶體及一電容器。即，所描繪者為包括三記憶格之記憶體單元，其為包括寫入電晶體WTr1、讀取電晶體RTr1及電容器C1之第一記憶格，包括寫入電晶體WTr2、讀取電晶體RTr2及電容器C2之第二記憶格，及包括寫入電晶體WTr3、讀取電晶體RTr3及電容器C3之第三記憶格。
在每一記憶格中，寫入電晶體之汲極連接電容器之一電極及讀取電晶體之閘極。該些電晶體及電容器彼此連接之交點的電位關於讀取電晶體之開啟及關閉；因此，以下該些交點稱為節點F1、F2及F3。
寫入電晶體WTr1之汲極連接寫入電晶體WTr2之源極，及讀取電晶體RTr1之汲極連接讀取電晶體RTr2之源極。此外，寫入電晶體WTr2之汲極連接寫入電晶體WTr3之源極，及讀取電晶體RTr2之汲極連接讀取電晶體RTr3之源極。
此外，讀取電晶體RTr3之汲極連接選擇電晶體STr1之源極。在本範例中，選擇電晶體STr1之汲極連接偏壓線S。此外，寫入電晶體WTr1之源極及讀取電晶體RTr1之源極連接位元線R。寫入電晶體WTr1、WTr2及WTr3之閘極分別連接寫入字線Q1、Q2及Q3。電容器C1、C2及C3之另一電極分別連接讀取字線P1、P2及P3。
寫入字線Q1、Q2及Q3及讀取字線P1、P2及P3彼此平行及垂直於位元線R。此外，選擇電晶體STr1之閘極連接選擇線T，及選擇線T平行寫入字線Q1、Q2及Q3及讀取字線P1、P2及P3。若偏壓線S保持固定電位，偏壓線S不一定平行或垂直於其他佈線。請注意，偏壓線S較佳地為垂直於位元線以增加整合程度。
因而，三記憶格共用配置於位元線與記憶格之間之一接點，使得每單位記憶格之部分的接點面積可降低及整合程度可增加。圖13A中描繪三記憶格配置於記憶體單元中之範例；然而，一記憶體單元可包括四或更多記憶格。例如，一記憶體單元可包括16記憶格或32記憶格。
如圖13A中所描繪，當記憶格串聯時，更大量記憶格可共用配置於一位元線與記憶格之間之一接點，藉此每單位記憶格面積可降低。例如，假設最小特徵尺寸為F，半導體記憶體裝置中每單位記憶格面積可降低為12 F2 或更少。
圖13A中所描繪之電路圖為用於半導體記憶體裝置中的記憶體單元之一。藉由以矩陣配置該些記憶體單元而獲得半導體記憶體裝置。圖16描繪結構之範例。此處，所描繪者為第n列及第(m-1)行中記憶體單元、第n列及第m行中記憶體單元、第n列及第(m+1)行中記憶體單元、第n列及第(m+2)行中記憶體單元、第(n+1)列及第(m-1)行中記憶體單元、第(n+1)列及第m行中記憶體單元、第(n+1)列及第(m+1)行中記憶體單元、及第(n+1)列及第(m+2)行中記憶體單元之八記憶體單元，其中共包括24記憶格。
在第n列及第m行之記憶體單元中，配置寫入字線Q1_n、Q2_n及Q3_n、讀取字線P1_n、P2_n及P3_n、選擇線T_n、偏壓線S_n及位元線R_m。其他記憶體單元係配置類似佈線。
請注意，如圖13B中所描繪，第二選擇電晶體STr2可配置於讀取電晶體RTr1之源極與位元線R之間。選擇電晶體STr2之閘極連接選擇線T'。在此狀況下，較佳的是施加於選擇電晶體STr2之閘極的信號與施加於選擇電晶體STr1之閘極的信號相同或同步。因此，選擇線T及選擇線T'可以相同佈線形成。
另一方面，如圖13C中所描繪，可使用未配置選擇電晶體之結構。
本發明之一實施例為包括記憶體單元之半導體記憶體裝置。記憶體單元包括複數寫入電晶體、讀取電晶體及電容器，其與上述相同或實質上相同。此處，寫入電晶體及讀取電晶體之導電類型相同。
即，第一寫入電晶體之汲極連接第一電容器之一電極及第一讀取電晶體之閘極，第二寫入電晶體之汲極連接第二電容器之一電極及第二讀取電晶體之閘極，第三寫入電晶體之汲極連接第三電容器之一電極及第三讀取電晶體之閘極，及第四寫入電晶體之汲極連接第四電容器之一電極及第四讀取電晶體之閘極。
此外，第一寫入電晶體之汲極連接第二寫入電晶體之源極，及第一讀取電晶體之汲極連接第二讀取電晶體之源極。類似地，第三寫入電晶體之汲極連接第四寫入電晶體之源極，及第三讀取電晶體之汲極連接第四讀取電晶體之源極。
此外，第一寫入電晶體之閘極及第三電容器之另一電極連接第一寫入字線，第一電容器之另一電極及第四寫入電晶體之閘極連接第二寫入字線，第二寫入電晶體之閘極及第四電容器之另一電極連接第三寫入字線，及第二電容器之另一電極連接讀取字線。
第二讀取電晶體之汲極可連接第一選擇電晶體之源極，及第四讀取電晶體之汲極可連接第二選擇電晶體之源極。第一選擇電晶體之閘極及第二選擇電晶體之閘極可連接相同選擇線。
請注意，一或多項電晶體可置於第一寫入電晶體之源極與位元線之間及/或第一讀取電晶體之源極與位元線之間。
第一寫入字線、第二寫入字線、第三寫入字線、讀取字線及選擇線彼此平行及垂直於位元線。
圖17A及17B中描繪具有上述結構之記憶體單元範例。圖17A中所描繪之記憶體單元包括複數單位記憶格，各配置一寫入電晶體、一讀取電晶體及一電容器。即，所描繪者為包括三記憶格之記憶體單元，其為包括寫入電晶體WTr1、讀取電晶體RTr1及電容器C1之第一記憶格，包括寫入電晶體WTr2、讀取電晶體RTr2及電容器C2之第二記憶格，包括寫入電晶體WTr3、讀取電晶體RTr3及電容器C3之第三記憶格，及包括寫入電晶體WTr4、讀取電晶體RTr4及電容器C4之第四記憶格。
在每一記憶格中，寫入電晶體之汲極、電容器之一電極、及讀取電晶體之閘極彼此連接。該些電晶體及電容器彼此連接之交點的電位關於讀取電晶體之開啟及關閉；因此，以下該些交點稱為節點F1、F2、F3及F4。
寫入電晶體WTr1之汲極連接寫入電晶體WTr2之源極，及讀取電晶體RTr1之汲極連接讀取電晶體RTr2之源極。此外，寫入電晶體WTr3之汲極連接寫入電晶體WTr4之源極，及讀取電晶體RTr3之汲極連接讀取電晶體RTr4之源極。
此外，讀取電晶體RTr2之汲極連接第一選擇電晶體STr1之源極，及讀取電晶體RTr4之汲極連接第二選擇電晶體STr2之源極。選擇電晶體STr1及STr2之閘極連接選擇線T。此外，在本範例中，選擇電晶體STr1及STr2之汲極連接偏壓線S。
在圖17A中所描繪之範例中，寫入電晶體WTr1之源極連接電晶體Tr0之汲極。儘管不需刻意配置電晶體Tr0，可依據佈局予以配置。然而，當電晶體Tr0之閘極的電位與寫入電晶體WTr3之閘極的相同時，電晶體Tr0未不利地影響作業。
電晶體Tr0之源極及讀取電晶體RTr1之源極連接位元線R。寫入電晶體WTr1、WTr2、WTr3及WTr4之閘極分別連接寫入字線Q2、Q4、Q1及Q3。電容器C1、C3及C4之另一電極亦分別連接寫入字線Q3、Q2及Q4。電容器C2之另一電極連接讀取字線P。
再者，當電晶體Tr0之閘極連接寫入字線Q1時，如上述，電晶體Tr0之閘極的電位可與寫入電晶體WTr3之閘極的相同。
寫入字線Q1、Q2、Q3及Q4、讀取字線P及選擇線T彼此平行及垂直於位元線R。若偏壓線S保持固定電位，偏壓線S不一定平行或垂直於其他佈線。請注意，偏壓線S較佳地垂直於位元線以增加整合程度。
儘管圖17A中二選擇電晶體配置於一記憶體單元中，可配置一選擇電晶體。圖17B為此狀況之電路圖。在圖17B中，第二讀取電晶體之汲極及第四讀取電晶體之汲極連接選擇電晶體STr1之源極，及圖17A中所描繪之第二選擇電晶體STr2省略。在該等結構中，電晶體之佈局具有空間，因而可附加配置接觸孔或連接電極。
四記憶格共用選擇電晶體及配置於位元線與記憶格之間之一接點，使得每單位記憶格之部分的接點面積可降低及整合程度可增加。更大量記憶格可共用配置於一位元線與記憶格之間之一接點，藉此可降低每單位記憶格面積。
此外，在本結構中，藉由以寫入字線替代上述結構中部分讀取字線，可獲得面積降低之效果。藉由該等效果，例如半導體記憶體裝置中每單位記憶格面積可降低為8F2 或更少。
藉由使用任一上述結構，可達成至少一上述目標。在每一上述結構中，由於係藉由一般開啟或關閉電晶體而執行寫入作業，不會發生絕緣膜惡化之問題。因而，對於半導體記憶體裝置中重寫次數實質上並無限制。
本發明之一實施例亦顯示關於資料可儲存期間之卓越特性。電荷可保持達10小時或更長，此外，藉由使處於關閉狀態之電晶體之源極與汲極之間的洩漏電流、閘極洩漏電流、及電容器中內部洩漏電流符合上述狀況，可達100小時或更長。再者，藉由改進狀況，電荷可保持達一月或更長，或一年或更長。
若電荷因洩漏電流而降低，可以類似於習知DRAM之方式執行刷新；刷新作業之間的間隔係依據電荷可保持之期間而予決定。若電荷保持達上述之長期間，例如需一月一次或一年一次刷新。不需要習知DRAM中必要之頻繁刷新，因而降低半導體記憶體裝置之電力消耗。
請注意，在習知DRAM中，每當讀取資料時需再次寫入資料作業；另一方面，在具有上述結構之半導體記憶體裝置中，因為資料未藉由資料之讀取作業而流失，不需該等作業。該等特徵僅於SRAM中體現。在上述半導體記憶體裝置中，用於一記憶格中電晶體之數量為五或更少，典型為二，其小於習知SRAM之狀況。此外，當使用薄膜形狀之氧化物半導體形成電晶體之一時，因為電晶體可堆疊於習知矽半導體之上，可增加整合程度。
有關整合程度，依據本發明之一實施例，可降低記憶格之必要電容的絕對值。在DRAM中，例如除非記憶格之電容幾乎相同或大於佈線電容，因為作業干擾而需至少至少30 fF電容。然而，電容與面積成比例。若整合程度增加，一記憶格之面積減少；因而，無法確保必要電容。為此原因，藉由使用特定形狀或特定材料而於DRAM中形成具有大電容之電容器。
另一方面，依據本發明之一實施例，藉由相對於讀取電晶體之閘極電容的相對比例可決定電容器之電容。即，隨著整合程度增加，讀取電晶體之閘極電容減少；因此，電容器中必需之電容亦以相同比例減少。因此，甚至當整合程度增加時，可使用具有基本上相同結構之電容器。
此外，在具有上述結構之半導體記憶體裝置中，不需要FGNVM中用於寫入及抹除必要之高電壓。此外，由於寫入時電荷以FGNVM中非平衡狀態之一方向注入浮動閘極，電荷量之變化大。依據浮動閘極中保持之電荷量的複數級之資料可予儲存。然而，當考量電荷量之變化時，一般約四級(2位元)之資料。需使用更高電壓以便儲存更大量位元之資料。
另一方面，電荷可逆地注入上述結構之電容器中，因而變化小；例如，因電荷注入之讀取電晶體的閾值電壓變化可為0.5V或更低。因而，更多級之資料可於較窄電壓範圍內保持於一記憶格中；因此，用於寫入或讀取之電壓可降低。例如，用於寫入或讀取4位元(16級)資料之電壓可為10V或更低。
以下，將參照圖式說明實施例。請注意，實施例可以各種模式實施。熟悉本技藝之人士將輕易理解，在不偏離本發明之精神及範圍下可以各種方式改變模式及細節。因而，本發明不應解譯為侷限於下列實施例之說明。
任一下列實施例中所揭露之結構、狀況等可適當與其他實施例中所揭露者相組合。請注意，在下列所說明之結構中，不同圖式中相同部分或具有類似功能之部分標示相同代號，且其詳細說明有時不重複。
(電施例1)
在本實施例中，將參照圖1B至1E說明圖1A中所描繪之半導體記憶體電路的作業範例。請注意，以下提供電位之具體數值以理解本發明之技術觀念。不用說，該等值依據電晶體及電容器之各種特性或業者之方便而予以改變。在圖1A中所描繪之半導體記憶體電路中，資料可藉由非以下所說明之方法而寫入及讀取。
此處，寫入電晶體WTr為n通道電晶體及讀取電晶體RTr為p通道電晶體。當閘極之電位高於源極及汲極之任一者之電位達1V或更多時，寫入電晶體WTr開啟(電流流動)，及在其他狀況下關閉(電流未流動)。當閘極之電位低於源極及汲極之任一者之電位達1V或更多時，讀取電晶體RTr開啟(電流流動)，及在其他狀況下關閉(電流未流動)。
相較於電容器C之電容，藉由閘極偏壓造成之讀取電晶體RTr的閘極電容波動被忽略。此外，圖式中未描繪之寫入電晶體WTr的寄生電容、讀取電晶體RTr的寄生電容、佈線之間產生的寄生電容等被視為0。在圖1B至1E中，圓圈位於處於開啟狀態之電晶體上，及叉號位於處於關閉狀態之電晶體上。當電晶體在特定狀況下開啟時，說明可寫入圖式。在下列範例中，偏壓線S之電位總是0V。
首先，將說明寫入記憶格。如圖1B中所描繪，在寫入時，讀取字線P之電位設定為0V。依據將寫入之資料，位元線R之電位設定為0V、+1V、+2V及+3V之四位準之一的值。當寫入字線Q之電位為+4V時，寫入電晶體WTr開啟及寫入電晶體WTr之汲極的電位成為接近寫入電晶體之源極的電位(即位元線R的電位)。此處，寫入電晶體WTr之汲極的電位成為等於位元線R的電位。
另一方面，讀取電晶體RTr之閘極的電位於本級等於寫入電晶體WTr之汲極的電位。即，讀取電晶體RTr之閘極的電位高於或等於0V及等於讀取電晶體RTr之源極的電位(即位元線R的電位)。
讀取電晶體RTr之汲極的電位(即偏壓線S的電位)為0V。因此，讀取電晶體RTr之閘極的電位高於或等於源極或汲極的電位，使得讀取電晶體RTr處於關閉狀態。因而，資料可寫入。
請注意，盡可能保持讀取電晶體RTr處於關閉狀態，甚至在寫入有效降低讀取電晶體RTr之洩漏電流時，其從閘極流至源極或從閘極流至汲極。通常，該等洩漏電流於電晶體處於開啟狀態時增加，及當電晶體處於關閉狀態時極度減少。
因為該等洩漏電流為電容器C中保持電荷之洩漏，愈多洩漏電流流動，資料保持時間便愈減少。在本實施例中，讀取電晶體RTr僅於讀取時開啟，其在資料之儲存為卓越的。
其次，如圖1C中所描繪，若於其他列中執行寫入，寫入字線Q的電位便設定為0V。此外，讀取字線P的電位設定為+3V。位元線R的電位依據執行寫入之列中將寫入之資料而設定為0V、+1V、+2V及+3V之四位準之一的值。
由於寫入電晶體WTr之汲極經由電容器C而連接讀取字線P，寫入電晶體WTr之汲極的電位依據讀取字線P的電位改變增加3V(即電位從圖1B中所描繪之狀態的0V增加至+3V，此係圖1C中所描繪之狀態)。即，寫入電晶體WTr之汲極的電位依據寫入資料而設定為+3V、+4V、+5V或+6V。
在本狀態中，寫入電晶體WTr之閘極的電位(0V)低於寫入電晶體WTr之源極的電位(0V至+3V)(位元線R的電位)及寫入電晶體WTr之汲極的電位(+3V至+6V)，使得寫入電晶體WTr關閉。
此外，讀取電晶體RTr之閘極的電位(+3V至+6V)高於讀取電晶體RTr之源極的電位(0V至+3V)(即位元線R的電位)及讀取電晶體RTr之汲極的電位(0V)(即偏壓線S的電位)，使得讀取電晶體RTr關閉。
其次，將說明讀取。如圖1D中所描繪，寫入字線Q的電位為0V；讀取字線P的電位為+2V；及位元線R的電位為+3V。在本狀態中，寫入電晶體WTr之汲極的電位依據寫入資料而設定為+2V、+3V、+4V或+5V。當讀取電晶體RTr之閘極的電位為+2V時讀取電晶體RTr開啟，及在其他狀況下關閉。
在本級，當執行寫入時，若位元線R的電位為0V，讀取電晶體RTr之閘極的電位為+2V。即，當讀取字線P的電位為+2V時，讀取電晶體RTr開啟，此表示當執行寫入時，位元線R的電位為0V。
當讀取電晶體RTr開啟時，電流經由位元線R而流動；因而藉由檢測電流，可知讀取電晶體RTr處於開啟狀態。另一方面，當電容器配置於位元線R之端部時，初始電位(+3V)成為接近偏壓線S的電位(0V)。亦在此狀況下，亦可知讀取電晶體RTr處於開啟狀態。
類似地，如圖1E中所描繪當讀取字線P的電位為0V時，讀取電晶體RTr之閘極的電位為0V、+1V、+2V或+3V。讀取電晶體RTr僅於讀取電晶體RTr之閘極的電位為+3V時關閉，及於其他狀況下開啟。
在本級，當執行寫入時，若位元線R的電位為+3V，讀取電晶體RTr之閘極的電位為+3V。即，當讀取字線P的電位為0V時，讀取電晶體RTr關閉，此表示當執行寫入時，位元線R的電位為+3V。
請注意，藉由連接電容器至位元線R及測量位元線R的電位，可讀取資料。在圖1E中，例如，讀取電晶體RTr之閘極的電位為+2V，讀取電晶體RTr開啟，及位元線R的電位成為接近偏壓線S的；當位元線R的電位為+2V時，此與讀取電晶體RTr之閘極的電位相同，讀取電晶體RTr關閉。因此，位元線R的電位為高於或等於+2V及低於+3V。
類似地，當讀取電晶體RTr之閘極的電位為+1V時，位元線R的電位為高於或等於+1V及低於+2V；當讀取電晶體RTr之閘極的電位為0V時，位元線R的電位為高於或等於0V及低於+1V。當讀取電晶體RTr之閘極的電位為+3V時，讀取電晶體RTr關閉，因而位元線的電位保持於初始值(+3V)。
以此方式，四級之資料(2位元)可寫入及讀取。不用說，以類似方式，諸如八級之資料(3位元)或16級之資料(4位元)的更多資料可寫入及讀取。
在上述說明中，相較於電容器C之電容，儘管讀取電晶體RTr之寄生電容及閘極電容被忽略，將施加之電壓需鑒於實際記憶格中該等電容而予決定。
處於開啟狀態及處於關閉狀態之讀取電晶體RTr的閘極電容大為改變；因此，讀取電晶體RTr之閘極的電位受變化影響。隨著讀取電晶體RTr之閘極電容相對於電容器C之電容的比例愈高，影響愈大。因此，電容器C之電容較佳地為大於或等於讀取電晶體RTr之閘極電容的兩倍。
請注意，為使一些級之資料(多值資料)藉由使記憶格中保持之電荷量為複數級而予儲存，必要的是保持之電荷量的變化小。在本實施例中所說明之半導體記憶體電路及半導體記憶體裝置中，保持之電荷量的變化小，此適於本目的。
(實施例2)
在本實施例中，將參照圖3A至3D及圖4A至4E說明圖2A中所描繪之半導體記憶體電路的作業範例。請注意，以下提供電位之具體數值以理解本發明之技術觀念。不用說，該等值依據電晶體及電容器之各種特性或業者之方便而予以改變。在圖2A中所描繪之半導體記憶體電路中，資料可藉由非以下所說明之方法而寫入及讀取。
此處，寫入電晶體WTr1、WTr2及WTr3為n通道電晶體及讀取電晶體RTr1、RTr2及RTr3為p通道電晶體。當閘極的電位高於源極及汲極之任一者之電位達1V或更多時，寫入電晶體開啟，及在其他狀況下關閉。當閘極的電位低於源極及汲極之任一者之電位達1V或更多時，讀取電晶體開啟，及在其他狀況下關閉。
相較於每一電容器C1、C2及C3之電容，藉由閘極偏壓造成之每一讀取電晶體RTr1、RTr2及RTr3之閘極電容的波動被忽略。此外，圖式中未描繪之寫入電晶體WTr之寄生電容、讀取電晶體RTr之寄生電容、佈線之間產生之寄生電容等被視為0。在圖3A至3D及圖4A至4E中，圓圈在處於開啟狀態之電晶體上，及叉號在處於關閉狀態之電晶體上。當電晶體於特定狀況下開啟時，說明可寫入圖式中。在下列範例中，偏壓線S的電位總是為0V。
首先，將說明寫入記憶格。寫入是從最右邊記憶格開始。如圖3A中所描繪，寫入時讀取字線P1、P2及P3的電位設定為0V。依據將寫入之資料，位元線R的電位設定為0V、+1V、+2V及+3V之四位準之一的值。
接著，寫入字線Q1、Q2及Q3的電位設定為+4V，藉此寫入電晶體WTr1、WTr2及WTr3開啟，及寫入電晶體WTr3之汲極的電位(即節點F3的電位)成為接近位元線R的電位。此處，寫入電晶體WTr3之汲極的電位成為等於位元線R的電位。
另一方面，在本級，讀取電晶體RTr1、RTr2及RTr3處於關閉狀態。接著，如圖3B中所描繪，寫入字線Q3的電位設定為0V。因此，寫入電晶體WTr3關閉，及位元線R的電位於寫入電晶體WTr3關閉之前保持於節點F3。以此方式，資料可寫入最右邊記憶格。
其次，資料寫入中央記憶格。在圖3B中所描繪之狀態中，節點F2的電位等於位元線R的電位。接著，當寫入字線Q2的電位設定為0V時(詳圖3C)，寫入電晶體WTr2關閉，及位元線R的電位於寫入電晶體WTr2關閉之前保持於節點F2。以此方式，資料可寫入中央記憶格。
以該等方式，資料可寫入所有記憶格中。若不需記憶體單元中寫入作業，如圖3D中所描繪，讀取字線P1的電位可設定為+3V。此時，節點F1的電位設定為高於或等於+3V及低於或等於+6V。由於位元線R的電位為高於或等於0V及低於或等於+3V，讀取電晶體RTr1可仍處於關閉狀態。
其次，將參照圖4A至4E說明讀取。首先，若於非包括記憶體單元之列中執行讀取，如圖4A中所描繪，寫入字線Q1、Q2及Q3的電位設定為0V，及讀取字線P1、P2及P3的電位設定為+4V。因此，寫入電晶體WTr1、WTr2及WTr3關閉。此外，節點F1、F2及F3的電位為高於或等於+4V及低於或等於+7V。如之後說明，由於位元線R的電位為高於或等於0V及低於或等於+4V，讀取電晶體RTr1、RTr2及RTr3可仍處於關閉狀態。
若執行記憶體單元中讀取，如圖4B中所描繪，寫入字線Q1、Q2及Q3的電位設定為0V，及讀取字線P1、P2及P3的電位設定為0V。位元線的電位設定為+4V。此時，寫入電晶體WTr1、WTr2及WTr3處於關閉狀態。節點F1、F2及F3的電位高於或等於0V及低於或等於+3V，使得讀取電晶體RTr1、RTr2及RTr3開啟。因此，電流於位元線R與偏壓線S之間流動。
若電容器係配置於位元線R之端部，當電流於位元線R與偏壓線S之間流動時，位元線R之初始電位(+4V)成為接近偏壓線S的電位(0V)。位元線R的電位最後依據節點F1、F2及F3的電位之最小值決定。在任何狀況下，位元線R的電位在高於或等於0V及低於或等於+4V之範圍內改變。
以下讀取記憶體單元中中央記憶格之資料。如圖4C中所描繪，當讀取字線P2的電位增加至+1V時，節點F2的電位依據寫入資料而設定為+1V、+2V、+3V或+4V。此處，當節點F2的電位為+4V時，讀取電晶體RTr2關閉，及位元線R與偏壓線S之間的電流停止流動。
在本級，在寫入時，節點F2的電位僅於位元線的電位為+3V的狀況下為+4V。即，當讀取字線P2的電位為+1V及讀取電晶體RTr2處於關閉狀態時，發現於寫入時位元線R的電位為+3V。因而，可發現保持資料之值。
此外，如圖4D中所描繪，當讀取字線P2的電位增加為+2V時，節點F2依據寫入資料的電位而設定為+2V、+3V、+4V或+5V。此處，當節點F2的電位為+4V或+5V時，讀取電晶體RTr2關閉，及位元線R與偏壓線S之間的電流停止流動。
藉由檢測此狀況，可知資料之值。即，本級之讀取電晶體RTr2之閘極的電位僅於寫入時位元線R的電位為+2V或+3V之狀況下為+4V或+5V。若讀取電晶體RTr2處於開啟狀態且讀取字線P2的電位為+1V(即圖4C中所描繪之狀態)，而非處於關閉狀態且讀取字線P2的電位為+2V，寫入時位元線R為+2V。
類似地，如圖4E中所描繪，當讀取字線P2的電位增加為+3V時，節點F2的電位依據寫入資料而設定為+3V、+4V、+5V或+6V。此處，當節點F2的電位為+4V、+5V或+6V時，讀取電晶體RTr2關閉，及位元線R與偏壓線S之間的電流停止流動。即，寫入時位元線的電位為+1V、+2V或+3V。
若寫入時位元線的電位為0V，當讀取字線P2的電位設定為+3V時，節點F2的電位為+3V，及讀取電晶體RTr2仍處於開啟狀態。即，若位元線R與偏壓線S之間的電流流動，甚至當讀取字線P2的電位為+3V時，發現寫入時位元線的電位為0V。
上述說明為藉由接連改變讀取字線P2的電位而發現資料之值的方法；然而，藉由測量電位可發現資料之值。例如，電容器配置於位元線之端部，及記憶格側電位設定為+4V。
此外，寫入字線Q1、Q2及Q3的電位及讀取字線P1及P3的電位設定為-3V。在本狀態中，由於節點F1及F3的電位高於或等於-3V及低於或等於0V，在讀取電晶體RTr1及RTr3中，位元線R的電位可等於偏壓線S的電位(0V)。準確地說，當節點F2的電位為低於或等於0V時，位元線R之電容器的電位為高於或等於0V及低於+1V。
另一方面，當讀取字線P2的電位設定為+3V時，節點F2的電位為高於或等於+3V及低於或等於+6V，使得本級之讀取電晶體RTr2處於關閉狀態。之後，當讀取字線P2的電位減少為0V時，節點F2的電位為高於或等於0V及低於或等於+3V，藉此讀取電晶體RTr2開啟。
如上述，當節點F2的電位為0V時，位元線R之電容器的電位為高於或等於0V及低於+1V。此處，若寫入時位元線的電位為0V，節點F2的電位成為0V。
類似地，當節點F2的電位為+1V時，位元線R之電容器的電位為高於或等於+1V及低於+2V。當節點F2的電位為+2V時，位元線R之電容器的電位為高於或等於+2V及低於+3V。當節點F2的電位為+3V時，位元線R之電容器的電位為高於或等於+3V及低於+4V。在每一狀況下，可檢測寫入時位元線的電位。即，藉由測量位元線R之電容器的電位，可發現節點F2的電位，此外可發現寫入時位元線的電位。
以此方式，四級之資料(2位元)可寫入及讀取。不用說，以類似方式可寫入及讀取更多資料，諸如八級之資料(3位元)或16級之資料(4位元)。
在上述說明中，相較於每一電容器C1、C2及C3之電容，每一讀取電晶體RTr1、RTr2及RTr3之寄生電容及閘極電容被忽略；然而，將施加之電壓需鑒於實際記憶格中該等電容而予決定。
處於開啟狀態及處於關閉狀態之每一讀取電晶體RTr1、RTr2及RTr3之閘極電容大為改變；因此，讀取電晶體RTr1、RTr2及RTr3之閘極的電位受變化影響。隨著每一讀取電晶體RTr1、RTr2及RTr3之閘極電容分別相對於每一電容器C1、C2及C3之電容的比例愈高，影響愈大。因此，每一電容器C1、C2及C3之電容較佳地為大於或等於每一讀取電晶體RTr1、RTr2及RTr3之閘極電容的兩倍。
(實施例3)
在本實施例中，將說明實施例2中所說明之半導體記憶體裝置的形狀及製造方法範例。在本實施例中，包含鎵及銦之氧化物半導體用於寫入電晶體，及單晶矽半導體用於讀取電晶體。因此，寫入電晶體堆疊於讀取電晶體之上。
即，配置於單晶矽基板上之包括單晶矽半導體的絕緣閘極電晶體用做讀取電晶體，及包括氧化物半導體之電晶體形成於其上做為寫入電晶體。請注意，儘管本實施例中說明形成於單晶矽基板上之半導體記憶體裝置的範例，半導體記憶體裝置可配置於另一種基板之上。
圖8A至8C中描繪本實施例中半導體記憶體裝置之記憶體單元的佈局範例。在本實施例中，單一記憶體單元包括四記憶格。
在圖8A中，描繪配置於單晶矽基板上之主要佈線、主要電極等。元件分離區102係形成於基板上。在基板之上，導電區106係使用導電材料或摻雜矽形成。部分導電區106做為讀取電晶體之源極及汲極。此外，另一部分導電區106做為部分偏壓線S。導電區106之一些部分藉由讀取電晶體之閘極電極111而彼此分離。連接電極110係配置於部分導電區106中。
當使用導電區106形成偏壓線S時，可增加整合程度。在此狀況下，偏壓線S需經配置以便平行寫入字線及讀取字線(即，垂直於位元線)。請注意，如所描繪，以記憶體單元與鄰近記憶體單元共用一偏壓線S之方式，可增加整合程度。
之後形成之形成與氧化物半導體之歐姆接點的材料，較佳地做為閘極電極111之材料及連接電極110之材料。該等材料之範例為一種材料其功函數W幾乎相同或小於氧化物半導體之電子親和性Φ(氧化物半導體之傳導帶的最底端與真空位準之間的能隙)。換言之，滿足W<Φ+0.3 eV。例如，可提供鈦、鉬及氮化鈦。
圖8B中描繪形成於圖8A中所描繪之電路上集中於包括氧化物半導體之電晶體上的主要佈線、主要電極等。形成複數島形氧化物半導體區112及複數佈線114。佈線114做為寫入字線Q1、Q2、Q3及Q4及讀取字線P1、P2、P3及P4。
部分佈線114與氧化物半導體重疊並做為寫入電晶體之閘極電極。氧化物半導體區112接觸配置於其下之閘極電極111。此外，電容器係形成於部分佈線114與閘極電極111重疊之部分中。用於連接上層(例如位元線R)之連接電極117係配置於部分氧化物半導體區112中。
圖8C描繪一種結構，其中圖8A中所描繪之結構與圖8B中所描繪之結構重疊。在圖8C中，結構彼此略偏移以便觀看重疊。此外，亦描繪形成於包括氧化物半導體之電晶體上的佈線118。佈線118做為位元線R。
請注意，點A及點B標示從圖8A至8C之相同位置。
在圖8A至8C中，導電區106及佈線114之寬度被處理為具有最小特徵尺寸F。即，線寬度及線間隔為F。在此狀況下，單位記憶格之尺寸為12 F2 。記憶體單元包括記憶格共用部分，使得每記憶格面積實際上大於12 F2 。圖8A至8C中所描繪之記憶體單元係配置四記憶格；隨著記憶體單元中記憶格之數量增加，每記憶格面積成為接近12 F2 。
以下，將說明具有上述結構之半導體記憶體裝置的製造方法。圖9A至9D及圖10A至10D為沿圖8A至8C中鏈接點A至點B之線的截面圖。在本實施例中，n型單晶矽基板用做基板；然而，n型井可形成於p型單晶矽基板中，及本實施例之電晶體可形成於其上。以下將以截面圖之編號順序說明製造程序。
<圖9A>
首先，使用已知半導體製造技術，如圖9A中所描繪，元件分離區102、使用p摻雜矽形成之導電區106、閘極絕緣膜103、虛擬閘極104、及層際絕緣體107係形成於n型單晶矽基板101之上。如圖9A中所描繪，側壁可配置於虛擬閘極104之側面。
多晶矽可用於虛擬閘極104。閘極絕緣膜103之厚度較佳地為10 nm或更多，使得以抑制洩漏電流之產生。為使閘極電容小於之後形成之電容器之電容，諸如氧化矽之具有低介電常數的材料較佳地用於閘極絕緣膜103之電介質。
矽化物區105可形成於導電區106之表面，以便增加傳導性。此外，如參照圖8A所說明，由於導電區106做為部分偏壓線S，較佳的是導電區106具有高傳導性。
層際絕緣體107可形成為單一層或多層及可包括造成電晶體之通道變形的應力襯墊。藉由旋塗法平坦化最上層中之膜有利於之後步驟。例如，有關層際絕緣體107，可使用以該等方式形成之多層膜，即藉由電漿CVD法形成氮化矽膜，及藉由旋塗法於其上形成平坦化氧化矽膜。
<圖9B>
若層際絕緣體107之表面充分平坦化，藉由乾式蝕刻法蝕刻層際絕緣體107；一旦虛擬閘極104之上表面暴露，乾式蝕刻停止。可使用化學機械拋光(CMP)法取代乾式蝕刻法。首先可藉由CMP法平坦化層際絕緣體107之表面，接著可藉由乾式蝕刻法進一步實施蝕刻。另一方面，藉由乾式蝕刻法將層際絕緣體蝕刻至某程度之後，可藉由CMP法執行平坦化處理。因而，層際絕緣體107被處理為具有平坦化表面之層際絕緣體107a，及暴露虛擬閘極104之表面。
<圖9C>
其次，選擇性蝕刻層際絕緣體107a，使得以形成達到矽化物區105之開口108。
<圖9D>
其次，選擇性蝕刻虛擬閘極104及形成開口109。若多晶矽用做虛擬閘極104之材料，2%至40% TMAH(四甲基氫氧化銨)可用於蝕刻，較佳地為20%至25% TMAH。
請注意，開口108及109之形成順序可相反。因為閘極絕緣膜103未接觸抗蝕劑等，如上述較佳地形成開口108及接著形成開口109。在此狀況下，為避免單晶矽基板101被TMAH侵蝕，矽化物區105較佳地形成於導電區106之表面上。
<圖10A>
沈積導電材料之單層或多層膜。之後將形成之形成與氧化物半導體之歐姆接點的材料較佳地做為導電材料。此外，本導電膜亦做為讀取電晶體(此處為p通道電晶體)之閘極電極；因此，具有諸如功函數之適當物理屬性值的導電材料較佳地用於決定電晶體之閾值電壓。當藉由一材料未滿足該些二狀況時，形成複數膜以便滿足每一狀況。例如，可使用包括氮化鈦及氮化鉭膜之多層膜，做為導電材料。
其次，導電材料之膜係藉由CMP法蝕刻而平坦化。一旦層際絕緣體107a暴露，本步驟可停止或可過一會兒停止。因而，如圖10A中所描繪，形成讀取電晶體之閘極電極111及連接電極110。之後，藉由包括氟之電漿可執行表面處理，以便降低層際絕緣體107a之表面附近所包括之氫。當層際絕緣體107a之氫濃度充分低時，不一定執行處理。從層際絕緣體107a表面100 nm深之區域中氫濃度為低於1×1018 cm-3 ，較佳地為低於1×1016 cm-3 。
<圖10B>
接著，藉由濺鍍法形成具有3 nm至20 nm厚度之氧化物半導體膜。可使用非濺鍍法之方法做為形成氧化物半導體膜之方法。氧化物半導體較佳地包含鎵及銦。氧化物半導體膜中氫濃度可為低於1×1018 cm-3 ，較佳地為低於1×1016 cm-3 以便增加半導體記憶體裝置之可靠性。鎵相對於銦之組成比例為高於或等於0.5及低於2，較佳地為高於或等於0.9及低於1.2。除了鎵及銦以外，氧化物半導體可包含鋅。
藉由蝕刻氧化物半導體膜而形成島形氧化物半導體區112。氧化物半導體區112可歷經熱處理，使得改進半導體特性。因而，可獲得一種結構，其中閘極電極111及氧化物半導體區112彼此接觸，及連接電極110及氧化物半導體區112彼此接觸。
接著，藉由諸如濺鍍法之已知沈積方法而形成閘極絕緣膜113。為降低洩漏電流之產生，閘極絕緣膜113之厚度較佳地為10 nm或更多，及閘極絕緣膜中氫濃度較佳地為低於1×10-18 cm-3 ，進一步較佳地為低於1×10-16 cm-3 。
氧化矽、氧化鋁、氧化鉿、氧化鑭、氮化鋁等可用於閘極絕緣膜。該些材料之多層膜可用做井做為其單層膜。閘極絕緣膜113為之後形成之電容器的電介質，及較佳地使用具有10或更多之相對介電常數的材料形成，使得電容器之電容大於讀取電晶體之閘極電容。在閘極絕緣膜形成之後，氧化物半導體區112亦歷經熱處理，使得以改進氧化物半導體區112之特性。
<圖10C>
使用導電材料形成複數佈線114。佈線114做為寫入字線Q1、寫入字線Q2及讀取字線P1。部分寫入字線Q1或寫入字線Q2做為包括氧化物半導體之電晶體的閘極電極。有關佈線114之材料，具有較氧化物半導體之電子親和性大0.5 eV或更多之功函數的材料較佳。提供鎢、金、鉑及p型矽做為範例。
具閘極絕緣膜113做為電介質之電容器係形成於閘極電極111與讀取字線P1之間。電容器之電容係藉由閘極電極111與讀取字線P1重疊部分的量決定。重疊部分的面積較佳地為大於或等於100 nm2 及小於或等於0.01 μm2 。
其次，藉由已知離子注入法將較氧化物半導體更易於氧化之元素的離子注入。該等元素之範例為鈦、鋅、鎂、矽、磷、硼等。通常，硼及磷用於習知半導體程序，因而溶液使用；尤其，有關將注入上述薄閘極絕緣膜113或氧化物半導體區112之離子，其原子量大於硼之原子量的磷離子較佳。
想要的是氫盡可能少混入該些離子。離子中氫濃度較佳地為0.1%或更低。已知氫做為氧化物半導體之供體。當氫混入離子時，不利地注入氧化物半導體之氫於氧化物半導體中移動，及半導體裝置之可靠性減少。
在氧化物半導體中，注入的離子與氧結合及產生缺氧；因而，氧化物半導體展現n型傳導性。氧化物半導體與矽半導體不同，其中許多氧化物半導體可獲得高傳導性而無高溫熱處理，其在矽半導體之狀況是必需的，用於恢復離子注入之後的結晶度。
以此方式，於氧化物半導體區112中形成展示n型傳導性區域115。較佳的是設定離子之注入狀況，使得該些區域中載子(電子)濃度為1×10-19 cm-3 或更高，較佳地為1×10-20 cm-3 或更高。展示n型傳導性區域115係使用佈線114做為遮罩而以自我對齊的方式形成。由於不需高溫熱處理，供體難以再次擴散，及展示n型傳導性區域115及佈線114彼此重疊之面積極小。
請注意，甚至當氧化物半導體具有供體或受體之極低濃度及為幾乎固有時，在接觸金屬材料以形成歐姆接點之部分氧化物半導體中，電子從金屬材料注入；因而，來自金屬材料數十奈米半徑內的部分展現有利的傳導性。因此，儘管圖10B中所描繪之閘極電極111上之氧化物半導體區未歷經摻雜，氧化物半導體區可視為導電區。
<圖10D>
之後，形成單層薄膜或多層薄膜之層際絕緣體116。平坦化及選擇性蝕刻層際絕緣體116之表面，以便形成達到展示n型傳導性區域115之接觸孔，及連接電極117嵌入其間。接著，形成佈線118。佈線118為位元線。可配置類似佈線以便平行佈線114或偏壓線S。因而，如圖10D中所描繪，製造半導體記憶體裝置之記憶格，其包括寫入電晶體119、讀取電晶體120及電容器121；及包括該等記憶格之記憶體單元。
(實施例4)
在本實施例中，將參照圖6A至6D及圖7A至7E說明圖2B中所描繪之半導體記憶體電路的作業範例。請注意，以下提供電位之具體數值以理解本發明之技術觀念。不用說，該等值依據電晶體、電容器等之各種特性或業者之方便而予以改變。在圖2B中所描繪之半導體記憶體電路中，資料可藉由非以下所說明之方法而寫入及讀取。
此處，電晶體Tr0、寫入電晶體WTr1、WTr2、WTr3及WTr4為n通道電晶體，及讀取電晶體RTr1、RTr2、RTr3及RTr4為p通道電晶體。當閘極的電位高於源極或汲極的電位達1V或更多時，n通道電晶體開啟，及在其他狀況下寫入電晶體處於關閉狀態。當閘極的電位低於源極或汲極的電位達1V或更多時，p通道電晶體開啟，及在其他狀況下讀取電晶體處於關閉狀態。
相較於每一電容器C1、C2、C3及C4之電容，藉由閘極偏壓造成之每一讀取電晶體RTr1、RTr2、RTr3及RTr4之閘極電容的波動被忽略。此外，圖式中未描繪之寫入電晶體WTr1、WTr2、WTr3及WTr4之寄生電容、讀取電晶體RTr1、RTr2、RTr3及RTr4之寄生電容、佈線之間產生之寄生電容等被視為0。在圖6A至6D及圖7A至7E中，圓圈在處於開啟狀態之電晶體上，及叉號在處於關閉狀態之電晶體上。當電晶體在特定狀況下開啟時，寫入說明。在以下說明之範例中，偏壓線S的電位總是0V。
寫入係從最右側記憶格開始。如圖6A中所描繪，寫入時寫入字線Q1、Q2、Q3及Q4的電位設定為+4V，及讀取字線P的電位設定為-4V。位元線R的電位依據將寫入之資料而設定為oV、+1V、+2V及+3V之四位準之一的值。
在本狀態中，電晶體Tr0、寫入電晶體WTr1、WTr2、WTr3及WTr4開啟，及節點F2的電位成為接近位元線R的電位。此處，節點F2的電位成為等於位元線R的電位。
另一方面，在本級，讀取電晶體RTr1、RTr2、RTr3及RTr4處於關閉狀態。接著，如圖6B中所描繪，寫入字線Q4的電位設定為-4V。因此，寫入電晶體WTr2關閉，及在寫入電晶體WTr2關閉之前位元線R的電位保持於節點F2。以此方式，資料可寫入最右側記憶格。
其次，資料從右側寫入第二記憶格(節點F4)。在圖6B中所描繪之狀態中，節點F4的電位成為等於位元線R的電位。接著，當寫入字線Q3的電位設定為-4V時(詳圖6C)，寫入電晶體WTr4關閉，及在寫入電晶體WTr4關閉之前位元線R的電位保持於節點F4。以此方式，資料可從右側寫入第二記憶格。以此方式，資料依序寫入其他記憶格，因而資料可寫入所有記憶格。
若不需記憶體單元中寫入作業，如圖6D中所描繪，寫入字線Q1、Q2、Q3及Q4的電位可設定為0V，及讀取字線P的電位可設定為0V。此時，節點F1、F2、F3及F4的電位成為高於或等於+4V及低於或等於+7V。由於位元線R的電位為高於或等於0V及低於或等於+3V，讀取電晶體RTr1、RTr2、RTr3及RTr4可仍處於關閉狀態。
其次，將參照圖7A至7E說明讀取。首先，如圖7A中所描繪，若於非包括記憶體單元之列中執行讀取，寫入字線Q1、Q2、Q3及Q4的電位設定為0V，及讀取字線P的電位設定為0V。因此，電晶體Tr0、寫入電晶體WTr1、WTr2、WTr3及WTr4關閉。此外，節點F1、F2、F3及F4的電位為高於或等於+4V及低於或等於+7V。如之後說明，由於位元線R的電位為高於或等於0V及低於或等於+4V，讀取電晶體RTr1、RTr2、RTr3及RTr4可仍處於關閉狀態。
如圖7B中所描繪，若於記憶體單元中執行讀取，寫入字線Q2及Q4的電位設定為-4V，寫入字線Q1及Q3的電位設定為0V，及讀取字線P的電位設定為0V。位元線的電位設定為+4V。此時，電晶體Tr0、寫入電晶體WTr1、WTr2、WTr3及WTr4處於關閉狀態。節點F1及F2的電位為高於或等於+4V及低於或等於+7V，使得讀取電晶體RTr1及RTr2關閉。另一方面，節點F3及F4的電位高於或等於0V及低於或等於+3V，使得讀取電晶體RTr3及RTr4開啟。因此，位元線R與偏壓線S之間的電流流動。
若電容器配置於位元線R的端部，當位元線R與偏壓線S之間的電流流動，位元線R的初始電位(+4V)成為接近偏壓線S的電位(0V)。最後依據節點F3及F4的電位最小值而決定位元線R的電位。在任何狀況下，位元線R的電位於高於或等於0V及低於或等於+4V之範圍內改變。
以下從記憶體單元之右側(節點F4)讀取第二記憶格之資料。如圖7C中所描繪，當寫入字線Q4的電位增加為-3V時，節點F4的電位依據寫入資料而設定為+1V、+2V、+3V或+4V。此處，當節點F4的電位為+4V時，讀取電晶體RTr4關閉，及位元線R與偏壓線S之間的電流停止流動。
在本級，僅於若寫入時位元線的電位為+3V，節點F4的電位為+4V。即，當寫入字線Q4的電位為+1V及讀取電晶體RTr4處於關閉狀態時，發現寫入時位元線的電位為+3V。因而，可發現資料之值。
此外，如圖7D中所描繪，當寫入字線Q4的電位增加為-2V時，節點F4的電位依據寫入資料而設定為+2V、+3V、+4V或+5V。此處，當節點F4的電位為+4V或+5V時，讀取電晶體RTr4關閉，及位元線R與偏壓線S之間的電流停止流動。僅於若寫入時位元線R的電位為+2V或+3V，節點F4的電位為+4V或+5V。
類似地，如圖7E中所描繪，當寫入字線Q4的電位增加為-1V時，節點F4的電位依據寫入資料而設定為+3V、+4V、+5V或+6V。此處，當節點F4的電位為+4V、+5V或+6V時，讀取電晶體RTr4關閉，及位元線R與偏壓線S之間的電流停止流動。即，寫入時位元線R的電位為+1V、+2V或+3V。
若寫入時位元線的電位為0V，當寫入字線Q4的電位設定為-1V時，節點F4的電位為+3V，及讀取電晶體RTr4仍處於開啟狀態。即，若位元線R與偏壓線S之間的電流流動，甚至當寫入字線Q4的電位為+3V時，發現寫入時位元線R的電位為0V。
請注意，如實施例1中所說明，藉由將電容器連接至位元線R及測量位元線R的電位，可讀取多值資料。
以此方式，四級之資料(2位元)可寫入及讀取。不用說，以類似方式可寫入及讀取更多資料，諸如八級之資料(3位元)或16級之資料(4位元)。
在上述說明中，相較於每一電容器C1至C4之電容，每一讀取電晶體RTr1至RTr4之寄生電容及閘極電容被忽略；然而，將施加之電壓需鑒於實際記憶格中該等電容而予決定。
處於開啟狀態及處於關閉狀態之每一讀取電晶體RTr1至RTr4之閘極電容大為改變；因此，讀取電晶體RTr1至RTr4之閘極的電位受變化影響。隨著每一讀取電晶體RTr1至RTr4之閘極電容分別相對於每一電容器C1至C4之電容愈高，影響愈大。因此，每一電容器C1至C4之電容較佳地分別大於或等於每一讀取電晶體RTr1至RTr4之閘極電容的兩倍。
(實施例5)
在本實施例中，將說明實施例4中所說明之半導體記憶體裝置的形狀。圖11A至11C中描繪本實施例中半導體記憶體裝置之記憶體單元的佈局範例。在本實施例中，單一記憶體單元包括六記憶格。儘管本實施例中半導體記憶體裝置的佈線型樣與實施例3中不同，可藉由實施例3中所說明之方法製造本實施例中半導體記憶體裝置。
在圖11A中，描繪配置於單晶矽基板上之主要佈線、主要電極等。元件分離區102係形成於基板之上。此外，使用導電材料或摻雜矽而形成導電區106。部分導電區106做為讀取電晶體之源極及汲極。此外，另一部分導電區106做為部分偏壓線S。藉由讀取電晶體之閘極電極111，導電區106的一些部分彼此分離。
連接電極110係配置於部分導電區106中。有關閘極電極111或連接電極110之材料，可使用符合實施例3中所說明之閘極電極111或連接電極110之狀況的材料。
本實施例之特徵為閘極電極111交替配置之結構。如圖22，在最接近閘極電極111中第一導電區106a之四閘極電極中，即第一至第四閘極電極111b、111c、111d及111e，第一閘極電極111b及第三閘極電極111d沿垂直於通道長度之方向(即圖22中Y方向)彼此重疊，及第一導電區106a係配置於第一閘極電極111b與第三閘極電極111d之間。此外，第二閘極電極111c及第四閘極電極111e沿通道長度方向(即圖22中X方向)彼此重疊，及第一導電區106a係配置於第二閘極電極111c與第四閘極電極111e之間。
結果，相較於圖8A，閘極電極111可更密集地配置。由於圖8A中閘極電極111係以直線配置，圖8A中a表示之間隔需為最小特徵尺寸之兩倍(2F)。然而，在本實施例中，間隔可為最小特徵尺寸(F)。因此，雖然圖8A中每單位記憶格之寬度為3F，在本實施例中可為2F。因此，每單位記憶格面積可為8 F2 。
圖11B中描繪集中於包括形成於圖11A中所描繪之電路上之氧化物半導體的電晶體上之主要佈線、主要電極等。形成複數島形氧化物半導體區112及複數佈線114。佈線114做為寫入字線Q1、Q2、Q3、Q4、Q5及Q6及讀取字線P。
部分佈線114與氧化物半導體重疊並做為寫入電晶體之閘極電極。氧化物半導體區112接觸配置於其下之閘極電極111。此外，電容器係形成於部分佈線114與閘極電極111重疊之部分中。用於連接上層(例如位元線R)之連接電極117係配置於氧化物半導體區112中。
圖11C描繪一種結構，其中圖11A中所描繪之結構與圖11B中所描繪之結構重疊。在圖11C中，結構彼此略偏移以便觀看重疊。此外，亦描繪形成於包括氧化物半導體之電晶體上的佈線118。佈線118做為位元線R。
如上述，每記憶格面積為8 F2 。記憶體單元包括記憶格共用之部分，使得每記憶格面積實際上大於8 F2 。圖11A至11C中所描繪之記憶體單元配置六記憶格；隨著記憶體單元中記憶格數量增加，每記憶格面積成為接近8 F2 。
(實施例6)
在本實施例中，將參照圖12B至12E說明圖12A中所描繪之半導體記憶體電路的作業範例。請注意，以下提供電位之具體數值以理解本發明之技術觀念。不用說，該等值依據電晶體及電容器之各種特性或業者之方便而予以改變。在圖12A中所描繪之半導體記憶體電路中，資料可藉由非以下所說明之方法而寫入及讀取。
此處，寫入電晶體WTr及讀取電晶體RTr均為p通道電晶體。當閘極的電位高於任一源極及汲極的電位1V或更多時，每一寫入電晶體WTr及讀取電晶體RTr開啟(電流流動)，及在其他狀況下關閉(電流未流動)。
相較於電容器C之電容，藉由閘極偏壓造成之讀取電晶體RTr之閘極電容的波動被忽略。此外，圖式中未描繪之寫入電晶體WTr之寄生電容、讀取電晶體RTr之寄生電容、佈線之間產生之寄生電容等被視為0。在圖12B至12E中，圓圈在處於開啟狀態之電晶體上，及叉號在處於關閉狀態之電晶體上。當電晶體在特定狀況下開啟時，說明可寫入圖式。在下列範例中，偏壓線S的電位總是為0V。
首先，將說明寫入記憶格。如圖12B中所描繪，寫入時讀取字線P及選擇線T設定為0V。位元線R的電位依據將寫入之資料而設定為+1V、+2V、+3V及+4V之四位準之一的值。當寫入字線Q的電位為+5V時，寫入電晶體WTr開啟，及寫入電晶體WTr之汲極的電位成為接近寫入電晶體之源極的電位(即位元線R的電位)。此處，寫入電晶體WTr之汲極的電位成為等於位元線R的電位。
另一方面，儘管讀取電晶體RTr於此級處於開啟狀態，因為偏壓線S與讀取電晶體RTr之間所配置的選擇電晶體STr處於關閉狀態，偏壓線S與位元線R之間的電流未流動。以此方式，資料可寫入。
其次，如圖12C中所描繪，若於其他列中執行寫入，寫入字線Q的電位設定為-3V。此外，讀取字線P的電位設定為-4V。依據將寫入執行寫入之列中資料，位元線R的電位設定為+1V、+2V、+3V及+4V之四位準之一的值。
由於寫入電晶體WTr之汲極經由電容器C而連接讀取字線P，依據讀取字線P的電位改變，寫入電晶體WTr之汲極的電位減少4V(即電位從圖12B中所描繪之狀態的0V減少至圖12C中所描繪之狀態的-4V)。即，寫入電晶體WTr之汲極的電位依據寫入資料而設定為-3V、-2V、-1V或0V。
在本狀態中，由於寫入電晶體WTr之閘極的電位(-3V)與寫入電晶體WTr之源極的電位(0V至+3V)(位元線R的電位)，及與寫入電晶體WTr之汲極的電位(-3V至0V)之間的關係，寫入電晶體WTr關閉。
此外，由於讀取電晶體RTr之閘極的電位(-3V至0V)與讀取電晶體RTr之源極的電位(0V至+3V)(即位元線R的電位)，及與讀取電晶體RTr之汲極的電位(0V)(即偏壓線S的電位)之間的關係，讀取電晶體RTr關閉。此外，由於選擇電晶體STr處於關閉狀態，偏壓線S與位元線R之間的電流未流動。
其次，將說明讀取。如圖12D中所描繪，寫入字線Q的電位設定為-3V，及選擇線T的電位設定為+1V。因而，寫入電晶體WTr關閉及選擇電晶體STr開啟。讀取字線P的電位設定為0V，及位元線R的電位設定為+4V。在本狀態中，讀取電晶體RTr之閘極的電位依據寫入資料而設定為+1V、+2V、+3V或+4V。當讀取電晶體RTr之閘極設定為任一該些電位時，讀取電晶體RTr開啟。
讀取電晶體RTr之閘極的電位依據讀取字線P的電位而改變；因而，讀取電晶體開啟及關閉。例如，如圖12E中所示，當讀取字線P的電位為-2V時，讀取電晶體RTr之閘極的電位設定為-1V、0V、+1V或+2V。當讀取電晶體RTr之閘極的電位設定為-1V或0V時，讀取電晶體RTr關閉。
當讀取電晶體RTr處於關閉狀態時，偏壓線S與位元線R之間的電流未流動。藉由檢測此狀況，可知讀取電晶體RTr之閘極的電位。另一方面，當電容器係配置於位元線R的端部及偏壓線S與位元線R之間的電流未流動時，初始電位(+4V)未改變，使得可知讀取電晶體RTr處於關閉狀態。
當執行寫入時，若位元線R的電位為+1V或+2V，讀取電晶體RTr之閘極的電位為-1V或0V。即，當讀取字線P的電位為-2V時，偏壓線S與位元線R之間的電流流動，此表示當執行寫入時，位元線R的電位為+1V或+2V。
類似地，當讀取字線P的電位為-1V時，讀取電晶體RTr之閘極的電位為0V、+1V、+2V或+3V。當讀取電晶體RTr之閘極的電位為0V時，讀取電晶體RTr關閉。當讀取字線P的電位設定為-3V時，讀取電晶體RTr之閘極的電位為-2V、-1V、0V或+1V。當讀取電晶體RTr之閘極的電位為-2V、-1V或0V時，讀取電晶體RTr關閉。因此，可知寫入時施加之電位的值，即寫入時供應之資料。
以此方式，四級之資料(2位元)可寫入及讀取。不用說，以類似方式，更多資料可寫入及讀取，諸如八級之資料(3位元)或16級之資料(4位元)。另一方面，二級之資料(1位元)可寫入及讀取。
在上述說明中，相較於電容器C之電容，儘管讀取電晶體RTr之寄生電容及閘極電容被忽略，將施加之電壓需鑒於實際記憶格中該等電容而予決定。
處於開啟狀態及處於關閉狀態之讀取電晶體RTr之閘極電容大為改變；因此，讀取電晶體RTr之閘極的電位受變化影響。隨著讀取電晶體RTr之閘極電容相對於電容器C之電容的比例愈高，影響愈大。因此，電容器C之電容較佳地大於或等於讀取電晶體RTr之閘極電容的兩倍。
請注意，為使藉由保持於記憶格中電荷量為複數級而儲存一些級之資料(多值資料)，必需的是保持之電荷量變化為小。在本實施例中所說明之半導體記憶體電路及半導體記憶體裝置中，保持之電荷量變化為小，此適於本目的。
(實施例7)
在本實施例中，將參照圖14A至14D及圖15A至15D說明圖13A中所描繪之半導體記憶體電路的作業範例。請注意，以下提供電位之具體數值以理解本發明之技術觀念。不用說，該等值依據電晶體及電容器之各種特性或業者之方便而予以改變。在圖13A中所描繪之半導體記憶體電路中，資料可藉由非以下所說明之方法而寫入及讀取。
此處，寫入電晶體WTr1、WTr2及WTr3及讀取電晶體RTr1、RTr2及RTr3為n通道電晶體。當閘極的電位高於源極及汲極之任一的電位1V或更多時，每一寫入電晶體WTr1、WTr2及WTr3及讀取電晶體RTr1、RTr2及RTr3開啟，及在其他狀況下關閉。
相較於每一電容器C1、C2及C3之電容，藉由閘極偏壓造成之每一讀取電晶體RTr1、RTr2及RTr3之閘極電容的波動被忽略。此外，圖式中未描繪之寫入電晶體WTr1、WTr2及WTr3之寄生電容、讀取電晶體RTr1、RTr2及RTr3之寄生電容、佈線之間產生之寄生電容等被視為0。
在圖14A至14D及圖15A至15D中，圓圈在處於開啟狀態之電晶體上，及叉號在處於關閉狀態之電晶體上。當電晶體於特定狀況下開啟時，說明可寫入圖式。在下列範例中，偏壓線S的電位總是為0V。
首先，將說明寫入記憶格。寫入係從最右側記憶格開始。寫入時，如圖14A中所描繪，讀取字線P1、P2及P3的電位及選擇線T設定為0V。位元線R的電位依據將寫入之資料而被設定為+1V、+2V、+3V及+4V之四位準之一的值。
接著，寫入字線Q1、Q2及Q3的電位設定為+5V，藉此寫入電晶體WTr1、WTr2及WTr3開啟，及寫入電晶體WTr3之汲極的電位(即節點F3的電位)成為接近位元線R的電位。此處，寫入電晶體WTr3之汲極的電位成為等於位元線R的電位。
另一方面，在本級，讀取電晶體RTr1、RTr2及RTr3處於開啟狀態及選擇電晶體STr1處於關閉狀態。因而，位元線R與偏壓線S之間的電流未流動。
其次，如圖14B中所描繪，寫入字線Q3的電位設定為-3V。因此，寫入電晶體WTr3關閉，及寫入電晶體WTr3關閉之前位元線R的電位保持於節點F3。此外，讀取字線P3的電位設定為-4V。結果，節點F3的電位依據寫入資料而設定為-3V、-2V、-1V或0V。因而，讀取電晶體RTr3關閉。以此方式，資料可寫入最右側記憶格。
其次，資料寫入中央記憶格。在圖14B中所描繪之狀態中，節點F2的電位等於位元線R的電位。接著，當寫入字線Q2的電位設定為-3V時(詳圖14C)，寫入電晶體WTr2關閉，及寫入電晶體WTr2關閉之前位元線R的電位保持於節點F2。此外，讀取字線P2的電位設定為-4V。結果，節點F2的電位依據寫入資料而設定為-3V、-2V、-1V或0V。讀取電晶體RTr2關閉。以此方式，資料可寫入中央記憶格。
以該等方式，資料可寫入所有記憶格。在寫入完成之後，如圖14D中所描繪，寫入電晶體WTr1、WTr2及WTr3及讀取電晶體RTr1、RTr2及RTr3均處於關閉狀態。
其次，將說明讀取。首先，若於非包括記憶體單元之列中執行讀取，如圖14D中所描繪，寫入字線Q1、Q2及Q3的電位設定為-3V，及讀取字線P1、P2及P3的電位設定為-4V。因此，寫入電晶體WTr1、WTr2及WTr3關閉。此外，節點F1、F2及F3的電位為高於或等於-3V及低於或等於0V。如之後說明，由於位元線R的電位為高於或等於0V及低於或等於+4V，讀取電晶體RTr1、RTr2及RTr3可仍處於關閉狀態。
若於記憶體單元中執行讀取，如圖15A中所描繪，寫入字線Q1、Q2及Q3的電位設定為-3V，及讀取字線P1、P2及P3的電位設定為0V。位元線的電位設定為+4V。此時，寫入電晶體WTr1、WTr2及WTr3處於關閉狀態。節點F1、F2及F3的電位為高於或等於+1V及低於或等於+4V，使得讀取電晶體RTr1、RTr2及RTr3開啟。因此，位元線R與偏壓線S之間的電流流動。
若電容器配置於位元線R的端部，當位元線R與偏壓線S之間的電流流動時，位元線R的初始電位(+4V)成為接近偏壓線S的電位(0V)。即，位元線R的電位於高於或等於0V及低於或等於+4V之範圍內改變。
以下讀取記憶體單元中中央記憶格之資料。如圖15B中所描繪，當讀取字線P2的電位減少為-1V時，節點F2的電位依據寫入資料而設定為0V、+1V、+2V或+3V。此處，當節點F2的電位為0V時，讀取電晶體RTr2關閉，及位元線R與偏壓線S之間的電流停止流動。
在本級，僅於若寫入時位元線的電位為+1V，節點F2的電位為+4V。即，當讀取字線P2的電位為+1V，及讀取電晶體RTr2處於關閉狀態時，發現寫入時位元線R的電位為+1V。因而，可發現保持資料之值。
如圖15C中所描繪，當讀取字線P2的電位減少為-2V時，節點F2的電位依據寫入資料而設定為-1V、0V、+1V或+2V。此處，當節點F2的電位為-1V或0V時，讀取電晶體RTr2關閉，及位元線R與偏壓線S之間的電流停止流動。
藉由檢測此狀況，可知資料之值。即，僅在寫入時位元線R的電位為+1V或+2V，本級之讀取電晶體RTr2之閘極的電位為-1V或0V。若讀取電晶體RTr2處於開啟狀態且讀取字線P2的電位為-1V(即圖15B中所描繪之狀態)，而非處於關閉狀態且讀取字線P2的電位為-2V，寫入時位元線R的電位為+2V。
類似地，如圖15D中所描繪，當讀取字線P2的電位減少為-3V時，節點F2的電位依據寫入資料而設定為-2V、-1V、0V或+1V。此處，當節點F2的電位為-2V、-1V或0V時，讀取電晶體RTr2關閉，及位元線R與偏壓線S之間的電流停止流動。即，寫入時位元線的電位為+1V、+2V或+3V。
若寫入時位元線的電位為+4V，當讀取字線P2的電位設定為-3V時，節點F2的電位為+1V，及讀取電晶體RTr2仍處於開啟狀態。即，若位元線R與偏壓線S之間的電流流動，甚至當讀取字線P2的電位為-3V時，發現寫入時位元線的電位為+4V。
以此方式，四級之資料(2位元)可寫入及讀取。不用說，以類似方式，可寫入及讀取更多資料，諸如八級之資料(3位元)或16級之資料(4位元)。另一方面，二級之資料(1位元)可寫入及讀取。
在上述說明中，相較於每一電容器C1、C2及C3之電容，儘管每一讀取電晶體RTr1、RTr2及RTr3之寄生電容及閘極電容被忽略，將施加之電壓需鑒於實際記憶格中該等電容而予決定。
處於開啟狀態及處於關閉狀態之每一讀取電晶體RTr1、RTr2及RTr3之閘極電容大為改變；因此，讀取電晶體RTr1、RTr2及RTr3之閘極的電位受變化影響。隨著每一讀取電晶體RTr1、RTr2及RTr3之閘極電容分別相對於每一電容器C1、C2及C3之電容的比例愈高，影響愈大。因此，每一電容器C1、C2及C3之電容較佳地分別大於或等於每一讀取電晶體RTr1、RTr2及RTr3之閘極電容的兩倍。
(實施例8)
在本實施例中，將說明實施例7中所說明之半導體記憶體裝置的形狀範例。在本實施例中，包含鎵及銦之氧化物半導體用於寫入電晶體，及單晶矽半導體用於讀取電晶體。因此，如實施例3中，寫入電晶體係堆疊於讀取電晶體之上。
圖20A至20C中描繪本實施例中半導體記憶體裝置之記憶體單元的佈局範例。在本實施例中，單一記憶體單元包括四記憶格。
在圖20A中，描繪配置於單晶矽基板上之主要佈線、主要電極等。元件分離區102係形成於基板之上。在基板之上，使用導電材料或摻雜矽形成導電區106。部分導電區106做為讀取電晶體之源極及汲極。此外，另一部分導電區106做為部分偏壓線S。藉由讀取電晶體之閘極電極111或閘極電極111a，導電區106的一些部分彼此分離。連接電極110係配置於部分導電區106中。
請注意，閘極電極111a做為選擇電晶體之閘極電極，及形成選擇線T。較佳地於同時使用相同材料而形成閘極電極111及閘極電極111a。
當使用導電區106而形成偏壓線S時，可增加整合程度。在此狀況下，偏壓線S需經配置以便平行寫入字線及讀取字線(即垂直於位元線)。請注意，如所描繪，可以該等方式增加整合程度，即記憶體單元與鄰近記憶體單元共用一偏壓線S。
圖20B中描繪集中於包括形成於圖20A中所描繪之電路上之氧化物半導體的電晶體上之主要佈線、主要電極等。形成複數島形氧化物半導體區112及複數佈線114。佈線114做為寫入字線Q1、Q2、Q3及Q4及讀取字線P1、P2、P3及P4。
部分佈線114與氧化物半導體重疊，及做為寫入電晶體之閘極電極。氧化物半導體區112接觸配置於其下之閘極電極111。此外，電容器係形成於部分佈線114與閘極電極111重疊之部分中。用於連接上層(例如位元線R)之連接電極117係配置於部分氧化物半導體區112中。
圖20C描繪一種結構，其中圖20A中所描繪之結構與圖20B中所描繪之結構重疊。在圖20C中，結構彼此略偏移以便觀看重疊。此外，亦描繪形成於包括氧化物半導體的電晶體上之佈線118。佈線118做為位元線R。
請注意，點A及點B標示從圖20A至20C之相同位置。在圖20A至20C中，導電區106及佈線114之寬度被處理為具有最小特徵尺寸F。即，線寬度及線間隔為F。在此狀況下，單位記憶格之尺寸為12 F2 。具上述結構之半導體記憶體裝置的製造方法可參照實施例3。
(實施例9)
在本實施例中，將參照圖18A至18C及圖19A至19C說明圖17A中所描繪之半導體記憶體電路的作業範例。圖17A中電路與圖17B中電路之間僅存在一差異，其中圖17A中電路具有二選擇電晶體執行具有一選擇電晶體之圖17B中相同作業及電路。因此，在圖17B中所描繪之電路中，藉由下列方法資料可類似地寫入及讀取。
請注意，以下提供電位之具體數值以理解本發明之技術觀念。不用說，該等值依據電晶體及電容器之各種特性或業者之方便而予以改變。在圖17A(或圖17B)中所描繪之半導體記憶體電路中，資料可藉由非以下所說明之方法而寫入及讀取。
此處，電晶體Tr0、寫入電晶體WTr1、WTr2、WTr3及WTr4、及讀取電晶體RTr1、RTr2、RTr3及RTr4為n通道電晶體。當閘極的電位高於任一源極及汲極的電位1V或更多時，每一n通道電晶體開啟，及在其他狀況下關閉。
相較於每一電容器C1、C2、C3及C4之電容，藉由閘極偏壓造成之每一讀取電晶體RTr1、RTr2、RTr3及RTr4之閘極電容的波動被忽略。此外，圖式中未描繪之寫入電晶體WTr1、WTr2、WTr3及WTr4之寄生電容、讀取電晶體RTr1、RTr2、RTr3及RTr4之寄生電容、佈線之間產生之寄生電容等被視為0。
在圖18A至18C及圖19A至19C中，圓圈在處於開啟狀態之電晶體上，及叉號在處於關閉狀態之電晶體上。當電晶體在特定狀況下開啟時，說明可寫入圖式。在下列範例中，偏壓線S的電位總是為0V。
寫入係從最右側記憶格開始。如圖18A中所描繪，寫入時寫入字線Q1、Q2、Q3及Q4的電位設定為+5V，讀取字線P的電位設定為-3V，及選擇線T的電位設定為0V。位元線R的電位依據將寫入之資料而設定為+1V、+2V、+3V及+4V之四位準之一的值。
在本狀態中，電晶體Tr0、寫入電晶體WTr1、WTr2、WTr3及WTr4、及讀取電晶體RTr1、RTr2、RTr3及RTr4開啟，及節點F2的電位成為接近位元線R的電位。此處，節點F2的電位成為等於位元線R的電位。另一方面，選擇電晶體STr1及STr2於寫入時總是處於關閉狀態；因而，偏壓線S與位元線R之間的電流未流動。
其次，如圖18B中所描繪，寫入字線Q4的電位設定為-3V。因此，寫入電晶體WTr2關閉，及寫入電晶體WTr2關閉之前位元線R的電位保持於節點F2。此外，當讀取字線P的電位減少為-7V時，節點F2的電位依據寫入資料而設定為-3V、-2V、-1V或0V。因而，寫入電晶體WTr2及讀取電晶體RTr2關閉。以此方式，資料可寫入最右側記憶格。
其次，資料從右側(節點F4)寫入第二記憶格。在圖18B中所描繪之狀態中，節點F4的電位成為等於位元線R的電位。接著，當寫入字線Q3的電位設定為-3V時(詳圖18C)，寫入電晶體WTr4關閉，及寫入電晶體WTr4關閉之前位元線R的電位保持於節點F4。
此外，當寫入字線Q4的電位減少為-7V時，節點F4的電位依據寫入資料而設定為-3V、-2V、-1V或0V。因而，寫入電晶體WTr4及讀取電晶體RTr4關閉。以此方式，資料可從右側寫入第二記憶格。資料依序寫入其他記憶格，因而資料可寫入所有記憶格。
若不需記憶體單元中寫入作業，寫入字線Q1、Q2、Q3及Q4的電位可設定為-7V，及讀取字線P的電位可設定為-7V。此時，節點F1、F2、F3及F4的電位成為高於或等於-3V及低於或等於0V。由於位元線R的電位高於或等於+1V及低於或等於+4V，寫入電晶體WTr1、WTr2、WTr3及WTr4及讀取電晶體RTr1、RTr2、RTr3及RTr4可仍處於關閉狀態。
其次，將參照圖19A至19C說明讀取。首先，若在非包括記憶體單元之列中執行讀取，寫入字線Q1、Q2、Q3及Q4的電位設定為-7V，及讀取字線P的電位設定為-7V。因此，電晶體Tr0、寫入電晶體WTr1、WTr2、WTr3及WTr4關閉。此外，節點F1、F2、F3及F4的電位為高於或等於-3V及低於或等於0V。如之後說明，由於位元線R的電位為高於或等於0V及低於或等於+4V，讀取電晶體RTr1、RTr2、RTr3及RTr4可仍處於關閉狀態。
若於記憶體單元中執行讀取，如圖19A中所描繪，寫入字線Q1、Q2及Q4的電位設定為-3V，寫入字線Q3的電位設定為-7V，讀取字線P的電位設定為-7V，及選擇線T的電位設定為+1V。此外，位元線的電位設定為+4V。
此時，電晶體Tr0、寫入電晶體WTr1、WTr2、WTr3及WTr4處於關閉狀態。節點F1及F2的電位為高於或等於-3V及低於或等於0V，使得讀取電晶體RTr1及RTr2關閉。另一方面，節點F3及F4的電位為高於或等於+1V及低於或等於+4V，使得讀取電晶體RTr3及RTr4開啟。因此，位元線R與偏壓線S之間的電流流動。
若電容器係配置於位元線R的端部，當位元線R與偏壓線S之間的電流流動時，位元線R的初始電位(+4V)成為接近偏壓線S的電位(0V)。因此，位元線R的電位於高於或等於0V及低於或等於+4V之範圍內改變。
以下從右側(節點F4)讀取記憶體單元中第二記憶格之資料。如圖19B中所描繪，當寫入字線Q4的電位減少為-4V時，節點F4的電位依據寫入資料而設定為0V、+1V、+2V或+3V。此處，當節點F4的電位為0V時，讀取電晶體RTr4關閉，及位元線R與偏壓線S之間的電流停止流動。
在本級，僅於若寫入時位元線的電位為+1V，節點F4的電位為0V。即，當寫入字線Q4的電位為+1V及讀取電晶體RTr4處於關閉狀態時，發現寫入時位元線R的電位為+1V。因而，可發現保持資料之值。
如圖19C中所描繪，當寫入字線Q4的電位減少為-5V時，節點F4的電位依據寫入資料而設定為-1V、0V、+1V或+2V。此處，當節點F4的電位為-1V或0V時，讀取電晶體RTr4關閉，及位元線R及偏壓線S之間的電流停止流動。當寫入時位元線R的電位為+1V或+2V時，節點F4的電位成為-1V或0V。
類似地，當寫入字線Q4的電位減少為-6V時，節點F4的電位依據寫入資料而設定為-2V、-1V、0V或+1V。此處，當節點F4的電位為-2V、-1V或0V時，讀取電晶體RTr4關閉，及位元線R與偏壓線S之間的電流停止流動。即，寫入時位元線R的電位為+1V、+2V或+3V。
若寫入時位元線的電位為+4V，當寫入字線Q4的電位設定為-6V時，節點F4的電位為+1V，及讀取電晶體RTr4仍處於開啟狀態。即，若位元線R與偏壓線S之間的電流流動，甚至當寫入字線Q4的電位為-6V時，發現寫入時位元線R的電位為+4V。
以此方式，四級之資料(2位元)可寫入及讀取。不用說，以類似方式，可寫入及讀取更多資料，諸如八級之資料(3位元)或16級之資料(4位元)。另一方面，二級之資料(1位元)可寫入及讀取。
在上述說明中，相較於每一電容器C1、C2、C3及C4之電容，儘管每一讀取電晶體RTr1、RTr2、RTr3及RTr4之寄生電容及閘極電容被忽略，將施加之電壓需鑒於實際記憶格中該等電容而予決定。
處於開啟狀態及處於關閉狀態之每一讀取電晶體RTr1、RTr2、RTr3及RTr4之閘極電容大為變化；因此，讀取電晶體RTr1、RTr2、RTr3及RTr4之閘極的電位受變化影響。隨著每一讀取電晶體RTr1、RTr2、RTr3及RTr4之閘極電容相對於每一電容器C1、C2、C3及C4之電容的比例愈高，影響愈大。因此，每一電容器C1、C2、C3及C4之電容較佳地分別大於或等於每一讀取電晶體RTr1、RTr2、RTr3及RTr4之閘極電容的兩倍。
(實施例10)
在本實施例中，將說明實施例9中所說明之半導體記憶體裝置作業的狀況。圖21A至21C中描繪本實施例中半導體記憶體裝置之記憶體單元的佈局範例。在本實施例中，單一記憶體單元包括六記憶格。儘管本實施例中半導體記憶體裝置的佈線型樣與實施例3不同，本實施例中半導體記憶體裝置可藉由實施例3中所說明之方法而予製造。
在圖21A，描繪配置於單晶矽基板上之主要佈線、主要電極等。元件分離區102係形成於基板之上。此外，使用導電材料或摻雜矽而形成導電區106。部分導電區106做為讀取電晶體之源極及汲極。此外，另一部分導電區106做為部分偏壓線S。藉由讀取電晶體之閘極電極111或閘極電極111a，導電區106的一些部分彼此分離。
請注意，閘極電極111a做為選擇電晶體之閘極電極，及形成選擇線T。較佳地於同時使用相同材料而形成閘極電極111及閘極電極111a。
連接電極110及連接電極110a係配置於部分導電區106中。有關閘極電極111及111a或連接電極110及110a之材料，可使用符合實施例3中所說明之閘極電極111及111a或連接電極110及110a之狀況的材料。在本實施例中，閘極電極111係以類似於實施例5之方式而交替配置。結果，相較於圖20A，可更密集地配置閘極電極111。因此，每單位記憶格面積可為8 F2 。
選擇電晶體具有與圖17B中所描繪之相同結構，其中一記憶體單元包括一選擇電晶體。因此，接近選擇電晶體之導電區106之寬度可延伸，及連接電極110a可配置於導電區106中。
圖21B中描繪集中於包括形成於圖21A中所描繪之電路上之氧化物半導體的電晶體上之主要佈線、主要電極等。形成複數島形氧化物半導體區112、複數佈線114及佈線114a。佈線114做為寫入字線Q1、Q2、Q3、Q4、Q5及Q6及讀取字線P。佈線114a及佈線114係於同時使用相同材料予以形成。佈線114a為部分偏壓線S，及經由連接電極110a而連接導電區106。
如從圖20B所見，在選擇線T附近之此層中，並無特別需要之佈線等。另一方面，使用實施例8中導電區106形成偏壓線S，及具有低於金屬佈線之傳導性。因此，較佳的是不僅使用導電區106亦使用金屬佈線來形成偏壓線S。
然而，在圖20A中，為配置連接導電區106及形成於導電區106上之金屬佈線的連接電極，導電區之寬度(沿通道長度方向之長度)需進一步延伸。結果，整合程度降低。
在本實施例中，由於一選擇電晶體係配置於一記憶體單元中，因而在選擇電晶體附近之導電區106的寬度可充分延伸，連接電極110a可配置於導電區106中。接著，可配置連接至連接電極110a之佈線114a。
如上述，本部分中並無特別需要之佈線等，佈線114a之寬度可延伸。例如，寬度可為最小特徵尺寸的兩倍。當線寬度延伸時，佈線的電阻可降低。寬度可更加延伸，但在此狀況下，佈線114a與配置於其下之選擇電晶體的閘極電極111a重疊；因而，其間的寄生電容變大。
部分佈線114與氧化物半導體重疊，及做為寫入電晶體之閘極電極。氧化物半導體區112接觸配置於其下之閘極電極111。此外，電容器係形成於部分佈線114與閘極電極111重疊之部分中。用於連接上層(例如位元線R)之連接電極117係配置於氧化物半導體區112中。
圖21C描繪一種結構，其中圖21A中所描繪之結構與圖21B中所描繪之結構重疊。在圖21C中，結構彼此略偏移以便觀看重疊。此外，亦描繪形成於包括氧化物半導體之電晶體上的佈線118。佈線118做為位元線R。
如上述，每記憶格面積為8 F2 。記憶體單元包括記憶格共用之部分，使得每記憶格面積實際上大於8 F2 。圖21A至21C中所描繪之記憶體單元配置六記憶格；隨著記憶體單元中記憶格數量增加，每記憶格面積成為接近8 F2 。
(實施例11)
在本實施例中，將說明包括實施例1至5中所說明之任一半導體記憶體裝置的電子設備。該等半導體記憶體裝置可應用於諸如個人電腦、可攜式通訊裝置、影像播放裝置及電子書閱讀器之設備。
本申請案係依據2010年4月7日及2010年4月14日向日本專利處提出申請之序號2010-088240及2010-092709日本專利申請案，其整個內容係以提及方式併入本文。
101．．．單晶矽基板
102．．．元件分離區
103、113．．．閘極絕緣膜
104．．．虛擬閘極
105．．．矽化物區
106、106a．．．導電區
107、107a、116．．．層際絕緣體
108、109．．．開口
110、110a、117．．．連接電極
111、111a．．．閘極電極
111b．．．第一閘極電極
111c．．．第二閘極電極
111d．．．第三閘極電極
111e．．．第四閘極電極
112．．．氧化物半導體區
114、114a、118．．．佈線
115．．．展示n型傳導性區域
119、WTr、WTr1、WTr2、WTr3、WTr4．．．寫入電晶體
120、RTr、RTr1、RTr2、RTr3、RTr4．．．讀取電晶體
121、C、C1、C2、C3、C4．．．電容器
STr、STr1、STr2．．．選擇電晶體
Tr0．．．電晶體
F1、F2、F3、F4．．．節點
P、P1、P2、P3．．．讀取字線
Q、Q1、Q2、Q3、Q4、Q5、Q6．．．寫入字線
R．．．位元線
S．．．偏壓線
T．．．選擇線
在所附圖式中：
圖1A描繪半導體記憶體裝置之範例，及圖1B至1E描繪依據本發明之一實施例之半導體記憶體裝置的驅動方法範例；
圖2A及2B描繪依據本發明之一實施例之半導體記憶體裝置的範例；
圖3A至3D描繪依據本發明之一實施例之半導體記憶體裝置的驅動方法(寫入)範例；
圖4A至4E描繪依據本發明之一實施例之半導體記憶體裝置的驅動方法(讀取)範例；
圖5描繪依據本發明之一實施例之半導體記憶體裝置的範例；
圖6A至6D描繪依據本發明之一實施例之半導體記憶體裝置的驅動方法(寫入)範例；
圖7A至7E描繪依據本發明之一實施例之半導體記憶體裝置的驅動方法(讀取)範例；
圖8A至8C描繪依據本發明之一實施例之半導體記憶體裝置之佈線的佈局範例；
圖9A至9D描繪依據本發明之一實施例之半導體記憶體裝置的製造程序範例；
圖10A至10D描繪依據本發明之一實施例之半導體記憶體裝置的製造程序範例；
圖11A至11C描繪依據本發明之一實施例之半導體記憶體裝置之佈線的佈局範例；
圖12A描繪半導體記憶體裝置之範例，及圖12B至12E描繪依據本發明之一實施例之半導體記憶體裝置的驅動方法範例；
圖13A至13C各描繪依據本發明之一實施例之半導體記憶體裝置的範例；
圖14A至14D描繪依據本發明之一實施例之半導體記憶體裝置的驅動方法(寫入)範例；
圖15A至15D描繪依據本發明之一實施例之半導體記憶體裝置的驅動方法(讀取)範例；
圖16描繪依據本發明之一實施例之半導體記憶體裝置的範例；
圖17A及17B各描繪依據本發明之一實施例之半導體記憶體裝置的範例；
圖18A至18C描繪依據本發明之一實施例之半導體記憶體裝置的驅動方法(寫入)範例；
圖19A至19C描繪依據本發明之一實施例之半導體記憶體裝置的驅動方法(讀取)範例；
圖20A至20C描繪依據本發明之一實施例之半導體記憶體裝置之佈線的佈局範例；
圖21A至21C描繪依據本發明之一實施例之半導體記憶體裝置之佈線的佈局範例；及
圖22描繪依據本發明之一實施例之半導體記憶體裝置之佈線的佈局範例。
106．．．導電區
110．．．連接電極
111．．．閘極電極
S．．．偏壓線

Claims (12)

  1. 一種半導體記憶體裝置，包含：第一佈線；第二佈線；第三佈線；第四佈線；第五佈線；及記憶體單元，包含：第一記憶格；第二記憶格；第三記憶格；及第四記憶格，其中該第一至第四佈線彼此平行，其中該第一佈線及該第五佈線彼此正交，其中該第一記憶格包含第一電晶體、第二電晶體及第一電容器，其中該第二記憶格包含第三電晶體、第四電晶體及第二電容器，其中該第三記憶格包含第五電晶體、第六電晶體及第三電容器，其中該第四記憶格包含第七電晶體、第八電晶體及第四電容器，其中該第一電晶體之汲極電連接該第二電晶體之閘極及該第一電容器之一電極， 其中該第三電晶體之汲極電連接該第四電晶體之閘極及該第二電容器之一電極，其中該第五電晶體之汲極電連接該第六電晶體之閘極及該第三電容器之一電極，其中該第七電晶體之汲極電連接該第八電晶體之閘極及該第四電容器之一電極，其中該第五電晶體之閘極電連接該第一佈線，其中該第一電晶體之閘極及該第三電容器之另一電極電連接該第二佈線，其中該第一電容器之另一電極及該第七電晶體之閘極電連接該第三佈線，其中該第三電晶體之閘極及該第四電容器之另一電極電連接該第四佈線，其中該第一電晶體之該汲極電連接該第三電晶體之源極，其中該第二電晶體之汲極電連接該第四電晶體之源極，其中該第五電晶體之該汲極電連接該第七電晶體之源極，其中該第六電晶體之汲極電連接該第八電晶體之源極，其中該第一電晶體、該第三電晶體、該第五電晶體及該第七電晶體具有相同導電類型，其中該第二電晶體、該第四電晶體、該第六電晶體及 該第八電晶體具有相同導電類型，及其中該第一電晶體之該導電類型與該第二電晶體之該導電類型不同。
  2. 如申請專利範圍第1項之半導體記憶體裝置，其中該第二電晶體之該導電類型為p型。
  3. 如申請專利範圍第1項之半導體記憶體裝置，進一步包含第九電晶體，其中該第一電晶體之源極電連接該第九電晶體之汲極，其中該第九電晶體之源極電連接該第五佈線，及其中該第九電晶體之閘極電連接該第一佈線。
  4. 一種半導體記憶體裝置，包含：第一佈線；第二佈線；第三佈線；第四佈線；第五佈線；及記憶體單元，包含：第一記憶格；第二記憶格；第三記憶格；及第四記憶格，其中該第一至第四佈線彼此平行，其中該第一佈線及該第五佈線彼此正交， 其中該第一記憶格包含第一電晶體、第二電晶體及第一電容器，其中該第二記憶格包含第三電晶體、第四電晶體及第二電容器，其中該第三記憶格包含第五電晶體、第六電晶體及第三電容器，其中該第四記憶格包含第七電晶體、第八電晶體及第四電容器，其中該第一電晶體之汲極電連接該第二電晶體之閘極及該第一電容器之一電極，其中該第三電晶體之汲極電連接該第四電晶體之閘極及該第二電容器之一電極，其中該第五電晶體之汲極電連接該第六電晶體之閘極及該第三電容器之一電極，其中該第七電晶體之汲極電連接該第八電晶體之閘極及該第四電容器之一電極，其中該第一電晶體之閘極及該第三電容器之另一電極電連接該第一佈線，其中該第一電容器之另一電極及該第七電晶體之閘極電連接該第二佈線，其中該第三電晶體之閘極及該第四電容器之另一電極電連接該第三佈線，其中該第二電容器之另一電極電連接該第四佈線，其中該第一電晶體之該汲極電連接該第三電晶體之源 極，其中該第二電晶體之汲極電連接該第四電晶體之源極，其中該第五電晶體之該汲極電連接該第七電晶體之源極，其中該第六電晶體之汲極電連接該第八電晶體之源極，及其中該第一至第八電晶體具有相同導電類型。
  5. 如申請專利範圍第4項之半導體記憶體裝置，其中該第二電晶體之該導電類型為n型。
  6. 如申請專利範圍第4項之半導體記憶體裝置，進一步包含第九電晶體、第十電晶體及第六佈線，其中該第四電晶體之汲極電連接該第九電晶體之源極，其中該第八電晶體之汲極電連接該第十電晶體之源極，其中該第九電晶體之閘極及該第十電晶體之閘極電連接該第六佈線，及其中該第六佈線平行於該第一佈線。
  7. 一種半導體記憶體裝置，包含：第一佈線；第二佈線，係設置成平行該第一佈線，第一電晶體，包含有包含該第一佈線之一部分之閘極； 第二電晶體，係設置於該第一佈線之下；第三電晶體，係設置於該第二佈線之下；及第四電晶體，包含有包含該第二佈線之一部分之閘極；其中該第一電晶體之汲極區電性連接該第三電晶體之閘極，其中該第二電晶體之閘極電性連接該第四電晶體之源極區，及其中該第一電晶體及該第四電晶體包含氧化物半導體層。
  8. 如申請專利範圍第7項之半導體記憶體裝置，其中該第一電晶體之導電類型與該第二電晶體之導電類型不同。
  9. 如申請專利範圍第7項之半導體記憶體裝置，其中該第二電晶體之導電類型為p型。
  10. 如申請專利範圍第7項之半導體記憶體裝置，其中該氧化物半導體層包含有包含In及Ga之氧化物半導體材料。
  11. 一種半導體記憶體裝置，包含：第一至第四電極；及導電區，其中該第一電極及該第三電極係沿第一方向直線排列，其中該第二電極及該第四電極係沿第二方向直線排 列，其中該第一方向垂直於該第二方向，其中該第二電極及該第四電極經由該導電區而電連接，及其中該導電區係提供於該第一電極與該第三電極之間。
  12. 如申請專利範圍第11項之半導體記憶體裝置，進一步包含第一至第三佈線，其中該第二電極係提供於該第一佈線之下，其中該第一電極及該第三電極係提供於該第二佈線之下，其中該四電極係提供於該第三佈線之下，及其中該第一至第三佈線係設置成彼此平行。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101932909B1 (ko) * 2010-03-04 2018-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치 및 반도체 장치
WO2011114867A1 (en) * 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
KR101884031B1 (ko) * 2010-04-07 2018-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
WO2011135999A1 (en) 2010-04-27 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
WO2011162147A1 (en) * 2010-06-23 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012014790A1 (en) * 2010-07-27 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8467231B2 (en) * 2010-08-06 2013-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8482962B2 (en) * 2011-04-27 2013-07-09 Robert Newton Rountree Low noise memory array
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
WO2013094547A1 (en) 2011-12-23 2013-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8681528B2 (en) * 2012-08-21 2014-03-25 Ememory Technology Inc. One-bit memory cell for nonvolatile memory and associated controlling method
US9704886B2 (en) 2013-05-16 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Signal processing device
WO2015136414A1 (ja) * 2014-03-14 2015-09-17 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
TWI606448B (zh) * 2015-07-29 2017-11-21 國立交通大學 介電質熔絲型記憶電路及其操作方法
US10109364B2 (en) * 2015-10-21 2018-10-23 Avago Technologies General Ip (Singapore) Pte. Ltd. Non-volatile memory cell having multiple signal pathways to provide access to an antifuse of the memory cell
JP6807725B2 (ja) 2015-12-22 2021-01-06 株式会社半導体エネルギー研究所 半導体装置、表示パネル、及び電子機器
US10411013B2 (en) * 2016-01-22 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
US10490142B2 (en) 2016-01-29 2019-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US10109633B2 (en) * 2016-04-27 2018-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and authentication system
US10490116B2 (en) 2016-07-06 2019-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and display system
WO2018092003A1 (en) 2016-11-17 2018-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6956525B2 (ja) * 2017-06-08 2021-11-02 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び電子機器
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
JP7229669B2 (ja) * 2017-11-17 2023-02-28 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US12156410B2 (en) 2019-08-09 2024-11-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR20220103973A (ko) 2019-11-22 2022-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 컴퓨터 시스템 및 정보 처리 장치의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5220530A (en) * 1990-08-07 1993-06-15 Oki Electric Industry Co., Ltd. Semiconductor memory element and method of fabricating the same
JP2001053167A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
US6208559B1 (en) * 1999-11-15 2001-03-27 Lattice Semiconductor Corporation Method of operating EEPROM memory cells having transistors with thin gate oxide and reduced disturb
US6314017B1 (en) * 1999-07-22 2001-11-06 Sony Corporation Semiconductor memory device

Family Cites Families (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2436648A1 (de) * 1973-07-30 1975-03-06 Motorola Inc Speicherzelle fuer ein feld aus dynamischen speicherzellen
JPS5121450A (zh) * 1974-08-15 1976-02-20 Nippon Electric Co
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
EP0053878B1 (en) 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS60130160A (ja) * 1983-12-19 1985-07-11 Hitachi Ltd 半導体記憶装置
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH01255269A (ja) * 1988-04-05 1989-10-12 Oki Electric Ind Co Ltd 半導体記憶装置
US5291440A (en) 1990-07-30 1994-03-01 Nec Corporation Non-volatile programmable read only memory device having a plurality of memory cells each implemented by a memory transistor and a switching transistor stacked thereon
JP2643675B2 (ja) * 1990-07-30 1997-08-20 日本電気株式会社 不揮発性半導体記憶装置
JP3173747B2 (ja) * 1992-10-09 2001-06-04 株式会社半導体エネルギー研究所 半導体装置の製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
KR100219519B1 (ko) * 1997-01-10 1999-09-01 윤종용 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
JPH11233789A (ja) * 1998-02-12 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW461096B (en) 1999-05-13 2001-10-21 Hitachi Ltd Semiconductor memory
JP4654471B2 (ja) 1999-07-29 2011-03-23 ソニー株式会社 半導体装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001168198A (ja) 1999-12-09 2001-06-22 Sony Corp メモリ混載半導体集積回路およびその設計方法
JP2001203277A (ja) * 2000-01-18 2001-07-27 Sony Corp 半導体記憶装置およびその駆動方法
WO2001073846A1 (en) * 2000-03-29 2001-10-04 Hitachi, Ltd. Semiconductor device
JP2001351386A (ja) * 2000-06-07 2001-12-21 Sony Corp 半導体記憶装置およびその動作方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
JP2002093924A (ja) 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6787835B2 (en) * 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
DE10344604B4 (de) * 2003-09-25 2011-08-11 Infineon Technologies AG, 81669 Speichereinheit mit Sammelelektroden
US6982897B2 (en) * 2003-10-07 2006-01-03 International Business Machines Corporation Nondestructive read, two-switch, single-charge-storage device RAM devices
US8445946B2 (en) 2003-12-11 2013-05-21 International Business Machines Corporation Gated diode memory cells
CN102867855B (zh) * 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4927321B2 (ja) * 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585190A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP4481895B2 (ja) 2005-07-15 2010-06-16 株式会社東芝 半導体記憶装置
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
CN101258607B (zh) 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007250044A (ja) * 2006-03-14 2007-09-27 Sony Corp 半導体メモリデバイスおよびその動作方法
US8008137B2 (en) * 2006-03-15 2011-08-30 Marvell World Trade Ltd. Method for fabricating 1T-DRAM on bulk silicon
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5467728B2 (ja) * 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP5325446B2 (ja) * 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
JP2010003910A (ja) * 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR20240042253A (ko) 2009-10-29 2024-04-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101861980B1 (ko) 2009-11-06 2018-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
KR101434948B1 (ko) * 2009-12-25 2014-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102714184B (zh) * 2009-12-28 2016-05-18 株式会社半导体能源研究所 半导体器件
KR101762316B1 (ko) 2009-12-28 2017-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101822962B1 (ko) 2010-02-05 2018-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011105310A1 (en) 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101932909B1 (ko) 2010-03-04 2018-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치 및 반도체 장치
KR101840797B1 (ko) 2010-03-19 2018-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치
KR101884031B1 (ko) * 2010-04-07 2018-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
KR101904445B1 (ko) * 2010-04-16 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011135999A1 (en) 2010-04-27 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8537600B2 (en) * 2010-08-04 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Low off-state leakage current semiconductor memory device
US8634228B2 (en) * 2010-09-02 2014-01-21 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5220530A (en) * 1990-08-07 1993-06-15 Oki Electric Industry Co., Ltd. Semiconductor memory element and method of fabricating the same
US6314017B1 (en) * 1999-07-22 2001-11-06 Sony Corporation Semiconductor memory device
JP2001053167A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
US6208559B1 (en) * 1999-11-15 2001-03-27 Lattice Semiconductor Corporation Method of operating EEPROM memory cells having transistors with thin gate oxide and reduced disturb

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Publication number Publication date
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