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TWI507865B - 電子裝置、通用串列匯流排（usb）埠及運算裝置 - Google Patents

電子裝置、通用串列匯流排（usb）埠及運算裝置 Download PDF

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TWI507865B
TWI507865B TW102144401A TW102144401A TWI507865B TW I507865 B TWI507865 B TW I507865B TW 102144401 A TW102144401 A TW 102144401A TW 102144401 A TW102144401 A TW 102144401A TW I507865 B TWI507865 B TW I507865B
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TW
Taiwan
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pull
down resistor
power state
low power
timer
Prior art date
Application number
TW102144401A
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English (en)
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TW201428480A (zh
Inventor
Huimin Chen
Kok Hong Chan
Kian Leong Phang
Karthi Vadivelu
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201428480A publication Critical patent/TW201428480A/zh
Application granted granted Critical
Publication of TWI507865B publication Critical patent/TWI507865B/zh

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Description

電子裝置、通用串列匯流排(USB)埠及運算裝置
本發明係有關於在通訊埠中減少閒置功率之技術
 發明背景
USB是被設計以標準化在電腦裝置之間用於通訊以及供應電力的介面之一工業協定。就具有完善被建立之智慧產權(IP)投資組合以及標準化軟體基礎建設的技術發展而論，USB2協定幾乎在每個運算裝置中享有廣泛分佈之採用，並且獲得了巨大的支持。
USB2規格對於在二個USB2埠之間的通訊是使用3.3伏特類比傳信。即使在鏈路閒置狀態期間，這也可能導致相對高位準的功率消耗。因而，USB2也許不是適用於在輸出/輸入(I/O)功率消耗上定出嚴格規格之裝置，例如，移動式平臺。
依據本發明之一實施例，係特地提出一種電子裝置，其包含：一下游埠，其包括經由一鏈路傳送及接收資料至一上游裝置的一實體層，該實體層包含：一拉降電阻器，其判定該上游裝置之存在性；以及一耦合至該拉降電 阻器之開關，該開關回應於啟動在該下游埠與該上游裝置之間的該鏈路之一低功率狀態的該下游埠，使該拉降電阻器失能。
100‧‧‧電腦系統
102‧‧‧處理器
104‧‧‧記憶體裝置
106‧‧‧系統匯流排
108‧‧‧輸入/輸出裝置介面
110‧‧‧I/O裝置
112‧‧‧顯示介面
114‧‧‧顯示裝置
116‧‧‧網路介面卡
118‧‧‧USB主機埠
120‧‧‧外部USB裝置
122‧‧‧嵌入式USB裝置
200‧‧‧USB實體層PHY
202‧‧‧低速/全速發送器
204‧‧‧接收器
205‧‧‧高速發送器
206‧‧‧拉降電阻器
208‧‧‧接收器
210‧‧‧差動信號線
212‧‧‧信號線D+
214‧‧‧信號線D-
216‧‧‧靜噪檢測器
218‧‧‧HS斷開檢測器
220‧‧‧SE0檢測器
222‧‧‧鏈路層
224、226‧‧‧致能信號
228‧‧‧驅動器輸入
230‧‧‧接收器輸出
232‧‧‧接收器輸出
234‧‧‧驅動器輸入
238‧‧‧開關
240‧‧‧輸入
300‧‧‧操作方法
302-308‧‧‧操作步驟
400‧‧‧實體層(PHY)
402‧‧‧定時器
404‧‧‧控制信號
406‧‧‧控制信號
500‧‧‧操作方法
502-512‧‧‧操作步驟
圖1是在一通用串列匯流排(USB)介面以及一USB裝置之間通訊資料的運算系統範例之方塊圖。
圖2是被組態以在鏈路之低功率狀態期間消除鏈路之閒置功率消耗的USB實體層之方塊圖。
圖3是操作PHY(例如，被展示於圖2中者)之方法的處理程序流程圖。
圖4是被組態以週期性地進行裝置之存在性檢測之USB實體層的方塊圖。
圖5是操作一PHY(例如，被展示於圖4中之PHY)的方法之處理程序流程圖。
 較佳實施例之詳細說明
於此處被說明之實施例係關於用以在通訊介面(例如，USB、USB2、及USB3等等)之低功率鏈路狀態期間減少閒置功率消耗之技術。一USB2介面，例如，使用一組拉升以及拉降電阻器以判定裝置之存在性。因此，當該鏈路是閒置時，該USB2鏈路維持利用裝置被動拉升以及主機被動拉降所形成的一恆定直流電(DC)通路。接線電壓利用主機被讀取以判定該裝置之連接狀態。當該鏈路是在低功率狀態，例如L1或暫停時，由於該等拉升以及拉降電阻器， 該標準USB2消耗大約地600μW或1mW之功率。
本揭示說明當鏈路是在低功率狀態(例如，於USB2情況中之L1或暫停)時用以減少或消除通訊鏈路之功率消耗的技術。在鏈路之低功率狀態期間，閒置功率之消耗可藉由使被配置在主機埠中之拉降電阻器失效而被減少。於一些實施例中，一新的裝置之存在性檢測處理可被使用以檢測在低功率狀態期間之裝置斷開，而導致在閒置模式時之非常低的功率消耗。
圖1是在一通用串列匯流排(USB)介面以及一USB裝置之間通訊資料的運算系統範例之方塊圖。該運算系統100可以是，例如，一移動式電話、膝上型電腦、桌上型電腦、或平板電腦等等。該運算系統100可包含一被組態以執行被儲存指令之處理器102，以及儲存著可利用該處理器102執行的指令之記憶體裝置104。該處理器102可以是一單核心處理器、一多核心處理器、一運算集群、或任何數量的其他組態。該記憶體裝置104可包含隨機存取記憶體(例如，SRAM、DRAM、零電容器RAM、SONOS、eDRAM、EDO RAM、DDR RAM、RRAM、PRAM、等等)、唯讀記憶體(例如，遮罩ROM、PROM，EPROM、EEPROM、等等)、快閃記憶體、或任何其他適當的記憶體系統。
該處理器102可經由一系統匯流排106(例如，PCI、ISA、PCI-Express、HyperTransport®、NuBus、等等)被連接至一輸入/輸出(I/O)裝置介面108(其適用於連接該運算系統100至一個或多個I/O裝置110)。該等I/O裝置110可包 含，例如，一鍵盤以及一指示裝置，其中該指示裝置可包含一觸控墊或一觸控屏幕等等。該等I/O裝置110可以是運算系統100之內建式構件，或可以是外部地連接到運算系統100之裝置。
處理器102也可經由系統匯流排106被連接至顯示介面112(其適用於連接該運算系統100至顯示裝置114)。該顯示裝置114可包含運算系統100之內建式構件的一顯示屏幕。該顯示裝置114也可包含外部地連接到該運算系統100之一電腦監視器、電視、或投影機等等。
網路介面卡(NIC)116可以是適用於經由系統匯流排106連接運算系統100至網路(未被展示於圖中)。該網路(未被展示於圖中)可以是廣域網路(WAN)、局域網路(LAN)、或網際網路等等。
一USB主機埠118可被調適以經由系統匯流排106連接至運算系統100。該USB主機埠可以是任何適當的USB協定埠，例如，包含USB2以及USB3。該USB主機埠118可通訊於USB裝置，包含外部USB裝置120以及嵌入式USB裝置122。如於此處之所用，外部USB裝置用詞是指，可經由連接器(其能夠使外部USB裝置120實際地被斷開)而被耦合至USB主機埠118之一USB裝置。嵌入式USB裝置用詞是指，可被連接到如USB主機埠118之相同電路板並且經由一晶片間通訊鏈路而通訊於USB主機埠118的一USB裝置，其中該主機具有裝置之存在性之認知。更進一步地，該USB主機埠118可以於此處被稱為下游埠並且該USB裝置120或 122可以被稱為上游裝置，其可包含一上游埠。如在下面關於圖2-5之進一步的說明，該USB主機埠118被組態以便當在USB主機埠118以及USB裝置120或122之間的鏈路是在低功率狀態時，以減少或實質上消除USB主機埠118中之功率消耗。
將了解地，圖1之方塊圖是不欲指示運算系統100是包含被展示於圖1中的所有構件。更確切地說，運算系統100可能包含未被例示於圖1中之更少的或另外的構件(例如，另外的USB埠、另外的網路介面等等)。更進一步地，雖然本技術實施例關於一USB協定被說明，將了解地，於此處被說明之技術也可被使用於其他適當的通訊協定中。
圖2是USB實體層之方塊圖，其被組態以在鏈路低功率狀態期間消除或減少鏈路之閒置功率消耗。於實施例中，HS、FS、以及LS資料率對應至利用USB2協定所指定的資料率。例如，在LS操作期間，USB實體層200(同時也於此處被稱為PHY 200)可提供大約地1.5M位元/秒之資料率，在FS操作期間，PHY可提供大約地12M位元/秒之資料率，並且在HS操作期間，PHY可提供大約地480M位元/秒之資料率。該USB PHY 200可包含一低速/全速(LS/FS)發送器202與接收器204，以及一高速(HS)發送器205與接收器208。該等發送器202、205以及接收器204、208通訊地被耦合至差動信號線210，其包含D+212以及D-214。該PHY 200被組態，因而HS發送器205以及接收器208或LS/FS發送器202以及接收器204依據連接到PHY 200之上游裝置的資料 率性能而控制信號線210。
該PHY 200也可包含一靜噪檢測器216、一HS斷開檢測器218、以及一單端零(SE0)檢測器220。該靜噪檢測器216被組態以檢測線路活動。該HS斷開檢測器218是一類比波封檢測器以便在HS操作以及鏈路是在L0時檢測裝置斷開。
該PHY 200利用鏈路層222被控制，其經由被耦合在鏈路層22以及PHY 200的各種元件之間的各種資料以及控制線而控制PHY 200。例如，如於圖2之展示，致能信號224以及226被使用以選擇性地分別致能LS/FS發送器202或HS發送器205。驅動器輸入228被耦合至HS發送器205以供驅動HS發送器205以便輸出資料及/或控制信號至信號線210。接收器輸出230被耦合至HS接收器208以供經由信號線210接收被發送至PHY 200之資料。靜噪檢測器216，當檢測一HS資料封包之開始時，可致能HS接收器208。接收器輸出232被耦合至該LS/FS接收器204以供經由信號線210接收被發送至該PHY 200之資料。驅動器輸入234被耦合至LS/FS發送器202以供驅動LS/FS發送器以便輸出資料及/或控制信號至信號線210。
該PHY 200也包含被使用以檢測裝置之存在性的一對拉降電阻器206。判定裝置之存在性係指判定一裝置是否經由信號線210實際地以及電氣地連接到PHY 200。拉降電阻器206可以是，例如，大約15K歐姆之電阻器。拉降電阻器206可配合於上游裝置之上游埠中而被連接到一電 壓來源的一拉升電阻器(未被展示於圖中)而操作。例如，上游埠之拉升電阻器可以是被耦合至大約3.3伏特的電壓源之電阻器(大約1.5K歐姆)。當一上游裝置經由信號線210被耦合至PHY 200時，一直流通路被產生在拉降電阻器206之一者以及上游裝置的拉升電阻器之間。DC通路可能消耗大約600uW之功率。如果上游裝置自VBus得到3.3伏特，則閒置功率可以是大約為1mW。該DC通路產生邏輯‘1’，其是不同於當一上游裝置不被連接時之情況。如果一上游裝置被斷開，這直流通道不再存在，而且拉降電阻器206將信號線210接地時，則呈現邏輯‘0’，因此允許下游埠稍後檢測一上游裝置是否已被連接。當該鏈路被送至一低功率狀態，例如，於USB情況中之L1或暫停時，只要在該上游裝置以及該下游裝置之間有一直流通道，則拉降電阻器206將繼續消耗閒置功率。本揭示提供一技術以供消除或減少這閒置功率。
於一些實施例中，拉降電阻器206之各者被耦合至開關238，開關238被組態以在選擇的時間使該等拉降電阻器失能。該等開關238之各者可串列地被耦合在一拉降電阻器206以及其之分別的信號線212或214之間。該等開關238之各者可自鏈路層222利用一輸入240被控制。如果該鏈路被進入一低功率狀態，例如，L1或暫停，則該鏈路層傳送一控制信號至該等開關238而打開該等開關，因此消除在上游裝置之拉降電阻器206以及拉升電阻器之間的DC通路。
於一些實施例中，該上游裝置可在低功率狀態期間被斷電以節省電源。但是，如果該上游裝置被斷電，該裝置可能不再是能夠遠距喚醒，如於應該引起該上游裝置恢復操作之一同步事件發生之情況中。因此，如果該上游裝置被斷電，側帶傳信可被使用以喚醒該上游裝置。藉由使該等拉降電阻器206失效，該上游裝置可保持供電而仍然可在鏈路之低功率狀態期間致能閒置功率之減少或消除。以此方式，側帶傳信可被消除而仍然可改善鏈路之效能。
於一些實施例中，實質上對於鏈路是在低功率狀態的整個時間，該等拉降電阻器206被失能。例如，如果該上游裝置是一嵌入式裝置，一機械斷開不再是可能。因此，當是在一L1或暫停狀態時，該等拉降電阻器可被失能而不需要連續地監視該裝置連接性。因此，DC通路可有效地被消除，在低功率鏈路狀態期間節省600uW或1mW的閒置功率。
圖3是操作一PHY(例如，被展示於圖2中的PHY)之方法的處理程序流程圖。於一些實施例中，對於被耦合至一嵌入式上游裝置之PHY的方法300被實作。為清晰起見，相關於被展示在圖2中之PHY 200的方法被說明。但是，將了解地，方法300可被實作於各種型式之接埠中。方法300可藉由被包含於，例如，圖2之鏈路層222以及PHY 200中之邏輯被實作。該邏輯以硬體被實施，例如，邏輯電路或一個或多個處理器，其被組態以例如，執行被儲存在一非暫態電腦可讀取媒體中之指令。
方法300可開始於方塊302，其中一鏈路之低功率狀態被啟動，例如，藉由圖2之鏈路層222。該低功率狀態可以是，例如，L1狀態或暫停狀態。
在方塊304，下游埠之拉降電阻器206可被失能。例如，可藉由鏈路層222傳送一控制信號至開關238而使該等拉降電阻器失能，因此消除在裝置的下游拉降電阻器以及上游拉升電阻器之間的DC通路。該等拉降電阻器206可在低功率狀態之整個持續期間始終保持失能。
在方塊306，主機自低功率狀態恢復鏈接。在方塊308，拉降電阻器206可被致能。於一些實施例中，嵌入式上游裝置可被組態以電氣地被斷開。在致能拉降電阻器206之後，裝置存在性可被判定。換言之，可判定該嵌入式裝置是否使用拉降電阻器206而電氣地連接或電氣地斷開。例如，當鏈路層222致能拉降電阻器並且觀測到SE0檢測器220中之SE0時，其可宣告裝置斷開。
圖4是USB實體層之方塊圖，其被組態以週期性地進行裝置存在性之檢測。於一些實施例中，實體層(PHY)400透過一連接器被耦合至機械可連接的一上游裝置。除了PHY 400可被組態以致能裝置存在性之週期性監控之外，PHY 400實質上可以是相似於圖2之PHY 200。裝置存在性之週期性監控可在鏈路之一低功率狀態(例如，L1或暫停)期間被進行。
如上面關於PHY 200之說明中，PHY 400包含一對拉降電阻器206，其配合上游裝置(未被展示於圖中)之上 游埠中的該等拉升電阻器之一者而操作以檢測裝置存在性。該等拉降電阻器206之各者可被耦合至開關238，其被組態以在選擇的時間使拉降電阻器206失能。如果鏈路被進入一低功率狀態，例如，L1或暫停，則鏈路層傳送一控制信號至該等開關238而打開該等開關，因此消除在上游裝置之拉降電阻器206以及拉升電阻器之間的DC通路。於低功率狀態中，鏈路層222也可藉由週期性地再致能拉降電阻器206一短的段時間而週期性地監視裝置存在性。當該等拉降電阻器206被致能時，鏈路層可判定該上游裝置是否已被斷開。
為了進行裝置存在性之週期性監控，PHY 400可包含一定時器402。該定時器可自鏈路層222接收一個或多個輸入，其包含指示進入低功率狀態的一控制信號404以及指示自低功率狀態之恢復的一控制信號406。定時器402之一輸出可被耦合至該等開關238以供控制該等拉降電阻器206之失能。於一些實施例中，定時器402是非常低功率類比定時器或數位計數器。例如，定時器402之功率消耗可能是幾十個微瓦的尺度。
當鏈路進入低功率狀態時，定時器402可利用鏈路層222被開始。當定時器402開始時，定時器402使拉降電阻器206失能。當定時器402正在執行時，拉降電阻器206被失能並且全部的鏈路功率等於定時器402所消耗的功率。當定時器402逾期時，下游埠藉由致能拉降電阻器206而進行裝置存在檢測，因此產生一直流通道，其消耗，例如，600 微瓦或1毫瓦經一短的時間週期，例如，幾微秒。如果裝置仍然存在，則下游埠將使其之拉降電阻器206失能並且再次地重新開始定時器402。裝置存在性檢測可依據任何適當的週期而週期性地被進行。例如，拉降電阻器206可大約地每隔100微秒至幾毫秒而週期性地被致能。
如果裝置被斷開，拉降電阻器206被維持致能，但是沒消耗功率。如果主機在定時器逾期之前恢復，則下游埠可在恢復開始時，進行裝置連接性檢測。例如，鏈路層222可終止定時器402之執行並且經由控制信號406而重新致能拉降電阻器206。依據上述之處理程序，在低功率狀態期間，鏈路所消耗的平均閒置功率實際上是接近於定時器功率，其可以是幾十個微瓦。
圖5是操作一PHY(例如，被展示於圖4中之PHY)的方法之處理程序流程圖。於一些實施例中，對於可機械地被解耦的一PHY被耦合至一外部上游裝置之方法500被實作。為清晰起見，方法500相關於圖4中被展示之PHY 400被說明。但是，將了解地，方法500可在各種型式之接埠中被實作。方法500可利用邏輯被實作，該邏輯被包含，例如，在圖4之鏈路層222以及PHY 400中。該邏輯以硬體被實施，例如，邏輯電路或一個或多個處理器，其被組態以執行，例如，被儲存在一非暫態電腦可讀取媒體中之指令。
方法500可開始於方塊502，其中一鏈路之低功率狀態被啟動，例如，利用圖4之鏈路層222。該低功率狀態，例如，可以是L1狀態或暫停狀態。
在方塊504，下游埠之拉降電阻器206可被失能並且定時器402開始。例如，拉降電阻器206可藉由鏈路層222傳送一控制信號至定時器402而被失能，其中開始定時器402之執行並且導致定時器402打開開關238，因此消除在裝置的下游拉降電阻器以及上游拉升電阻器之間的DC通路。拉降電阻器維持被失能，直至定時器逾期為止。
在方塊506，判定定時器402是否已逾期。在定時器402逾期時，裝置存在性檢測被進行。
在方塊508，拉降電阻器206被致能。一旦拉降電阻器206被致能，裝置存在性被檢測。例如，如果當拉降電阻器被失能時，SE0檢測器檢測到SE0，其可宣告裝置斷開。
在方塊510，如果裝置出現，處理程序前進至方塊504，並且下游埠之拉降電阻器206被失能而且定時器402重新開始。如果在方塊510裝置不出現，則處理程序前進至方塊512。
在方塊512，裝置斷開之一指示利用SE0檢測器220被指示。更進一步地，拉降電阻器206可被維持在致能狀態以供用於隨後的裝置連接之檢測。因為沒有外部裝置被耦合至接埠，拉降電阻器206不與一外部裝置之牽拉電阻器形成直流通道。因此，拉降電阻器沒消耗功率而仍然在斷開狀態。依據上述之處理程序，在低功率狀態期間之下游埠的功率消耗是大約地等於定時器402之功率消耗。
將了解地，於此處說明之裝置連接以及操作檢測技術模式的實作例是不被限定於僅是USB實作例。於實施 例中，上述之斷開檢測技術可被應用至使用拉升及/或拉降電阻器以指示裝置存在性之任何輸入/輸出(I/O)標準。
雖然一些實施例已參考特定實作例被說明，其他實作例也是可能依據一些實施例被說明。另外地，被例示於圖形中或於此處被說明之電路元件或其他特點裝置的配置以及順序不需要以被例示以及被說明之特定方式被配置。許多其他配置也是可能依據一些實施例被配置。
在被展示於圖形中之各系統中，一些情況中之元件可以各具有一相同的參考號碼或一不同的參考號碼以建議被表示的該等元件可以是不同的或相似的。但是，一元件可以是足以變通具有不同實作而與一些或所有被展示或於此處被說明之系統工作。被展示於圖形中之各種元件可以是相同或不同的。其中哪一者被稱為一第一元件並且哪一者被稱為一第二元件可以是任意的。
一實施例是本發明之一實作或範例。於說明文中提及之“一實施例”、“一個實施例”、“一些實施例”、或“其他實施例”意謂著配合實施例之上述的一特定特點、結構、或特性是被包含於至少一些實施例中，但不必定得是本發明的所有實施例。各“一實施例”、“一個實施例”、或“一些實施例”的出現不必定得皆涉及相同實施例。
於此處被說明以及例示的所有構件、特點、結構、特性、等等不是都需要被包含於一特定的實施例或多個實施例中。如果說明文中陳述一構件、特點、結構、或特性，例如，“可能”、“可以”、或“可”被包含，則特定的 構件、特點、結構、或特性不是必須得被包含。如果說明文中或申請專利範圍中提及“一”或“一個”元件，不意味著僅有一個元件。如果說明文中或申請專利範圍中提及“一另外的”元件，並不排除有多於一個的另外元件。
雖然流程圖或狀態圖可能已於此處被使用以說明實施例，本發明是不受限定於那些的圖形或受限定於此處之對應的說明。例如，流程不需要經由各例示之方塊或狀態或以如於此處所例示及所說明之完全相同順序而移動。
本發明是不被限定於此處所列出之特定細節。事實上，熟習這揭示之利益的那些技術者將明白，來自前面之說明以及圖形的許多其他變化皆可以是在本發明之範疇內。因此，下面的申請專利範圍宣稱包含界定本發明範疇之任何修訂的權利要求。
100‧‧‧電腦系統
102‧‧‧處理器
104‧‧‧記憶體裝置
106‧‧‧系統匯流排
108‧‧‧輸入/輸出(I/O)裝置介面
110‧‧‧I/O裝置
112‧‧‧顯示介面
114‧‧‧顯示裝置
116‧‧‧網路介面卡(NIC)
118‧‧‧USB主機埠
120‧‧‧外部USB裝置
122‧‧‧嵌入式USB裝置

Claims (20)

  1. 一種電子裝置，其包含：一下游埠，其包括經由一鏈路對一上游裝置傳送及接收資料的一實體層，該實體層包含：一拉降電阻器，其用以判定該上游裝置之存在性；以及一耦合至該拉降電阻器之開關，該開關回應於該下游埠啟動在該下游埠與該上游裝置之間的該鏈路之一低功率狀態，而使該拉降電阻器失能，其中該開關係藉由來自該下游埠之一鏈路層的輸入所控制。
  2. 如請求項1之電子裝置，其中該下游埠是用以當自該低功率狀態恢復時致能該拉降電阻器並且判定裝置存在性。
  3. 如請求項1之電子裝置，其中該實體層包含一定時器，當該下游埠進入該低功率狀態時開始該定時器，並且在該定時器逾期時，致能該拉降電阻器以判定該上游裝置是否已被斷開。
  4. 如請求項3之電子裝置，其包含，如果該上游裝置被連接，則重新開始該定時器並且使該拉降電阻器失能。
  5. 如請求項1之電子裝置，其中該下游埠是一通用串列匯流排(USB)埠。
  6. 如請求項3之電子裝置，其中該上游裝置藉由一連接器 被耦合至該下游埠，並且在該低功率狀態期間，該下游埠之功率消耗是大約地等於該定時器之功率消耗。
  7. 如請求項1之電子裝置，其中該上游裝置是一嵌入式裝置，並且在該低功率狀態期間，該嵌入式裝置維持被供電，而且該下游埠在該下游埠與該嵌入式裝置之間的該鏈路處無消耗功率。
  8. 如請求項1之電子裝置，其中該低功率狀態是一USB L1或暫停狀態。
  9. 一種通用串列匯流排(USB)埠，其包含：一拉降電阻器，其被使用以判定一裝置是否被耦合至該USB埠；以及一耦合至該拉降電阻器之開關，該開關回應於該USB埠啟動在該USB埠與該裝置之間的一鏈路之一低功率狀態，而使該拉降電阻器失能，其中該開關係藉由來自該USB埠之一鏈路層的輸入所控制。
  10. 如請求項9之USB埠，其中該USB埠是用以當自該低功率狀態恢復時致能該拉降電阻器並且判定裝置存在性。
  11. 如請求項9之USB埠，其中實體層包含一定時器，當該USB埠進入該低功率狀態時開始該定時器，並且在該定時器逾期時，致能該拉降電阻器以判定該裝置是否已被斷開。
  12. 如請求項11之USB埠，其包含，如果該裝置被連接，則重新開始該定時器並且使該拉降電阻器失能。
  13. 如請求項11之USB埠，其中該裝置藉由一連接器被耦合 至該USB埠，並且在該低功率狀態期間，該USB埠之功率消耗是大約地等於該定時器之功率消耗。
  14. 如請求項9之USB埠，其中該USB埠是一USB2埠。
  15. 如請求項9之USB埠，其中該裝置是一嵌入式裝置，並且在該低功率狀態期間，該嵌入式裝置維持被供電，而且該USB埠在該下游埠與該嵌入式裝置之間的該鏈路處無消耗功率。
  16. 一種運算裝置，其包括邏輯組件以進行下列操作：使用配置在一下游埠中之一拉降電阻器而判定裝置存在性；啟動在該下游埠和一上游裝置之間的一鏈路之一低功率狀態；回應於啟動該低功率狀態，自該下游埠之一鏈路層傳送一控制信號至一開關以使該拉降電阻器失能。
  17. 如請求項16之運算裝置，其包括邏輯組件以進行下列操作：自該低功率狀態恢復；以及回應於自該低功率狀態恢復，致能該拉降電阻器並且判定裝置存在性。
  18. 如請求項16之運算裝置，包括邏輯組件以進行下列操作：回應於啟動該低功率狀態，開始一定時器；以及在該定時器逾期時，致能該拉降電阻器以判定該裝置是否已被斷開。
  19. 如請求項18之運算裝置，其包括邏輯組件以進行下列操作：如果該裝置被連接，則重新開始該定時器並且使該拉降電阻器失能。
  20. 如請求項16之運算裝置，其中該鏈路是一通用串列匯流排(USB)鏈路。
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