TWI506705B - 半導體裝置及其製造方法 - Google Patents

Description

半導體裝置及其製造方法

本發明係有關於半導體裝置，特別是有關於一種具有均勻摻雜輪廓的垂直超接面結構之半導體裝置及其製造方法。

習知的垂直擴散金屬氧化物半導體場效電晶體(vertical diffusion metal-oxide-semiconductor field effect transistor，VDMOSFET)具有由n型摻雜漂移區及上方的p型摻雜基底區所構成的一p-n接面結構。p-n接面結構主要用以耐受施加於習知的垂直擴散金屬氧化物半導體場效電晶體的電壓。改善垂直擴散金屬氧化物半導體場效電晶體的耐電壓，需要降低n型摻雜漂移區的摻雜濃度及增加n型摻雜漂移區的厚度。改善p-n接面結構的耐電壓導致習知的垂直擴散金屬氧化物半導體場效電晶體的導通電阻(on-state resistance，Ron)上升。也就是說，習知的垂直擴散金屬氧化物半導體場效電晶體的導通電阻受限於n型摻雜漂移區的摻雜濃度及厚度。為了改善n型摻雜漂移區的摻雜濃度而發展出具有超接面結構的垂直擴散金屬氧化物半導體場效電晶體，因而改善垂直擴散金屬氧化物半導體場效電晶體的導通電阻。

通常透過多重磊晶技術(COOlMOS^TM )製造出習知的超接面結構。多重磊晶技術需要進行多次循環製程，包括磊晶成長製程、p型摻雜物離子佈植製程及熱擴散製程。因 此，多重磊晶技術具有製程步驟多及製造成本高的缺點。此外，亦難以縮小垂直擴散金屬氧化物半導體場效電晶體的尺寸。

因此，有必要尋求一種新的具有超接面結構的半導體裝置的製造方法，其能夠減輕或排除上述的問題。

本發明係提供一種半導體裝置的製造方法，包括在一基板上成長一磊晶層，其中磊晶層及基板具有第一導電型。在磊晶層內形成一溝槽。在溝槽的一底部形成一阻障區。在磊晶層內形成圍繞溝槽的側壁及具有第二導電型的一摻雜區，其中阻障區防止用以形成摻雜區的一摻雜物進入阻障區下方的磊晶層。以介電材料填充溝槽。在溝槽的兩側的磊晶層上形成一對多晶矽閘極。

本發明係提供一種半導體裝置，包括具有第一導電型的一基板；具有第一導電型且成長於基板上的一磊晶層，其中磊晶層包括至少一溝槽；形成於溝槽底部的一阻障區；具有第二導電型且形成於磊晶層內及圍繞溝槽側壁的一摻雜區，其中阻障層防止用以形成摻雜區的一摻雜物進入阻障區下方的磊晶層；設置於溝槽內的一介電材料；以及設置於溝槽的兩側的磊晶層上的一對多晶矽閘極。

以下說明本發明實施例之製作。此說明之目的在於提供本發明的總體概念而並非用以侷限本發明的範圍。本發 明之保護範圍當視後附之申請專利範圍所界定者為準。

本發明不限於特定實施例與圖式所述的內容，而僅限於申請專利範圍所界定者。圖式僅作為說明而並未用以限定本發明。在圖式中，為了說明目的，擴大某些元件的尺寸而並未依照比例繪示，其相對的尺寸未對應於本發明的實際尺寸。

第4圖係繪示出根據本發明實施例之半導體裝置100的剖面示意圖。半導體裝置100可實施於具有超接面結構的垂直擴散金屬氧化物半導體場效電晶體(vertical diffusion metal-oxide-semiconductor field effect transistor，VDMOSFET)。在本實施例中，半導體裝置100包括具有第一導電型(例如，n型)的基板10。基板10可作為一汲極，且電性連接至一汲極電極(未繪示)。具有第一導電型的磊晶層20成長於基板10上。磊晶層20內包括一個或一個以上的溝槽。為簡化圖式，此處僅繪示出溝槽25。在本實施例中，第一導電型可為p型或n型。再者，半導體基板10的摻雜濃度大於磊晶層20的摻雜濃度。例如第一導電型為n型，則半導體基板10可為n型重摻雜(n+)半導體基板10，而磊晶層20可為n型輕摻雜(n-)磊晶層20。

如第4圖所示，一阻障區50形成於溝槽25的底部。在本實施例中，阻障區50包括絕緣層51。絕緣層51可包括四乙氧基矽烷(tetraethyl orthosilicate，TEOS)、氮化物、氮氧化物、光阻材料或其組合。在一實施例中，絕緣層51可為多層結構，且該多層結構包括氧化層、形成於氧化層上的氮化層及形成於氮化層上的四乙氧基矽烷層。

具有相反於第一導電型(例如，n型)的第二導電型(例如，p型)的一摻雜區70，形成於磊晶層20內且圍繞溝槽25的側壁。摻雜區70及磊晶層20形成半導體裝置100的超接面結構。

介電材料25a設置於溝槽25內。例如，溝槽25內的介電材料25a可包括氧化物、氮化物、非摻雜多晶矽或其組合。

請再參照第4圖，一對多晶矽閘極80分別設置於溝槽25的兩側的磊晶層20上。半導體裝置100也可包括常見於習知的垂直擴散金屬氧化物半導體場效電晶體中的額外的特徵部件(例如，源極區、汲極區及井區)。例如，半導體裝置100可包括位於溝槽25的兩側的磊晶層20內的井區90。

再者，第一源極區101及第二源極區102可對應形成於井區90內，其中每一第二源極區102鄰近於對應第一源極區101，且具有相反於第一源極區101的導電型。

一第二絕緣層110可設置於磊晶層20上，其中該對多晶矽閘極80可埋置於第二絕緣層110內。第二絕緣層110可具有一開口77，其暴露出一部分的第二源極區102。可作為源極電極的一導電層120設置於第二絕緣層110上，且填充開口77。

第1至4圖係繪示出根據本發明實施例之半導體裝置100的製造方法的剖面示意圖。請參照第1圖，提供具有第一導電型(例如，n型)的基板10。在本實施例中，基板10可包括矽或其他習知的半導體材料。再者，基板10可 作為半導體裝置的汲極。

在基板10上成長具有第一導電型的磊晶層20。先透過一製程(例如，低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)製程)，在磊晶層20上沉積一硬式罩幕層(未繪示)。接著，透過進行微影及蝕刻製程，可圖案化硬式罩幕層，以定義出一個或一個以上的溝槽圖案。之後，可進行一製程(例如，非等向性乾式蝕刻製程)，以在磊晶層20內形成一個或一個以上的溝槽。為了簡化圖式，此處僅繪示出一個溝槽25。

請參照第2圖，在溝槽25的底部形成阻障區50。在本實施例中，阻障區50包括絕緣層51(例如，四乙氧基矽烷、氮化物、氮氧化物、光阻材料或其組合)。再者，透過進行電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程或旋轉塗佈製程，可形成絕緣層51，但不限定於此。例如，透過進行電漿增強化學氣相沉積製程，沉積具有電容率(permittivity)大約為4.2的四乙氧基矽烷層，接著，以溫度大約為900℃及時間大約為3小時的製程條件，將四乙氧基矽烷層緻密化，而可形成絕緣層51。在另一實施例中，絕緣層51可具有多層結構，其包括氧化層、形成於氧化層上的氮化層及形成於氮化層上的四乙氧基矽烷層。再者，絕緣層51的氧化層、氮化層及四乙氧基矽烷層的厚度分別可大約為50埃、200埃及2000埃。然而，取決於實際需求，氧化層、氮化層及四乙氧基矽烷層可具有不同於上述的厚度。

在形成絕緣層51後，在溝槽25的側壁上可選擇性地 沉積一屏敝氧化層(未繪示)。接著，在磊晶層20內形成圍繞溝槽25的側壁及具有第二導電型(例如，p型)的摻雜區70。例如，透過以具有第二導電型的摻雜物(或離子佈植物)所進行的離子佈植製程，在溝槽25的側壁上可形成摻雜區70。需注意的是，若第二導電型為p型，摻雜物可包括硼、氟化硼(BF₂ )、乙硼烷(B₂ H₆ )或其組合。相反地，若第二導電型為n型，摻雜物可包括砷、磷或其組合。用以形成摻雜區70的離子佈植製程的製程參數(例如，摻雜物的類型、製程時間、製程溫度、離子能量及摻雜角度)可依據實際需求來決定，以優化製造出的半導體裝置100的效能。在一實施例中，離子佈植製程可在中等能量為25 keV至85 keV的範圍下進行。在較佳實施例中，離子佈植製程的離子佈植角度很小。例如，離子佈植角度可大約為2°至5°的範圍，其對應於掠角(grazing)角度大約為85°至88°的範圍。

當透過進行離子佈植製程形成摻雜區70時，若溝槽25太窄，在離子佈植製程期間，溝槽25的一上部可能會遮蔽溝槽25的一下部，使得溝槽25的下部未被摻雜。因此，考量到上述的遮蔽效應，需要適當地選擇溝槽25的深度及高度(或深寬比)。例如，溝槽25的深度可為30微米至45微米的範圍，而深寬比為1/12至1/8的範圍。再者，在離子佈植製程期間，可能出現反衝效應(recoil effects)，即，撞擊溝槽25側壁的某些摻雜物從側壁反射而未進入側壁。反射的摻雜物最後可能沉積於溝槽25的底部，造成摻雜物的濃度(局部衝擊離子化(localized impact ionization)) 增加，如此一來，在磊晶層20內的溝槽25底部的第二導電型的電荷量，可能由於其內的摻雜物而導致過量。因此，溝槽25(或摻雜區70)的側壁可能具有非均勻的摻雜輪廓，其降低崩潰電壓(breakdown voltage)，進而降低製造出的半導體裝置100的電性效能。為解決反衝效應的問題，在溝槽25的底部形成絕緣層51。因此，在形成摻雜區70期間，絕緣層51可防止用以形成摻雜區70的摻雜物進入阻障區50(即，絕緣層51)下方的磊晶層20。特別是阻障區50可阻擋及吸收任何摻雜物，若無阻障區50，則摻雜物將進入溝槽25的底部下方的磊晶層20。因此，在半導體結構內形成阻障區50，產生的摻雜區70(或溝槽25的側壁)可具有大致上均勻的摻雜輪廓。取決於實際需求，可設計絕緣層51具有用於上述目的的適當特性(例如，厚度、密度及組成物)。

在離子佈植製程後，可在摻雜區70內進行一擴散製程(例如，快速熱退火(rapid thermal annealing，RTA)製程)，進而活化其中的摻雜物。可適當地選擇擴散製程的製程溫度及時間，以達到半導體裝置100內的電荷平衡。接著，若有形成屏蔽氧化層，則將其去除。

請參照第3圖，接著，以介電材料25a(例如，氧化物、氮化物、非摻雜多晶矽或其組合)填充溝槽25。例如，形成介電材料25a的製程包括但不限定於高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)製程或選擇區域磊晶(selective area epitaxy，SAE)製程。在以介電材料25a填充溝槽25後，透過進行一製程(例如化學機械研磨 (chemical mechanical polishing，CMP)製程)，可去除硬式罩幕層(未繪示)。

在第3圖所示的步驟後，可進行額外的製程，以完成半導體裝置100的製造，如第4圖所示。例如，額外的製程可包括常用於製造垂直擴散金屬氧化物半導體場效電晶體的金屬氧化物半導體製程。在進行金屬氧化物半導體製程後，在溝槽25的兩側的磊晶層20上形成一對多晶矽閘極80。在溝槽25的兩側的磊晶層20內形成井區90。再者，在溝槽25兩側上的井區90內對應形成第一源極區101及第二源極區102，其中每一第二源極區102鄰近於對應的第一源極區101。在磊晶層20上成長第二絕緣層110，使該對多晶矽閘極80埋置於其中。第二絕緣層110可具有開口77，其暴露出一部分的第二源極區102。在第二絕緣層110上形成可作為源極電極的導電層120，且完全填充開口77。

第8圖係繪示出根據本發明另一實施例之半導體裝置200的剖面示意圖，其中相同於第4圖之部件係使用相同之標號並省略其說明。一般而言，半導體裝置200類似於半導體裝置100，除了在半導體裝置200中的磊晶層20內的溝槽25底部，以另外的摻雜區52取代半導體裝置100中的阻障區50。在本實施例中，摻雜區52具有第一導電型。

第5至8圖係繪示出根據本發明實施例之半導體裝置200的製造方法的剖面示意圖，其中相同於第1至4圖之部件係使用相同之標號並省略其說明。一般而言，半導體 裝置200的製造方法類似於半導體裝置100的製造方法，除了在半導體裝置200中的磊晶層20內的溝槽25底部形成阻障區50(即，另外的摻雜區52)。請參照第5圖，同樣地，提供磊晶層20形成於其上的基板10，其中磊晶層20及基板10具有第一導電型。同樣在磊晶層20內形成一個或一個以上的溝槽25。為了簡化圖式，此處僅繪示出一個溝槽25。

請參照第6圖，在磊晶層20內的溝槽25的底部形成阻障區50，且在磊晶層20內形成圍繞溝槽25的側壁及具有第二導電型的摻雜區70。在本實施例中，阻障區50包括具有第一導電型的另外的摻雜區52。

透過離子佈植製程，可形成摻雜區52。用以形成摻雜區52的離子佈植製程的製程參數(例如，摻雜物的類型、製程時間、製程溫度、離子能量及摻雜角度)可依據實際需求來決定，以優化製造出的半導體裝置200的效能。離子佈植製程的摻雜角度較佳為0°或趨近於0°，使得另外的摻雜區52大致上僅形成於磊晶層20內的溝槽25的底部。若第一導電型為p型，摻雜區52的摻雜物可包括硼、氟化硼、乙硼烷或其組合。相反地，若第一導電型為n型，摻雜物可包括砷、磷或其組合。用以形成摻雜區52的摻雜物可相同於磊晶層20內包括的摻雜物。

透過以具有第二導電型的摻雜物所進行的離子佈植製程，在溝槽25的側壁上可形成摻雜區70。同樣地，用以形成摻雜區70的離子佈植製程的製程參數(例如，摻雜物的類型、製程時間、製程溫度、離子能量及摻雜角度)可依 據實際需求來決定，以優化製造出的半導體裝置200的效能。在一實施例中，離子佈植製程可在中等能量為25 keV至85 keV的範圍下進行。

在形成摻雜區70後，形成摻雜區52。在本實施例中，當以具有第二導電型的離子佈植物進行第一離子佈植製程，以形成摻雜區70時，可能出現上述的反衝效應。因此，可能造成摻雜物的濃度增加，且在磊晶層20內的溝槽25底部的第二導電型的電荷量，可能由於其中的摻雜物而導致過量。因此，溝槽25的側壁及底部可能具有非均勻的摻雜輪廓。然而，由於在磊晶層20內的溝槽25的底部形成具有第一導電型的摻雜區52(其透過以具有第一導電型的離子佈植物所進行的離子佈植製程而形成)，因此可調整在摻雜區70內的第二導電型的電荷。在一實施例中，可調整在磊晶層20內的溝槽25的底部的電荷，以轉換為第一導電型，使得溝槽25的側壁具有大致上均勻的摻雜輪廓。因此，可降低或消除反衝效應對製造出的半導體裝置200的特性或效能造成的負面影響。

在另一實施例中，在形成摻雜區70前，形成摻雜區52。也就是說，在形成摻雜區70時，摻雜區52已形成(例如，透過以具有第一導電型的離子佈植物所進行的離子佈植製程)。在本實施例中，摻雜區52可作為緩衝層，以調整離子植入於此區域中的摻雜物(或離子佈植物)所帶來的電荷。同樣地，可調整在磊晶層20內的溝槽25的底部的電荷為電中性或轉換為第一導電型。在本實施例中，溝槽25的側壁可具有大致上均勻的摻雜輪廓。因此，可降低或 消除反衝效應對製造出的半導體裝置200的特性或效能造成的負面影響。

請參照第7圖，接著，以介電材料25a填充溝槽25，如上述的第3圖。在第7圖所示的步驟後，可進行額外的製程，以完成半導體裝置200的製造，如第8圖所示。例如，額外的製程可包括常用於製造垂直擴散金屬氧化物半導體場效電晶體的金屬氧化物半導體製程。在進行金屬氧化物半導體製程後，在溝槽25的兩側的磊晶層20上形成一對多晶矽閘極80。在溝槽25的兩側的磊晶層20內形成井區90。再者，在井區90內對應形成第一源極區101及第二源極區102，其中每一第二源極區102鄰近於對應的第一源極區101。在磊晶層20上形成第二絕緣層110，使該對多晶矽閘極80埋置於其中。第二絕緣層110可具有開口77，其暴露出一部分的第二源極區102。在第二絕緣層110上形成可作為源極電極的導電層120，且完全填充開口77。

根據上述本發明實施例之半導體裝置的製造方法，可解決離子反衝效應的問題。因此，製造出的半導體裝置具有大致上均勻的摻雜輪廓，就導通電阻而言，其突破了矽的限制。例如，根據上述本發明實施例之半導體裝置具有低導通電阻(<25m Ω．cm ² )，而維持高崩潰電壓(>700V)。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，當可作各種潤飾與等效更動。因此，依本發明申請專利範圍及發明說明內容所作之等效變化與修飾，皆仍屬本發明專利 涵蓋之範圍內。

10‧‧‧基板

20‧‧‧磊晶層

25‧‧‧溝槽

25a‧‧‧介電材料

50‧‧‧阻障區

51、110‧‧‧絕緣層

52、70‧‧‧摻雜區

77‧‧‧開口

80‧‧‧多晶矽閘極

90‧‧‧井區

100、200‧‧‧半導體裝置

101、102‧‧‧源極區

120‧‧‧導電層

第1至4圖係繪示出根據本發明實施例之半導體裝置的製造方法的剖面示意圖；以及第5至8圖係繪示出根據本發明另一實施例之半導體裝置的製造方法的剖面示意圖。

10‧‧‧基板

20‧‧‧磊晶層

25‧‧‧溝槽

25a‧‧‧介電材料

50‧‧‧阻障區

51、110‧‧‧絕緣層

70‧‧‧摻雜區

77‧‧‧開口

80‧‧‧多晶矽閘極

90‧‧‧井區

100‧‧‧半導體裝置

101、102‧‧‧源極區

120‧‧‧導電層

Claims (15)

1. 一種半導體裝置的製造方法，包括：在一基板上成長一磊晶層，其中該磊晶層及該基板具有一第一導電型；在該磊晶層內形成一溝槽；在該溝槽的一底部形成一阻障區；在該磊晶層內形成圍繞該溝槽的側壁及具有一第二導電型的一摻雜區，其中該阻障區防止用以形成該摻雜區的一摻雜物進入該阻障區下方的該磊晶層；以一介電材料填充該溝槽；以及在該溝槽的兩側的該磊晶層上形成一對多晶矽閘極。
2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該阻障區包括一絕緣層。
3. 如申請專利範圍第2項所述之半導體裝置的製造方法，其中該絕緣層包括四乙氧基矽烷、氮化物、氮氧化物、光阻材料或其組合。
4. 如申請專利範圍第2項所述之半導體裝置的製造方法，其中該絕緣層為一多層結構，且該多層結構包括一氧化層、形成於該氧化層上的一氮化層及形成於該氮化層上的一四乙氧基矽烷層。
5. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該阻障區包括一另外的摻雜區，位於該磊晶層內的該溝槽的該底部。
6. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中該另外的摻雜區具有該第一導電型。
7. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中在形成該摻雜區前，以具有該第一導電型的離子佈植摻雜物進行一離子佈植製程形成該另外的摻雜區。
8. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該介電材料包括一氧化物、一氮化物、一未摻雜多晶矽或其組合。
9. 一種半導體裝置，包括：一基板，具有一第一導電型；一磊晶層，具有該第一導電型，成長於該基板上，其中該磊晶層包括至少一溝槽；一阻障區，形成於該溝槽的一底部；一摻雜區，具有一第二導電型，形成於該磊晶層內及圍繞該溝槽的側壁，其中該阻障區防止用以形成該摻雜區的一摻雜物進入該阻障區下方的該磊晶層；一介電材料，設置於該溝槽內；以及一對多晶矽閘極，設置於該溝槽的兩側的該磊晶層上。
10. 如申請專利範圍第9項所述之半導體裝置，其中該阻障區包括一絕緣層。
11. 如申請專利範圍第10項所述之半導體裝置，其中該絕緣層包括四乙氧基矽烷、氮化物、氮氧化物、光阻材料或其組合。
12. 如申請專利範圍第10項所述之半導體裝置，其中該絕緣層為一多層結構，且該多層結構包括一氧化層、形成於該氧化層上的一氮化層及形成於該氮化層上的一四乙氧基矽烷層。
13. 如申請專利範圍第9項所述之半導體裝置，其中該阻障區包括一另外的摻雜區，位於該磊晶層內的該溝槽的該底部。
14. 如申請專利範圍第13項所述之半導體裝置，其中該另外的摻雜區具有該第一導電型。
15. 如申請專利範圍第9項所述之半導體裝置，其中該介電材料包括一氧化物、一氮化物、一未摻雜多晶矽或其組合。