TWI506625B - 具有負電壓寫入輔助電路之記憶體及其方法 - Google Patents

Description

具有負電壓寫入輔助電路之記憶體及其方法

本發明大體上係關於記憶體，且更特定言之，本發明係關於一種具有一負電壓寫入輔助電路之記憶體及其方法。

此申請案已於2009年1月29日在美國以專利申請案第12/361826號提出申請。

靜態隨機存取記憶體(SRAM)一般係用在要求高速度的應用中，如一資料處理系統之記憶體。各SRAM胞儲存資料之一個位元且被實施為一對交叉耦合反相器。該SRAM胞僅穩定於兩個可行電壓位準之一者中。藉由使兩個反相器輸出之任一者為一邏輯高而確定該SRAM胞之邏輯狀態，且可藉由將足夠量值及持續時間的一電壓施加於適當的胞輸入端而使該SRAM胞改變狀態。一SRAM胞之穩定性為一重要問題。該SRAM胞必須穩定抵抗可導致該SRAM胞不慎改變邏輯狀態的暫態、製程變異、軟錯誤及電源供應波動。又，該SRAM胞在讀取操作期間必須提供良好的穩定性且不損害速度或寫入至該SRAM胞之能力。

然而，良好讀取穩定性可能使寫入至記憶體胞較為困難。又，製程變異可能導致陣列之某些記憶體胞比其他記憶體胞更難以寫入。一種具有良好寫入效能及良好讀取穩定性之方法為降低用於寫入操作的記憶體陣列電源供應電壓且升高用於讀取操作的記憶體陣列電源供應電壓。另外，可藉由在寫入操作期間降低接地電位以下之邏輯低位元線電壓而進一步改良寫入效能。一電容器自舉電路通常用以使位元線電壓負升壓。然而，一自舉電路要求使用具有較大電晶體的一寫入驅動器電路。又，該位元線與該自舉電路之間的電容比率係難以針對不同電壓來予以調整。

因此，所需要的為一種記憶體及一種用於解決以上問題的操作該記憶體之方法。

整體而言，本發明提供一種積體電路記憶體，其具有一電路以在一寫入操作期間使一位元線電壓在接地位準以下升壓。在一實施例中，該電路包含一充電泵、一多工電路及一電容器。該充電泵產生一負電壓且連續充電或在該電容器上維持一預定電壓位準。在該寫入操作期間，多工器接收非重疊控制信號以導致該位元線首先被拉至接地電位或某一其他預定電壓位準，且接著被拉至一負電壓，例如-200毫伏特(mV)。該電容器係經耦合以儲存負電荷以輔助使位元線電壓在接地電位以下升壓。在一實施例中，該記憶體為一靜態隨機存取記憶體(SRAM)。又，在一實施例中，首先為相對更難以在一預定電源供應電壓時寫入的記憶體胞測試記憶體陣列。儲存此等胞之位置，且僅有此等胞在一寫入操作期間接收負位元線升壓。另外，充電泵可實施用於各子陣列且經個別微調使得該負升壓電壓基於一子陣列而被調整。

在一態樣中，提供一種將資料寫入於一記憶體中之方法，其中該記憶體包括具有數行若干對位元線的一子陣列，該方法包括：選取用於寫入之一第一行；藉由將一邏輯高施加於該第一行之一第一位元線及將低於該邏輯高的一第一電位施加於該第一行之一第二位元線而開始寫入；提供低於該第一電位的一第二電位；及移除該第一電位且將該第二電位施加於該第二位元線。開始該寫入之步驟之進一步特徵可為：該子陣列由不小於該邏輯高與該第一電位之間之一差值的一電壓差供以電力。開始該寫入之步驟之進一步特徵為：該第一電位為接地。該方法可進一步包括：使該第一位元線及該第二位元線返回至一共同電壓的一步驟。該方法可進一步包括：在移除之步驟前啟用橫穿該第一行的一字線；及在返回之步驟前停用該字線。該方法可進一步包括：選取用於寫入之一第二行；將該邏輯高施加於該第二行之一第一位元線及將該第一電位施加於該第二行之一第二位元線；及使該第二行之該第一位元線及該第二位元線返回至該共同電壓且使該第二位元線不低於該第一電位。該方法可進一步包括：為用於寫入之弱位元測試該第一行及該第二行；識別該第一行中之用於寫入之一弱位元；及未尋找到該第二行中之用於寫入之弱位元。以下步驟可同時發生：藉由將一邏輯高施加於該第一行之一第一位元線及將一第一電位施加於該第一行之一第二位元線而開始寫入；及將該邏輯高施加於該第二行之一第一位元線及將該第一電位施加於該第二行之一第二位元線。藉由將一邏輯高施加於該第一行之一第一位元線及將一第一電位施加於該第一行之一第二位元線而開始該寫入的步驟可發生在將該邏輯高施加於該第二行之一第一位元線及將該第一電位施加於該第二行之一第二位元線的步驟前。移除該第一電位及將一第二電位施加於該第二位元線的步驟進一步特徵可為：該第二電位在其被施加於該第二位元線期間變動至少10毫伏特。

在另一態樣中，提供一種記憶體，其包括：一子陣列，其具有若干行，其中各行均具有一對位元線；一第一寫入驅動器，其用於使一第一選取對位元線之一第一選取位元線維持一邏輯高且藉由將一負電源供應節點耦合至一第二選取位元線而提供一邏輯低給該第一選取對位元線之該第二選取位元線；一充電泵，其用於提供一負電壓給一輸出端；一第一多工器，其具有耦合至該充電泵之該輸出端的一第一輸入端、耦合至一低電源供應端子(其用於接收大於該負電壓的一低電壓)的一第二輸入端及耦合至該負電源供應節點的一輸出端。該低電壓可為接地電位，且一電容器可耦合於處於一預定電位(如接地電位)之一節點與該充電泵之該輸出端之間。或者，該電容器可耦合於該充電泵之該輸出端與處於不同於接地電位之一電位的一節點之間。該第一寫入驅動器可基於由該第一寫入驅動器所接收之一資料輸入信號之一邏輯狀態而提供該邏輯高給該第一選取位元線。一控制器可耦合至該第一多工器，該控制器引導該第一多工器以在一寫入循環之開始部分期間將該低電源供應端子耦合至該第一寫入驅動器且引導該第一多工器以在該寫入循環之該開始部分後將該充電泵之輸出端耦合至該第一寫入驅動器。在另一實施例中，一控制器可耦合至該第一多工器，該控制器引導該第一多工器以在一寫入循環之一開始部分期間將該低電源供應端子耦合至該負電源供應節點且決定該第一多工器是否應在該寫入循環之該開始部分後將該充電泵之該輸出端耦合至該負電源供應節點，或決定該第一多工器是否應在整個該寫入循環期間將該低電源供應端子連續耦合至該負電源供應節點。該控制器之進一步特徵為：接收測試資訊，該測試資訊指示該子陣列中之該等行之何等行係待用耦合至該充電泵之該輸出端的某行位元線之一者來寫入。該記憶體可進一步包括：一第二寫入驅動器，其用於使一第二選取對位元線之一第一選取位元線維持一邏輯高，且藉由將一第二負電源供應節點耦合至該第二選取對位元線之一第二選取位元線，而提供一邏輯低給該第二選取對位元線之該第二選取位元線；及一第二多工器，其具有耦合至該充電泵之該輸出端的一第一輸入端、耦合至一低電源供應端子(其用於接收大於該負電壓的一低電壓)的一第二輸入端子及耦合至該第二負電源供應節點的一輸出端。

在又一態樣中，提供一種方法，其包括：提供具有一子陣列(其具有複數行)的一記憶體，其中該複數行之各行均具有一對位元線；藉由啟用耦合至一位元胞的字線與將一邏輯高施加於一第一選取行之一第一位元線及將一邏輯低施加於該第一選取行之一第二位元線而將資料寫入至該複數行之該第一選取行中之該位元胞，其中施加該邏輯低之步驟包括將一第一電位施加於該第二位元線，該第一電位為比用於一第一寫入循環之一開始部分的該邏輯高更低的一電壓；提供一負電壓；及在該第一寫入循環之一後續部分期間將該負電壓施加於該第二位元線。該方法可進一步包括：藉由啟用耦合至一位元胞的一字線與將一邏輯高施加於該第二選取行之一第一位元線及將一邏輯低施加於該第二選取行之一第二位元線而將資料寫入至該複數行之一第二選取行中之該位元胞，其中將該邏輯低施加於該第二選取行之該第二位元線的步驟包括自一第二寫入循環之一開始至該第二寫入循環之一結束期間將該第一電位施加於該第二選取行之該第二位元線；及在將該第一電位施加於該第二選取行之該第二位元線的步驟後將一共同電壓施加於該第二選取行之該第一位元線及該第二位元線。提供一記憶體之步驟進一步特徵可為：該第一選取行具有弱於寫入之一位元胞。

取代一引導電路而使用一充電泵以產生一相對恆定的負寫入輔助電壓可消除對極大寫入驅動器電晶體的需求。又，該充電泵之該輸出電壓比由該自舉電路所提供之電壓更易於微調，因為該充電泵輸出位準不依賴一電容比。

本文中所描述之半導體基板可為任何半導體材料或材料之組合，如砷化鎵、矽鍺、絕緣物上矽(SOI)、矽、單晶矽、類似物及以上材料之組合。

在涉及將一信號、狀態位元或類似裝置分別轉譯成其之邏輯真狀態或邏輯假狀態時本文中使用術語「判定有效」或「設定」及「否定」(或「判定無效」或「清除」)。如果邏輯真狀態為一邏輯位準1，則邏輯假狀態為一邏輯位準0。且如果邏輯真狀態為一邏輯位準0，則邏輯假狀態為一邏輯位準1。

本文中所描述之各信號可被設計為正邏輯或負邏輯，其中負邏輯可藉由該信號名稱上方之一橫或緊接該名稱之一字母「B」而加以指示。在為一負邏輯信號的情況下，該信號為低位準有效，其中邏輯真狀態對應於一邏輯位準0。在為一正邏輯信號的情況下，該信號為一高位準有效，其中邏輯真狀態對應於一邏輯位準1。應注意本文中所描述之該等信號之任一者可被設計為負邏輯信號或正邏輯信號。因此，在替代實施例中，被描述為正邏輯信號的此等信號可被實施為負邏輯信號，且被描述為負邏輯信號的此等信號可被實施為正邏輯信號。

經由實例而圖解闡釋本發明且本發明不受限於附圖，其中相同參考標記標示相同元件。圖式中之元件被簡單明瞭地圖解闡釋且不一定係按比例繪製。

圖1以方塊圖形式圖解闡釋根據一實施例之一積體電路記憶體10。在一較佳實施例中，記憶體10為包含一處理器、微控制器或類似物的一資料處理系統中之一嵌入式SRAM。在另一實施例中，記憶體10可為一不同類型之記憶體或一「獨立式」記憶體。積體電路記憶體10包含：記憶體陣列12；複數個寫入驅動器，其包含寫入驅動器16、18及20；複數個多工電路，其包含多工電路22、24及26；充電泵28；及控制電路30。記憶體陣列12包含複數個記憶體胞，如組織成M+1列及N+1行的記憶體胞14，其中M及N可為任何整數。記憶體胞之一行可包含一位元線對及連接至該位元線對的所有該等記憶體胞。例如，位元線對BL0/BLB0及耦合至位元線對BL0/BLB0的記憶體胞(如記憶體胞14)包括一行。又，具有各自記憶體胞的位元線對BL1/BLB1及BLN/BLBN各包括一行。同樣地，記憶體胞之一列包含一字線及連接至該字線的所有記憶體胞。例如，字線WL0及耦合至該字線WL0的記憶體胞包括一列。又，字線WL1及WLM及連接至其之該等記憶體胞各包括一列。記憶體胞14位於具有位元線對BL0/BLB0之一行與具有字線WL0之一列的交叉處。寫入驅動器16包含N通道電晶體32及34與NOR邏輯閘極36及38。其他寫入驅動器(如寫入驅動器18及20)係與寫入驅動器16相同。多工器電路22包含N通道電晶體40及42。其他多工器電路(如多工器電路24及26)係與多工器電路22相同。陣列12之該等記憶體胞之各者為6-電晶體SRAM胞。記憶體陣列12可為複數個記憶體陣列之一記憶體陣列。陣列12之該等記憶體胞之各者接收約等於VDD或0.9伏特的一電源供應電壓。在其他實施例中，該等SRAM胞可具有不同數量的電晶體且接收一不同的電源供應電壓。或者，該等記憶體胞可取代6-電晶體SRAM胞而為8-電晶體暫存器檔案胞。

在寫入驅動器16中，N通道電晶體32具有耦合至位元線BLB0的一第一電流電極(汲極或源極)、一控制電極(閘極)及一第二電流電極(汲極/源極)。N通道電晶體34具有耦合至位元線BL0的一第一電流電極、一控制電極及耦合至電晶體32之該第二電流電極的一第二電流電極。NOR邏輯閘極36具有：一第一輸入端，其用於接收標記「DI0」的一輸入資料信號；一第二輸入端，其用於接收寫入行位址WCOLB0；及一輸出端，其耦合至電晶體32之該控制電極。NOR邏輯閘極38具有：一第一輸入端，其用於接收標記「DIB0」的一輸入資料信號；一第二輸入端，其用於接收寫入行位址WCOLB0；及一輸出端，其耦合至電晶體34之該控制電極。除接收之資料信號及位址信號不同外，寫入驅動器18及20係與寫入驅動器16相同。

在多工器22中，N通道電晶體40具有：一第一電流電極，其耦合至電晶體32及34之該等第二電流電極；一控制電極，其用於接收標記「SELVSS0」的一選取信號；及一第二電流電極，其經耦合以接收標記「VSS」的一電源供應電壓。在一實施例中，VSS係耦合至接地。在另一實施例中，VSS可經耦合以接收一不同的電源供應電壓。N通道電晶體42具有：一第一電流電極，其耦合至電晶體32及34之該等第二電流電極；一控制電極，其用於接收標記「SELNEG0」的一選取信號；及一第二電流電極，其經耦合以接收標記「VNEG」的一負電壓。除多工器24之該等控制閘極接收標記「SELVSS1」及「SELNEG1」的不同的、被解碼的、選取信號外，多工器24係與多工器22相同。又，除多工器26之該等控制閘極接收標記「SELVSSN」及「SELNEGN」的選取信號外，多工器26係與多工器22相同。

控制電路30具有：一第一輸入端，其用於接收標記「CLK」的時鐘信號；一第二輸入端，其用於接收標記「COL ADDR」的複數個行位址信號；一第三輸入端，其用於接收標記「WE」的一寫入啟用信號；一第四輸入端，其用於接收標記「TEST INFO」的測試資訊；複數個輸出端，其用於提供被解碼的選取信號，該等信號包含用於提供標記「SELVSS0」的一選取信號之一第一輸出端及用於提供標記「SELNEG0」的一選取信號之一第二輸出端。在一寫入操作期間，控制電路30引導多工器以首先將VSS耦合至具有一弱胞的一選取行、自該選取行解耦VSS及接著將VNEG耦合至該選取行。可在記憶體陣列12中之所有多行中共用控制電路30。或者，可對記憶體陣列12中之各行逐行地實施控制電路30。

一字線驅動器方塊(未顯示)係耦合至記憶體陣列12之所有字線，如標記WL0、WL1及WLM的字線，且為回應一列位址而使該字線驅動器方塊提供一字線電壓以選取一列。一行位址選取一位元線對用於一讀取操作或一寫入操作。寫入驅動器16、18及20係耦合至一位元線對且用以耦合一位元線對以接收標記(例如)「DI0」及「DIB0」的一輸入資料信號。該等寫入驅動器亦接收標記(例如)「WCOLB0」、「WCOLB1」及「WCOLBN」的一寫入行選取信號及接收該位元線對將接收輸入資料之選取項。應注意該等寫入行選取信號為低信號有效。為明瞭及簡單之目的，未圖解闡釋行邏輯電路(如行解碼器)、預充電及均衡電路、位元線負載、感測放大器及類似物。

充電泵28具有：一第一輸入端，其用於接收標記「EN」的一啟用信號；標記「TRIM」的一或多個微調信號；一第三輸入端，其用於接收信號TEST INFO；一第四輸入端，其用於接收標記「VDD」的一電源供應電壓；及一輸出端，其用於提供標記「VNEG」的一負電壓。充電泵28為用於將一接收之電壓升壓至一不同電壓的一習知充電泵。在圖解闡釋之實施例中，充電泵28接收一正電源供應電壓(例如0.9伏特)且提供(例如)-200毫伏特(mV)的一負輸出電壓。在操作期間，充電泵28提供一相對恆定的負電壓以維持電容器44上之電荷。在一寫入操作期間，該負電壓係用以減小接地電位以下的一選取位元線之電壓以輔助一選取記憶體胞改變邏輯狀態。該充電泵可為任何類型之充電泵(多級或單級)，其將使其之輸出端處維持一負電壓。

在一選取記憶體胞(例如記憶體胞14)之一寫入操作期間，寫入驅動器16將接收被儲存於記憶體陣列12中之一預定位置內的輸入資料信號DI0/DIB0。在該寫入操作之開始階段，該記憶體陣列之該等位元線對通常被預充電且使其等於接近該正電源供應電壓的一共同電壓。為開始該寫入操作，一寫入啟用信號WE被判定為控制電路30之一邏輯高。一列及行位址被提供以選取一記憶體胞，例如記憶體胞14。互補資料信號DI0/DIB0被提供給位元線對BL0/BLB0以開始胞14之寫入。該等行選取信號WCOLB0導致該等資料信號DI0/DIB0係耦合至該選取位元線對且因此耦合至該選取記憶體胞。該位元線對上之一互補電壓(如果必要)導致該選取記憶體胞之該等儲存節點之一邏輯狀態改變狀態。例如，在一邏輯1被寫入至位元線對BL0/BLB0的情況下，資料信號DI0將為一邏輯高電位且資料信號DIB0將為一邏輯低電位。寫入驅動器16之該邏輯低資料信號DIB0及該邏輯低信號WCOLB0將導致NOR邏輯閘極38輸出一邏輯高，因此使電晶體34導電。電晶體32將大致不導電，允許位元線BLB0保持處於一邏輯高電壓。選取信號SELVSS0將導致電晶體40導電，提供至VSS(接地電位)之一路徑且導致位元線BL0被拉低至約VSS。如果記憶體胞14係經預定以要求一負位元線電壓用於寫入輔助，接著在信號SELVSS0後之一預定時間被判定有效，信號SELNEG0將被判定有效導致電晶體42變得導電。信號SELVSS0將在信號SELNEG0被判定有效前被判定無效或被消除。位元線BL0將被拉負使記憶體胞14之該等儲存節點易於改變狀態，如果必要可使記憶體胞14之該等儲存節點儲存新狀態。信號SELVSS0及SELNEG0為非重疊信號以防止該負電壓VNEG在操作期間之任何時刻被耦合至VSS。在該寫入操作後，該字線被取消選取且該位元線對之兩條位元線被返回至該預充電電位。

歸因於對於在一典型SOC(系統單晶片)上使用之大量記憶體胞的高良率需求，及一經處理晶圓上之該等記憶體胞之一相對高的統計變異，某些記憶體胞將比其他記憶體胞更弱且更難以寫入。如果記憶體胞(如記憶體胞14)由於(例如)製程變異而更難以寫入，則該記憶體胞可能不能成功地被寫入。低電源供應電壓將使問題更糟。根據圖解闡釋之實施例，藉由使該位元線上之電壓負升壓或低於接地電位升壓而改良寫入至該等記憶體胞的能力。然而，使用一充電泵來產生一負電壓會消耗額外能量。因此，可期望僅在需要時使用一負位元線電壓。此外，如果需要一負位元線電壓，則較佳為該充電泵係用以僅在該位元線已達到接近於接地電位後吸汲電荷。帶正電之位元線BL0上之電荷的大部分因此開始被吸汲至該VSS電源供應端子，由此使後續流入該VNEG端子的電荷減至最少。因此，為實現最高能效的寫入操作，重要的是在正確的時刻升壓該位元線電壓。在一實施例中，該位元線電壓可被拉至接地電位且接著被負升壓。在另一實施例中，該位元線電壓可在負升壓前被拉至一不同的電壓。如果確定需要一負寫入輔助電壓，則在正常操作期間啟用充電泵28。或者，充電泵28可能已經被啟用。一啟用信號EN被提供以允許停用充電泵28以進行(例如)記憶體測試。在記憶體10之測試期間，可使用信號TRIM來調整該負輸出VNEG以提供一不同的負輸出電壓。測試結果可被儲存在暫存器、非揮發性記憶體或類似物內，且可用以確定是否啟用充電泵28、該負輸出電壓應為多少及哪些記憶體胞為弱且需要在寫入操作期間加以輔助。可在不啟用充電泵28的情況下首先測試記憶體陣列12。如果記憶體失效，則可接著啟用充電泵28且用不同的VNEG值測試記憶體陣列12。如果在記憶體陣列12中沒有尋找到弱位元，則可不啟用充電泵28以進行操作。該等TEST INFO輸入可在記憶體陣列12之功能性操作期間用以指定充電泵28之操作。

圖2圖解闡釋在一寫入操作期間圖1之記憶體之不同信號之一時序圖。假設(例如)記憶體胞14被寫入且假定一行位址選取位元線BL0/BLB0。信號DI0/DIB0之互補資料與一寫入行選取信號一起被提供給寫入驅動器16(見圖1)。應注意交叉影線指示信號DI0/DIB0之資料在該時段期間為無效。多工器信號SELVSS0為一邏輯高，導致電晶體40導電。藉由信號DI0/DIB0之該資料之狀態而使電晶體32或34之一者導電，將該等位元線之一者耦合至圖解闡釋之實施例中之VSS或接地。在時刻T1時，信號SELVSS0被消除，導致電晶體40變得大致不導電。在時刻T2時，信號SELNEG0被判定為一邏輯高，導致電晶體42變得導電。該選取邏輯低位元線被負升壓。在圖解闡釋之實施例中，提供-200mV的VNEG。然而，如時刻T2後所見，因為該等位元線與電容器44之間之共用電荷，所以VNEG之電壓被增大或接近VSS。在圖解闡釋之實施例中，VNEG被增大20mV達到-180mV。在另一實施例中，電壓VNEG可變動至少10毫伏特。VNEG增大多少取決於電容器44之電容與電連接至VNEG之總位元線電容的相對比。應注意在另一實施例中，經升壓之位元線電壓可為不同。該位元線電壓為回應信號之該資料而開始分開且該邏輯低位元線在時刻T2時被首先拉至約VSS電位。在時刻T2時，該位元線係耦合至VNEG，導致一位元線在時刻T2後被拉向負。在該寫入操作結束時，信號SELNEG0被消除，導致電晶體42大致不導電。在時刻T3時，信號SELVSS0被重新判定有效，導致電晶體40為導電以為下一寫入操作作準備且該等位元線被預充電。應注意該寫入操作需要約時鐘信號CLK之半個循環。在另一實施例中，該寫入操作可需要一不同的時段。又，在圖解闡釋之實施例中，邏輯低資料線在接地電位以下被升壓。在其他實施例中，經升壓電壓位準可為不同。

因為實施本發明之裝置大部分係由熟習此項技術者所已知的電子組件及電路組成，所以為理解及瞭解本發明之基本概念且為不模糊或分散本發明之教示，將不必如以上圖解闡釋地更大程度解釋電路細節。

雖然已參考電位之具體導電類型或極性而描述本發明，但熟練技術者應瞭解電位之導電類型及極性可為反向。

再者，在描述內容及請求項中之術語「前」、「後」、「頂」、「底」、「上方」、「下方」及類似術語(如果真有的話)係為描述之目的且並非用於描述永久的相對位置。應瞭解所使用之該等術語在適當條件下可互換使得本文中所描述之本發明之該等實施例能(例如)在除本文中所圖解闡釋或所描述之定向外的定向中操作。

可使用多種不同資訊處理系統來實施以上該等實施例之某些(如果適用)。例如，雖然圖1及其論述內容描述一例示性資訊處理架構，但呈現此例示性架構僅為在論述本發明之各態樣時提供一有用參考。當然，為論述之目的，該架構之描述內容已被簡化，且其僅為可根據本發明使用的許多不同類型之適當架構之一者。熟習此項技術者將認識到邏輯方塊之間之界限僅為說明性且替代實施例可合併邏輯方塊或電路元件或可將一替代分解功能性施加於各邏輯方塊或電路元件。

應瞭解本文中所描繪之該等電路僅為例示性，且實際上可實施實現相同功能性的許多其他電路。在一內容摘要(但仍具限定意義)中，實現相同功能性的組件之任何配置係經有效「關聯」使得期望之功能性被實現。因此，經組合以實現一特定功能性的本文中之任何兩個組件可被視為彼此「相關聯」使得期望之功能性被實現，不論是電路或是中間組件。同樣地，所關聯之任何兩個組件亦可被視為「可操作地連接」或「可操作地耦合」至彼此以實現期望之功能性。

又例如，在一實施例中，積體電路記憶體10之圖解闡釋之元件為位於一單一積體電路上或位於同一器件內的電路。或者，積體電路記憶體10可包含彼此互連的任何數量之單獨積體電路或單獨器件。例如，充電泵28可位於同一積體積體電路記憶體陣列12上或位於與記憶體10之其他元件分開的一單獨積體電路上。又，充電泵28亦可被多個記憶體陣列12共用。

熟習此項技術者將認識到上述操作之功能性之間之界限僅為說明性。多個操作之功能性可被組合成一單一操作，及/或一單一操作之功能性可被分配在若干額外操作中。再者，替代實施例可包含一特定操作之多個例子，且操作之順序可在各其他實施例中被改變。

雖然本文中參考具體實施例描述本發明，但可在不背離以下請求項中所闡釋之本發明之範圍的情況下作出各種修飾及改變。相應地，說明書及圖式將被視為一說明性而非一限制意義，且所有此等修飾意指被包含在本發明之範圍內。本文中描述的關於具體實施例之任何益處、優點或問題之解決方案並非意指被解釋為任何或所有請求項之一關鍵、需要或必不可少特徵或元件。

本文中所使用之術語「耦合」並非意指受限於一直接耦合或一機械耦合。

此外，本文中所使用之術語「一」被界定為一或一個以上。又，介紹性短語(如在請求項中之「至少一」及「一或多」)之使用不應被解釋為暗指不定冠詞「一」之另一請求項元件之介紹使含有此介紹之請求項元件的任何特定請求項限制於僅含有此一元件的發明，即使在相同請求項包含介紹性短語「一或多」或「至少一」及不定冠詞(如「一」)的時候。其同樣適用於定冠詞之使用。

除非另有說明，術語(如「第一」及「第二」)係用以主觀地辨別該等元件，如所描述之術語。因此，此等術語不必意欲指示此等元件之時間或其他優先排序。

10．．．記憶體

12．．．記憶體陣列

14．．．記憶體胞

16．．．寫入驅動器

18．．．寫入驅動器

20．．．寫入驅動器

22．．．多工電路

24．．．多工電路

26．．．多工電路

28．．．充電泵

30．．．控制電路

32．．．N通道電晶體

34．．．N通道電晶體

36．．．NOR邏輯閘極

38．．．NOR邏輯閘極

40．．．N通道電晶體

42．．．N通道電晶體

44．．．電容器

圖1以方塊圖形式圖解闡釋根據一實施例之一積體電路記憶體。

圖2圖解闡釋在一寫入操作期間圖1之記憶體之不同信號之一時序圖。

10．．．記憶體

12．．．記憶體陣列

14．．．記憶體胞

16．．．寫入驅動器

18．．．寫入驅動器

20．．．寫入驅動器

22．．．多工電路

24．．．多工電路

26．．．多工電路

28．．．充電泵

30．．．控制電路

32．．．N通道電晶體

34．．．N通道電晶體

36．．．NOR邏輯閘極

38．．．NOR邏輯閘極

40．．．N通道電晶體

42．．．N通道電晶體

44．．．電容器

Claims (17)

1. 一種將資料寫入於一記憶體中之方法，其中該記憶體包括具有數行位元線對的一子陣列，該方法包括：選取用於寫入之一第一行；藉由將一邏輯高施加於該第一行之一第一位元線及將低於該邏輯高的一第一電位施加於該第一行之一第二位元線而開始該寫入；提供低於該第一電位的一第二電位；移除該第一電位且將該第二電位施加於該第二位元線；選取用於寫入之一第二行；將該邏輯高施加於該第二行之一第一位元線及將該第一電位施加於該第二行之一第二位元線；及使該第二行之該第一位元線及該第二位元線返回至一共同電壓且使該第二位元線不低於該第一電位。
2. 如請求項1之方法，其中開始該寫入之該步驟的進一步特徵為：該子陣列由不小於該邏輯高與該第一電位之間之一差值的一電壓差供以電力。
3. 如請求項2之方法，其中開始該寫入之該步驟的進一步特徵為：該第一電位為接地。
4. 如請求項3之方法，其進一步包括：使該第一位元線及該第二位元線返回至該共同電壓。
5. 如請求項4之方法，其進一步包括：在該移除步驟前啟用橫穿該第一行的一字線；及 在該返回步驟前停用該字線。
6. 如請求項1之方法，其進一步包括：為用於寫入之弱位元測試該第一行及該第二行；識別該第一行中之用於寫入之一弱位元；及未尋找到該第二行中之用於寫入之弱位元。
7. 如請求項6之方法，其中以下步驟同時發生：藉由將一邏輯高施加於該第一行之一第一位元線及將一第一電位施加於該第一行之一第二位元線而開始該寫入；及將該邏輯高施加於該第二行之一第一位元線及將該第一電位施加於該第二行之一第二位元線。
8. 如請求項6之方法，其中藉由將一邏輯高施加於該第一行之一第一位元線及將一第一電位施加於該第一行之一第二位元線而開始該寫入的該步驟發生在將該邏輯高施加於該第二行之一第一位元線及將該第一電位施加於該第二行之一第二位元線的該步驟前。
9. 如請求項1之方法，其中移除該第一電位及將一第二電位施加於該第二位元線的該步驟之進一步特徵為：該第二電位在其被施加於該第二位元線期間變動至少10毫伏特。
10. 一種記憶體，其包括：一子陣列，其具有若干行，其中各行均具有一對位元線；一第一寫入驅動器，其用於使一第一選取對位元線之 一第一選取位元線維持一邏輯高且藉由將一負電源供應節點耦合至一第二選取位元線而提供一邏輯低給該第一選取對位元線之該第二選取位元線；一充電泵，其用於提供一負電壓給一輸出端；一第一多工器，其具有：一第一輸入端，其耦合至該充電泵之該輸出端；一第二輸入端，其耦合至用於接收大於該負電壓之一低電壓的一低電源供應端子；及一輸出端，其耦合至該負電源供應節點；一第二寫入驅動器，其用於使一第二選取對位元線之一第一選取位元線維持一邏輯高，且藉由將一第二負電源供應節點耦合至該第二選取對位元線之一第二選取位元線，而提供一邏輯低給該第二選取對位元線之該第二選取位元線；及一第二多工器，其具有：一第一輸入端，其耦合至該充電泵之該輸出端；一第二輸入端，其耦合至用於接收大於該負電壓之一低電壓的一低電源供應端子；及一輸出端，其耦合至該第二負電源供應節點。
11. 如請求項10之記憶體，其中該低電壓為接地電位，且其中該記憶體進一步包括耦合於處於一預定電位之一節點與該充電泵之該輸出端之間的一電容器。
12. 如請求項11之記憶體，其中該第一寫入驅動器基於由該第一寫入驅動器所接收之一資料輸入信號之一邏輯狀態而提供該邏輯高給該第一選取位元線。
13. 如請求項12之記憶體，其進一步包括耦合至該第一多工 器的一控制器，該控制器引導該第一多工器以在一寫入循環之一開始部分期間將該低電源供應端子耦合至該第一寫入驅動器且引導該第一多工器以在該寫入循環之該開始部分後將該充電泵之該輸出端耦合至該第一寫入驅動器。
14. 如請求項12之記憶體，其進一步包括耦合至該第一多工器的一控制器，該控制器引導該第一多工器以在一寫入循環之一開始部分期間將該低電源供應端子耦合至該負電源供應節點且決定該第一多工器是否應在該寫入循環之該開始部分後將該充電泵之該輸出端耦合該負電源供應節點，或決定該第一多工器是否應在整個該寫入循環期間將該低電源供應端子連續耦合至該負電源供應節點。
15. 如請求項14之記憶體，其中該控制器之進一步特徵為：接收測試資訊，該測試資訊指示該子陣列中之該等行之何等行係待利用被耦合至該充電泵之該輸出端的其若干位元線中之一者來寫入。
16. 一種將資料寫入於一記憶體中之方法，其包括：提供具有一子陣列的一記憶體，該子陣列具有複數行，其中該複數行之各行均具有一對位元線；藉由啟用耦合至一位元胞的一字線與將一邏輯高施加於一第一選取行之一第一位元線及將一邏輯低施加於該第一選取行之一第二位元線而將資料寫入至該複數行之該第一選取行中之該位元胞，其中施加該邏輯低之該步 驟包括：將一第一電位施加於該第二位元線，該第一電位為比用於一第一寫入循環之一開始部分的該邏輯高更低的一電壓；提供一負電壓；在該第一寫入循環之一後續部分期間將該負電壓施加於該第二位元線；藉由啟用耦合至一位元胞的一字線與將一邏輯高施加於一第二選取行之一第一位元線及將一邏輯低施加於該第二選取行之一第二位元線而將資料寫入至該複數行之該第二選取行中之該位元胞，其中將該邏輯低施加於該第二選取行之該第二位元線之該步驟包括：自一第二寫入循環之一開始至該第二寫入循環之一結束期間將該第一電位施加於該第二選取行之該第二位元線；及在將第一電位施加於該第二選取行之該第二位元線之該步驟後將一共同電壓施加於該第二選取行之該第一位元線及該第二位元線。
17. 如請求項16之方法，其中提供一記憶體之該步驟的進一步特徵為：該第一選取行具有弱於寫入之一位元胞。