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TWI503821B - 靜態隨機存取記憶裝置及其位元線電壓控制電路 - Google Patents

靜態隨機存取記憶裝置及其位元線電壓控制電路 Download PDF

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TWI503821B
TWI503821B TW101124623A TW101124623A TWI503821B TW I503821 B TWI503821 B TW I503821B TW 101124623 A TW101124623 A TW 101124623A TW 101124623 A TW101124623 A TW 101124623A TW I503821 B TWI503821 B TW I503821B
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voltage
bit line
coupled
transistor
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TW101124623A
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TW201403603A (zh
Inventor
Ching Te Chuang
Nan Chun Lien
Wei Nan Liao
Chi Hsin Chang
Hao I Yang
Wei Hwang
Ming Hsien Tu
Original Assignee
Faraday Tech Corp
Univ Nat Chiao Tung
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Publication date
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Description

靜態隨機存取記憶裝置及其位元線電壓控制電路
本發明是有關於一種靜態隨機存取記憶裝置，且特別是有關於一種具位元線抑制驅動(bit-line under drive,BLUD)機制的靜態隨機存取記憶裝置。
在習知的技術領域中，靜態隨機存取記憶體(Static Random Access Memory,SRAM)(例如是6T結構的記憶胞的靜態隨機存取記憶體)通常具有一種所謂的讀取干擾(read disturb)的問題。這個讀取干擾的問題會嚴重影響到靜態隨機存取記憶體的資料讀取的穩定性。
隨著半導體製程技術的進步，靜態隨機存取記憶體中的電子元件的尺寸越做越小，且其所接收的工作電壓也隨之降低。習知的靜態隨機存取記憶體的讀取干擾的問題也隨之成為一個重要的課題。習知技術領域中，有相關提出利用位元線抑制驅動或是字線抑制驅動的方式來提高靜態隨機存取記憶體讀取穩定性的技術。然而，當發生製程飄移時，仍可以保有靜態隨機存取記憶體具有足夠的讀取穩定性，還是本領域設計者所要努力的一個課題。
本發明提供一種位元線電壓控制電路，可降低因製程變異而造成位元線電源的變異。
本發明提供一種靜態隨機存取記憶裝置，可降低因製程變異而造成位元線電源的變異，並有效提升資料感測的速度。
本發明提出一種位元線電壓控制電路，適用於靜態隨機存取記憶裝置。位元線電壓控制電路包括控制器、電壓上拉電路、電壓下拉電路以及電壓維持器。控制器接收記憶庫選擇信號以及時脈信號，依據記憶庫選擇信號以及時脈信號來決定上拉時間週期、下拉時間週期以及電壓維持時間週期。電壓上拉電路耦接控制器並在上拉時間週期依據第一參考電壓上拉位元線電源。電壓下拉電路耦接控制器，並在下拉時間週期依據第二參考電壓下拉位元線電源。電壓維持器耦接控制器，電壓維持器在電壓維持時間週期使位元線電源維持等於輸出電壓。其中，電壓維持時間週期在上拉時間週期以及下拉時間週期之後。
本發明另提出一種靜態隨機存取記憶裝置，包括記憶胞陣列、位元線多工器、感測電路以及位元線電壓控制電路。記憶胞陣列具有多數的位元線。位元線多工器耦接記憶胞陣列。位元線多工器接收位元線電源，並選擇位元線中的多個選中位元線對。感測電路耦接位元線多工器，針對各選中位元線對的資料進行感測以產生讀出資料。位元線電壓控制電路耦接該位元線多工器，用以提供位元線電源。位元線電壓控制電路包括控制器、電壓上拉電路、電壓下拉電路以及電壓維持器。控制器接收記憶庫選擇信號以及時脈信號，依據記憶庫選擇信號以及時脈信號來決定 上拉時間週期、下拉時間週期以及電壓維持時間週期。電壓上拉電路耦接控制器並在上拉時間週期依據第一參考電壓上拉位元線電源。電壓下拉電路耦接控制器，並在下拉時間週期依據第二參考電壓下拉位元線電源。電壓維持器耦接控制器，電壓維持器在電壓維持時間週期使位元線電源維持等於輸出電壓。其中，電壓維持時間週期在上拉時間週期以及下拉時間週期之後。
基於上述，本發明所提出的位元線電壓控制電路透過在上拉時間週期以及下拉時間週期中分別拉高以及拉低位元線電源，接著在電壓維持時間週期維持住位元線電源的電壓準位。如此一來，因為製程變異所產生的電子元件特性的漂移，所影響到的位元線電源的電壓的程度將可以有效的被降低。靜態隨機存取記憶裝置的穩定性可以有效的被提升。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參照圖1，圖1繪示本發明實施例的靜態隨機存取記憶裝置100的示意圖。靜態隨機存取記憶裝置100包括記憶胞陣列110、位元線多工器120、感測電路130、位元線電壓控制電路140以及字元線控制器150。記憶胞陣列110中包括多數個記憶胞，並具有多數條位元線BL以及字元線WL。記憶胞陣列110並透過位元線BL耦接至位元 線多工器120，且透過字元線WL連接字元線控制器150。其中，字元線控制器150用來在字元線WL上提供字元線信號。
位元線多工器120另耦接至位元線電壓控制電路140以接收位元線電源PWR。位元線多工器120並選擇位元線BL中的多個選中位元線對SBL。其中，每一組位元線對具有兩條位元線，此兩條位元線可用來分別傳送相位互補的兩個位元線信號。
感測電路130透過選中位元線對SBL耦接位元線多工器120。感測電路130針對各選中位元線對SBL上的資料進行感測，並藉以產生讀出資料RDOUT。
位元線電壓控制電路140用以產生位元線電源PWR，並將位元線電源PWR傳送至位元線多工器120以作為位元線多工器120對選中位元線SBL進行預充電的電源。在本實施例中，位元線電壓控制電路140所產生的位元線電源PWR受到製程參數的變動的影響，是可以有效的被抑制的。
關於位元線電壓控制電路140的實施細節，請參照圖2，圖2繪示本發明實施例的位元線電壓控制電路140的實施方式示意圖。位元線電壓控制電路140包括控制器141、電壓上拉電路142、電壓下拉電路143以及電壓維持器144。控制器141接收記憶庫選擇信號PI以及時脈信號CLK。控制器141依據記憶庫選擇信號PI以及時脈信號CLK來決定上拉時間週期、下拉時間週期以及電壓維持時 間週期三個時間週期。其中，上拉時間週期可以發生在下拉時間週期之前，或上拉時間週期也可以發生在下拉時間週期之後。值得注意的，電壓維持時間週期必定發生在上拉時間週期及下拉時間週期之後。
電壓上拉電路142耦接控制器141，電壓上拉電路142用以在上拉時間週期間依據第一參考電壓來拉高位元線電源PWR。電壓下拉電路143同樣耦接控制器141，電壓下拉電路143用以在下拉時間週期間依據第二參考電壓來拉低位元線電源PWR。其中，第一參考電壓大於第二參考電壓。電壓維持器144耦接控制器141，電壓維持器144在電壓維持時間週期使位元線電源PWR維持等於一個輸出電壓的電壓值。
具體來說明，當位元線電壓控制電路140所接收的記憶庫選擇信號PI被致能時(代表位元線電壓控制電路140所對應的記憶庫(bank)要被進行讀取)，記憶庫選擇信號PI被致能的時間區間中被區分為上拉時間週期、下拉時間週期以及電壓維持時間週期。簡單來說，以記憶庫選擇信號PI被致能的時間區間等於時脈信號CLK的一個週期為範例，其中，上拉時間週期、下拉時間週期以及電壓維持時間週期可被分配在時脈信號CLK的前半週期中。
位元線電壓控制電路140可先在上拉時間週期透過電壓上拉電路142依據第一參考電壓來上拉位元線電源PWR，接著，在下拉時間週期透過電壓下拉電路143依據第二參考電壓來下拉位元線電源PWR。其中，第一參考電 壓可以是位元線電壓控制電路140所接收的操作電壓，而第二參考電壓可以是位元線電壓控制電路140所接收的接地電壓。接下來，位元線電壓控制電路140在電壓維持時間週期透過電壓維持器144來使位元線電源PWR維持等於輸出電壓。
值得注意的，上述的位元線電壓控制電路140上拉以及下拉位元線電源PWR的動作可以相互交換，不限於一定要先對位元線電源PWR進行電壓上拉的動作。
請參照圖3A，圖3A繪示本發明實施例的位元線電壓控制電路140的第一實施方式的電路圖。其中的電壓上拉電路142由上拉電晶體M0所建構，電壓下拉電路143則由下拉電晶體M1以及M2所建構，電壓維持器144則由電晶體M3以及M4所建構。上拉電晶體M0的第一端接收第一參考電壓(例如是操作電壓VDD)，上拉電晶體M0的控制端接收控制信號CTR1，上拉電晶體M0的第二端耦接至位元線電源PWR。下拉電晶體M1的控制端接收控制信號CTR21，下拉電晶體M1的第一端耦接至位元線電源PWR，下拉電晶體M1的第二端與下拉電晶體M2的第一端相耦接，且下拉電晶體M2的第二端耦接至第二參考電壓(例如是接地電壓GND)，下拉電晶體M2的控制端則接收控制信號CTR22。另外，在電壓維持器144中，電晶體M3以及M4的控制端共同接收控制信號CTR3，且電晶體M3的第一端耦接至操作電壓VDD，電晶體M3的第二端與電晶體M4的第一端相耦接，電晶體M4的第二端耦 接至接地電壓GND。
控制信號CTR1、CTR21、CTR22及CTR3是由控制器141分別回應上拉時間週期、下拉時間週期以及電壓維持時間週期所產生。
在本實施方式中，控制器141包括反向器INV1~INV3、及閘AND1、反或閘NOR1以及延遲器1411~1413。反向器INV1接收時脈信號CLK，其輸出端耦接至及閘AND1的第一輸入端。及閘AND1的第二輸入端接收記憶庫選擇信號PI，其輸出端產生控制信號的一位元(控制信號CTR22)。反向器INV2同樣接收時脈信號CLK，其輸出端則耦接至延遲器1411的輸入端，延遲器1411的輸出端則產生控制信號CTR1。反或閘NOR1的第一輸入端耦接及閘AND1的輸出端，反或閘NOR1的第二輸入端接收時脈信號CLK。反或閘NOR1的輸出端耦接至延遲器1412的輸入端，延遲器1412的輸出端則產生控制信號的另一個位元(控制信號CTR21)。反向器INV3以及延遲器1413依序串接於及閘AND1的輸出端以及電壓維持器144間。延遲器1413的輸出端產生控制信號CTR3。
關於本實施方式的位元線電壓控制電路140的動作細節，請同時參照圖3A以及3B，圖3B繪示記憶庫選擇信號PI以及時脈信號CLK的波形圖。其中，在時脈信號CLK由邏輯高電壓準位轉態到邏輯低電壓準位的瞬間(上拉時間週期T1間)，上拉電晶體M0被導通，並使位元線電源PWR被拉高至操作電壓VDD，其中，上拉時間週期T1的 時間長短可以由延遲器1411以及反向器INV2所提供的延遲所決定。另外，及閘AND1、反向器INV1以及反或閘NOR1形成一個單擊電路(one shot circuit)，並依據時脈信號CLK由邏輯高電壓準位轉態到邏輯低電壓準位的轉態動作產生一個正電壓的脈衝波。延遲器1412則將這個正電壓的脈衝波加以延遲以產生控制信號CTR21以導通電晶體M1。控制信號CTR21的脈衝寬度可以等於下拉時間週期T2的時間寬度)。並且，在下拉時間週期T2中，下拉電晶體M1以及M2同時被導通(上拉電晶體M1已被斷開)，並被使位元線電源PWR依據接地電壓GND而被下拉(例如被下拉至等於30%的操作電壓VDD)。
延遲器1413則使反向器INV3的輸出被延遲，並在下拉電晶體M1以及M2被斷開時，在電壓維持時間週期T3中，提供控制信號CTR3使電晶體M3及M4被開啟以維持住位元線電源PWR的電壓準位。
在本實施方式中，由於位元線電源PWR被下拉的幅度是由下拉電晶體M1及M2同時導通的時間所決定的。當製程參數飄移到N型電晶體具有較強的電流汲取能力時，依據邏輯高準位電壓的控制信號CTR21、CTR22所導通的下拉電晶體M1及M2被導通的時間相對變短。相對的，當製程參數飄移到N型電晶體具有較弱的電流汲取能力時，依據邏輯高準位電壓的控制信號CTR21、CTR22所導通的下拉電晶體M1及M2被導通的時間相對變長。因此，位元線電源PWR被下拉的幅度可以被穩定的控制在 一個範圍中，不因製程的飄移而產生過大的變化。
附帶一提的，本實施方式中的電晶體M0、M3以及M4為P型電晶體，而電晶體M1以及M2皆為N型電晶體。
請參照圖3C，圖3C繪示本發明實施例的位元線電壓控制電路140的第二實施方式的電路圖。與前一實施方式不相同的，本實施方式中的電壓上拉電路142包括兩個電晶體M0_1以及M0_2。其中，電晶體M0_1的控制端直接接收時脈信號CLK以做為控制信號CTR11，電晶體M0_2的控制端則接收延遲器1411的輸出端上的信號以做為控制信號CTR12。本實施方式的動作細節與前一實施方式相類似，在此恕不多贅述。
請參照圖3D，圖3D繪示本發明實施例的位元線電壓控制電路140的第三實施方式的電路圖。與位元線電壓控制電路140的第一實施方式不同的，本實施方式的電壓維持器144所包括的電晶體M3及M4為N型電晶體。對應於此，延遲器1413的輸入端直接耦接至及閘AND1的輸出端，延遲器1413的輸出端則直接提供控制信號CTR3至電晶體M3及M4的控制端。
請參照圖3E，圖3E繪示本發明實施例的位元線電壓控制電路140的第四實施方式的電路圖。與位元線電壓控制電路140的第一實施方式不同的，本實施方式的電壓維持器144所包括的電晶體M3為P型電晶體，電晶體M4則為N型電晶體。對應於此，延遲器1413的輸入端直接 耦接至及閘AND1的輸出端，延遲器1413的輸出端則直接提供控制信號CTR32至電晶體M4的控制端。另外，反向器INV3則串接在延遲器1413的輸出端以及電晶體M3的控制端間，延遲器1413的輸出端產生控制信號CTR31。
請參照圖3F，圖3F繪示本發明實施例的位元線電壓控制電路140的第五實施方式的電路圖。在本實施方式中，電壓上拉電路142由電晶體M0所構成，電壓下拉電路143則由單一電晶體M1所構成，電壓維持器144則由P型電晶體M3以及M4所構成。對應於此，本實施方式的控制器141中包括反向器INV1以及INV2、反或閘NOR1、及閘AND1以及延遲器1411~1413。反向器INV1的輸入端接收時脈信號CLK，其輸出端耦接至延遲器1411的輸入端，延遲器1411的輸出端則產生控制信號CTR1。及閘AND1的兩個輸入端分別接收時脈信號CLK以及記憶庫選擇信號PI。反向器INV2的輸入端耦接至及閘AND1的輸出端，反向器INV2的輸出端則耦接延遲器1412的輸入端。反或閘NOR1的兩輸入端分別耦接至延遲器1412與及閘AND1的輸出端，反或閘NOR1的輸出端產生控制信號CTR2，其中，反或閘NOR1、延遲器1412以及反向器INV2形成單擊電路，並用以產生為正脈衝信號的控制信號CTR2。
請參照圖3G，圖3G繪示本發明實施例的位元線電壓控制電路140的第六實施方式的電路圖。在本實施方式中，電壓上拉電路142由電晶體M0_1及M0_2所構成， 電壓下拉電路143則由單一電晶體M1所構成，電壓維持器144則由P型電晶體M3以及M4所構成。控制器141則包括及閘AND1、反向器INV1以及延遲器1411~1413。及閘AND1的兩輸入端分別接收時脈信號CLK以及記憶庫選擇信號PI，及閘AND1的輸出端則產生控制信號CTR11，並耦接至反向器INV1以及延遲器1413的輸入端。反向器INV1的輸出端耦接至延遲器1411，延遲器1411的輸出端產生控制信號CTR12。延遲器1413的輸出端則產生控制信號CTR3。
與前述的位元線電壓控制電路140的第一至第五實施方式不相同的，本實施例的位元線電壓控制電路140是先透過電壓下拉電路143對位元線電源PWR進行拉低的動作，再透過電壓上拉電路142將位元線電源PWR拉高至合適的輸出電壓的電壓準位。也就是說，本實施例的上拉時間週期發生在下拉時間週期之後。
以下請參照圖4，圖4繪示本發明實施例的延遲器400的一實施方式的電路圖。延遲器400包括多數個反向器410~4N0。反向器410~4N0相互串連，並且，第一級的反向器410的輸入端接收信號IN，而最後一級的反向器4N0的輸出端產生信號OUT。反向器410~4N0的數量可以是偶數。
以下請參照圖5A，圖5A繪示本發明實施例的位元線多工器120以及感測電路130的一實施方式。在本實施方式中，位元線多工器120包括電晶體MN1、MP1組成的電 晶體對、電晶體MN2、MP2組成的電晶體對以及電晶體MP3、MP4以及MP5。電晶體MN1、MP1以及電晶體MN2、MP2所建構的電晶體對接收位元線電壓PWR並依據預充電信號PCHN及PCHP對選中位元線對(選中位元線LBL以及LBLB)進行預充電動作。電晶體MP4以及MP5則以交叉耦合的方式相互耦接，以使選中位元線LBL以及LBLB上的電壓可以快速的達到全擺幅(full swing)的狀態。
請特別注意的，感測電路130包括多個感測器510，單一個感測器510耦接一個位元線對的其中之一條位元線(例如位元線LBL)。感測器510包括電晶體MN3所建構的資料傳輸開關、電晶體MN4所建構的選擇開關、電晶體MP6所建構的預充電開關以及緩衝器INVA。電晶體MN3的第一端接收第二參考電壓(接地電壓GND)，其第二端耦接第一端點CT1。電晶體MN3的控制端耦接選中位元線LBL，電晶體MN3並依據選中位元線LBL上的資料以導通或斷開。
電晶體MN4的第一端及第二端分別耦接在第一端點CT1以及讀取位元線RBL間。電晶體MN4的控制端接收讀取選擇信號YMUX，電晶體MN4依據讀取選擇信號YMUX以導通或斷開。電晶體MP6的第一端接收第一參考電壓(操作電壓VDD)，其第二端耦接讀取位元線RBL，並且，電晶體MP6的控制端接收預充電信號PCHSA，電晶體MP6依據預充電信號PCHSA而導通或斷開。
當進行資料讀取動作時，電晶體MP6依據預充電信 號PCHSA對讀取位元線RBL進行預充電動作。接著，電晶體MN3並依據選中位元線LBL上的資料以導通或斷開，並藉以決定是否將導通接地電壓GND是否直接連接至第一端點CT1，並且，在電晶體MN4依據讀取選擇信號YMUX以導通時，若電晶體MN3是被導通的，讀取位元線RBL上的電壓會被下拉，並使緩衝器INVA產生為“1”的讀出資料RDOUT。相對的，若電晶體MN3是被斷開的，讀取位元線RBL上的電壓維持等於被預充電後的狀態，並使緩衝器INVA產生為“0”的讀出資料RDOUT。其中，緩衝器INVA是一個反向器。另外，電晶體MN3及MN4為N型電晶體，電晶體MP6為P型電晶體。
另外，請參照圖5B，圖5B繪示本發明實施例的感測器510的另一實施方式的示意圖。感測器510包括電晶體MN4所建構的資料傳輸開關、電晶體MN3所建構的選擇開關、電晶體MP6所建構的預充電開關以及緩衝器INVA。本實施方式與圖5A的實施方式不相同的在於資料傳輸開關與選擇開關的連接關係。建構資料傳輸開關的電晶體MN4的第一端耦接電晶體MN3的第一端，其第二端耦接讀取位元線RBL，電晶體MN4的控制端耦接選中位元線LBL，電晶體MN4並依據選中位元線LBL上的資料以導通或斷開。
建構選擇開關的電晶體MN3的第一端及第二端分別耦接在第一端點CT1以及接地電壓GND間。電晶體MN3的控制端接收讀取選擇信號YMUX，電晶體MN3依據讀 取選擇信號YMUX以導通或斷開。
以下請參照圖6A~圖6F，圖6A~圖6F繪示本發明實施例的感測器510另外多個實施方式。其中，圖6A中，資料傳輸開關由P型電晶體MP6建構，選擇開關由N型電晶體MN3所建構的，預充電開關則是由N型電晶體MN4所建構。另外，預充電開關耦接在第二參考電壓(接地電壓GND)以及讀取位元線RBL間，也就是說，本實施方式中，讀取位元線RBL會被預充到等於接地電壓GND。並且，建構資料傳輸開關的電晶體與建構預充電開關的電晶體的型態必須是互補的。
在圖6B，資料傳輸開關則由N型電晶體MN3建構，選擇開關由P型電晶體MP6所建構的，預充電開關則是由P型電晶體MP7所建構。電晶體MP6的第一及第二端分別耦接至電晶體MN3的第一端與操作電壓VDD，電晶體MN3的第二端則耦接至讀取位元線RBL。本實施方式與圖6A實施方式所接收的讀取選擇信號YMUX是反向的。
在圖6C中，資料傳輸開關則由N型電晶體MN3建構，選擇開關由P型電晶體MP6所建構的，預充電開關則是由P型電晶體MP7所建構。本實施方式與圖6A實施方式所接收的讀取選擇信號YMUX是反向的。而在圖6D中，資料傳輸開關則由P型電晶體MP6建構，選擇開關由N型電晶體MN3所建構的，預充電開關則是由P型電晶體MP7所建構。
在圖6E中，資料傳輸開關則由P型電晶體MP6建構， 選擇開關由P型電晶體MN8所建構，預充電開關則是由N型電晶體MN4所建構。而在圖6F中，資料傳輸開關則由P型電晶體MP8建構，選擇開關由P型電晶體MN6所建構，預充電開關則是由N型電晶體MN4所建構。
綜上所述，本發明透過位元線電壓控制電路中的電壓上拉電路、電壓下拉電路以及電壓維持器來使位元線電源的電壓先被拉高、後被拉低並維持在合適的輸出電壓的電壓準位，或是先被拉低、後被拉高並維持在合適的輸出電壓的電壓準位。如此一來，位元線電源的電壓可以不受製程參數的飄移而產生過大的變化，有效穩定靜態隨機存取記憶裝置的資料讀取效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧靜態隨機存取記憶裝置
110‧‧‧記憶胞陣列
120‧‧‧位元線多工器
130‧‧‧感測電路
140‧‧‧位元線電壓控制電路
150‧‧‧字元線控制器
140‧‧‧位元線電壓控制電路
141‧‧‧控制器
142‧‧‧電壓上拉電路
143‧‧‧電壓下拉電路
144‧‧‧電壓維持器
BL‧‧‧位元線
WL‧‧‧字元線
PWR‧‧‧位元線電源
SBL‧‧‧選中位元線對
RDOUT‧‧‧讀出資料
PI‧‧‧記憶庫選擇信號
CLK‧‧‧時脈信號
M0、M0_1、M0_2、M1、M2、M3、M4、MN1~MN4、MP1~MP8‧‧‧電晶體
VDD‧‧‧操作電壓
GND‧‧‧接地電壓
CTR1~CTR3、CTR11、CTR12、CTR21、CTR22、CTR31、CTR32‧‧‧控制信號
INV1~INV3、410~4N0‧‧‧反向器
INVA‧‧‧緩衝器
1411~1413‧‧‧延遲器
NOR1‧‧‧反或閘
AND1‧‧‧及閘
IN、OUT‧‧‧信號
LBL、LBLB‧‧‧選中位元線
RBL‧‧‧讀取位元線
PCHSA‧‧‧預充電信號
YMUX‧‧‧讀取選擇信號
CT1‧‧‧第一端點
圖1繪示本發明實施例的靜態隨機存取記憶裝置100的示意圖。
圖2繪示本發明實施例的位元線電壓控制電路140的實施方式示意圖。
圖3A繪示本發明實施例的位元線電壓控制電路140的第一實施方式的電路圖。
圖3B繪示記憶庫選擇信號PI以及時脈信號CLK的 波形圖。
圖3C繪示本發明實施例的位元線電壓控制電路140的第二實施方式的電路圖。
圖3D繪示本發明實施例的位元線電壓控制電路140的第三實施方式的電路圖。
圖3E繪示本發明實施例的位元線電壓控制電路140的第四實施方式的電路圖。
圖3F繪示本發明實施例的位元線電壓控制電路140的第五實施方式的電路圖。
圖3G繪示本發明實施例的位元線電壓控制電路140的第六實施方式的電路圖。
圖4繪示本發明實施例的延遲器400的一實施方式的電路圖。
圖5A繪示本發明實施例的位元線多工器120以及感測電路130的一實施方式。
圖5B、圖6A~圖6F繪示本發明實施例的感測器510的多個實施方式。
140‧‧‧位元線電壓控制電路
141‧‧‧控制器
142‧‧‧電壓上拉電路
143‧‧‧電壓下拉電路
144‧‧‧電壓維持器
PI‧‧‧記憶庫選擇信號
CLK‧‧‧時脈信號
PWR‧‧‧位元線電源

Claims (19)

  1. 一種位元線電壓控制電路，適用於一靜態隨機存取記憶裝置，包括：一控制器，接收一記憶庫選擇信號以及一時脈信號，依據該記憶庫選擇信號以及該時脈信號來決定一上拉時間週期、一下拉時間週期以及一電壓維持時間週期；一電壓上拉電路，耦接該控制器，該電壓上拉電路在該上拉時間週期依據一第一參考電壓上拉一位元線電源；一電壓下拉電路，耦接該控制器，該電壓下拉電路在該下拉時間週期依據一第二參考電壓下拉該位元線電源；以及一電壓維持器，耦接該控制器，該電壓維持器在該電壓維持時間週期使該位元線電源維持等於一輸出電壓，其中，該電壓維持時間週期在該上拉時間週期以及該下拉時間週期之後。
  2. 如申請專利範圍第1項所述之位元線電壓控制電路，其中該輸出電壓介於該第一參考電壓以及該第二參考電壓間，且該第一參考電壓大於該第二參考電壓。
  3. 如申請專利範圍第1項所述之位元線電壓控制電路，其中該上拉時間週期發生在該下拉時間週期之前，或該上拉時間週期發生在該下拉時間週期之後。
  4. 如申請專利範圍第1項所述之位元線電壓控制電路，其中該電壓上拉電路包括：至少一上拉電晶體，該上拉電晶體具有第一端、第二 端以及控制端，該上拉電晶體的第一端接收該第一參考電壓，該上拉電晶體的控制端接收一第一控制信號，該上拉電晶體的第二端耦接至該位元線電源，其中，該控制信號應該上拉時間週期以產生該第一控制信號。
  5. 如申請專利範圍第4項所述之位元線電壓控制電路，其中該電壓下拉電路包括：至少一下拉電晶體，該下拉電晶體具有第一端、第二端以及控制端，該下拉電晶體的第二端接收該第二參考電壓，該下拉電晶體的控制端接收一第二控制信號，該下拉電晶體的第一端耦接至該位元線電源，其中，該控制信號應該下拉時間週期以產生該第二控制信號。
  6. 如申請專利範圍第5項所述之位元線電壓控制電路，其中該電壓維持器包括：一第一電晶體，具有第一端、第二端以及控制端，該第一電晶體的第一端接收該第一參考電壓，該第一電晶體的控制端耦接一第三控制信號，該第一電晶體的第二端耦接至該位元線電源；以及一第二電晶體，具有第一端、第二端以及控制端，該第二電晶體的第二端接收該第二參考電壓，該第二電晶體的控制端耦接該第三控制信號，該第二電晶體的第一端耦接至該位元線電源，其中，該控制信號應該電壓維持時間週期以產生該第 三控制信號。
  7. 如申請專利範圍第6項所述之位元線電壓控制電路，其中該控制器包括：一第一反向器，接收該時脈信號；一及閘，其第一輸入端耦接該第一反向器的輸出端，其第二輸入端接收該記憶庫選擇信號，其輸出端產生該第二控制信號的一位元；一第二反向器，接收該時脈信號；一反或閘，其第一輸入端耦接該及閘的輸出端，其第二輸入端接收該時脈信號；一第一延遲器，其輸入端耦接該第二反向器的輸出端，其輸出端產生該第一控制信號；一第二延遲器，其輸入端耦接該反或閘的輸出端，其輸出端產生該第二控制信號的另一位元；以及一第三延遲器，其輸入端耦接該及閘的輸出端，其輸出端產生該第三控制信號。
  8. 如申請專利範圍第7項所述之位元線電壓控制電路，其中該控制器更包括：一第三反向器，耦接在該第三延遲器耦接該及閘的路徑間，其中該第三反向器的輸入端耦接至該及閘的輸出端，該第三反向器的輸出端耦接至該第三延遲器的輸入端。
  9. 如申請專利範圍第7項所述之位元線電壓控制電路，其中該控制器更包括：一第三反向器，其輸入端耦接至該第三延遲器的輸出 端，其中，該第三延遲器的輸出端產生該第三控制信號的一位元，該第三反向器的輸出端產生該第三控制信號的另一位元。
  10. 如申請專利範圍第6項所述之位元線電壓控制電路，其中該控制器包括：一及閘，其一輸入端接收該記憶庫選擇信號，其另一輸入端接收該時脈信號；一第一反向器，接收該時脈信號；一第二反向器，其輸入端耦接至該及閘的輸出端；一第一延遲器，其輸入端耦接至該第一反向器的輸出端，其輸出端產生該第一控制信號；一第二延遲器，其輸入端耦接至該第二反向器的輸出端；一第一反或閘，其第一輸入端耦接該第二延遲器的輸出端，其第二輸入端耦接該第二反向器的輸入端，其輸出端產生該第二控制信號；以及一第三延遲器，其輸入端耦接該及閘的輸出端，其輸出端產生該第三控制信號。
  11. 如申請專利範圍第6項所述之位元線電壓控制電路，其中該控制器包括：一及閘，其一輸入端接收該記憶庫選擇信號，其另一輸入端接收該時脈信號，其輸出端產生該第一控制信號的一位元； 一反向器，其輸入端耦接該及閘的輸出端；一第一延遲器，其輸入端耦接該反向器的輸出端，其輸出端產生該第一控制信號的另一位元；一第二延遲器，其輸入端接收該時脈信號，其輸出端產生該第二控制信號；以及一第三延遲器，其輸入端耦接該及閘的輸出端，其輸出端產生該第三控制信號。
  12. 一種靜態隨機存取記憶裝置，包括：一記憶胞陣列，具有多數的位元線；一位元線多工器，耦接記憶胞陣列，該位元線多工器接收一位元線電源，並選擇該些位元線中的多個選中位元線對；一感測電路，耦接該位元線多工器，針對各該選中位元線對上的資料進行感測以對應產生一讀出資料；以及一位元線電壓控制電路，耦接該位元線多工器，用以提供該位元線電源，該位元線電壓控制電路包括：一控制器，接收一記憶庫選擇信號以及一時脈信號，依據該記憶庫選擇信號以及該時脈信號來決定一上拉時間週期、一下拉時間週期以及一電壓維持時間週期；一電壓上拉電路，耦接該控制器，該電壓上拉電路在該上拉時間週期依據一第一參考電壓上拉一位元線電源；一電壓下拉電路，耦接該控制器，該電壓下拉電路在該下拉時間週期依據一第二參考電壓上拉該位元線電 源；以及一電壓維持器，耦接該控制器，該電壓維持器在該電壓維持時間週期使該位元線電源維持等於一輸出電壓，其中，該電壓維持時間週期在該上拉時間週期以及下拉時間週期之後。
  13. 如申請專利範圍第12項所述之靜態隨機存取記憶裝置，其中該感測電路包括多數個感測器，該些感測器分別耦接該些該些選中位元線對的其中之一，各該感測器包括：一資料傳輸開關，其一端接收該第一參考電壓或該第二參考電壓，其另一端耦接至一第一端點，該資料傳輸開關依據各該選中位元線對的其中之一上的資料以導通或斷開；一選擇開關，耦接在該第一端點以及一讀取位元線間，該選擇開關依據一讀取選擇信號以導通或斷開；一預充電開關，其一端耦接該讀取位元線，其另一端耦接至該第一參考電壓或該第二參考電壓，該預充電開關依據一預充電信號而導通或斷開；以及一緩衝器，其輸入端耦接該讀取位元線，其輸出端產生該讀出資料。
  14. 如申請專利範圍第12項所述之靜態隨機存取記憶裝置，其中該感測電路包括多數個感測器，該些感測器分別耦接該些該些選中位元線對的其中之一，各該感測器 包括：一資料傳輸開關，該資料傳輸開關依據各該選中位元線對的其中之一上的資料以導通或斷開，該資料傳輸開關的一端耦接至一讀取位元線；一選擇開關，其一端耦接至該資料傳輸開關的另一端，其另一端耦接至該第一參考電壓或第二參考電壓，該選擇開關依據一讀取選擇信號以導通或斷開；一預充電開關，其一端耦接該第一參考電壓或第二參考電壓，其第二端耦接至該讀取位元線，該預充電開關依據一預充電信號而導通或斷開；以及一緩衝器，其輸入端耦接該讀取位元線，其輸出端產生該讀出資料。
  15. 如申請專利範圍第12項所述之靜態隨機存取記憶裝置，其中該輸出電壓介於該第一參考電壓以及該第二參考電壓間，且該第一參考電壓大於該第二參考電壓。
  16. 如申請專利範圍第12項所述之靜態隨機存取記憶裝置，其中該上拉時間週期發生在該下拉時間週期之前，或該上拉時間週期發生在該下拉時間週期之後。
  17. 如申請專利範圍第12項所述之靜態隨機存取記憶裝置，其中該電壓上拉電路包括：至少一上拉電晶體，該上拉電晶體具有第一端、第二端以及控制端，該上拉電晶體的第一端接收該第一參考電壓，該上拉電晶體的控制端接收一第一控制信號，該上拉電晶體的第二端耦接至該位元線電源， 其中，該控制信號應該上拉時間週期以產生該第一控制信號。
  18. 如申請專利範圍第17項所述之靜態隨機存取記憶裝置，其中該電壓下拉電路包括：至少一下拉電晶體，該下拉電晶體具有第一端、第二端以及控制端，該下拉電晶體的第二端接收該第二參考電壓，該下拉電晶體的控制端接收一第二控制信號，該上拉電晶體的第一端耦接至該位元線電源，其中，該控制信號應該下拉時間週期以產生該第二控制信號。
  19. 如申請專利範圍第18項所述之靜態隨機存取記憶裝置，其中該電壓維持器包括：一第一電晶體，具有第一端、第二端以及控制端，該第一電晶體的第一端接收該第一參考電壓，該第一電晶體的控制端耦接一第三控制信號，該第一電晶體的第二端耦接至該位元線電源；以及一第二電晶體，具有第一端、第二端以及控制端，該第二電晶體的第二端接收該第二參考電壓，該第二電晶體的控制端耦接該第三控制信號，該第二電晶體的第一端耦接至該位元線電源，其中，該控制信號應該電壓維持時間週期以產生該第三控制信號。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI566246B (zh) * 2015-06-26 2017-01-11 國立成功大學 具維持讀取訊號的隨機存取記憶體
CN107481754A (zh) * 2016-06-07 2017-12-15 中芯国际集成电路制造(上海)有限公司 一种多路选择电路、静态随机存取存储器以及电子装置
KR102820350B1 (ko) * 2017-02-06 2025-06-16 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
CN110729015B (zh) * 2018-07-17 2025-06-10 西安格易安创集成电路有限公司 一种位线电压的控制电路及Nand Flash
CN108957814B (zh) * 2018-08-29 2021-08-13 南京京东方显示技术有限公司 一种液晶显示装置及电路补偿方法
US11404094B2 (en) * 2018-09-27 2022-08-02 Intel Corporation Transmitter circuitry with N-type pull-up transistor and low output voltage swing
CN111367341B (zh) * 2018-12-26 2022-07-01 北京兆易创新科技股份有限公司 一种参考电压产生电路和nand芯片

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6084809A (en) * 1996-07-19 2000-07-04 Hitachi Ltd. Main amplifier circuit and input-output bus for a dynamic random access memory
US6222782B1 (en) * 1999-06-08 2001-04-24 Hyundai Electronics Industries Co., Ltd. Control circuit for a bit line equalization signal in semiconductor memory
US6574148B2 (en) * 2001-07-12 2003-06-03 Micron Technology, Inc. Dual bit line driver for memory
TWI273599B (en) * 2003-05-06 2007-02-11 Ibm Dynamic semiconductor memory device and bit line precharge method therefor
US20080137440A1 (en) * 2006-12-07 2008-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell with separate read and write ports
US20090316465A1 (en) * 2008-06-24 2009-12-24 Freescale Semiconductor, Inc Efficient word lines, bit line and precharge tracking in self-timed memory device
US20120081948A1 (en) * 2010-10-05 2012-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1139880A (ja) 1997-07-16 1999-02-12 Mitsubishi Electric Corp 半導体記憶装置
US6075729A (en) 1997-09-05 2000-06-13 Hitachi, Ltd. High-speed static random access memory
EP0944089A1 (en) 1998-03-16 1999-09-22 Nec Corporation Semiconductor memory device
JP2002025287A (ja) * 2000-07-12 2002-01-25 Hitachi Ltd 半導体記憶装置
JP3784301B2 (ja) * 2001-11-09 2006-06-07 富士通株式会社 半導体記憶装置
US7193445B2 (en) * 2002-08-14 2007-03-20 Ip-First, Llc Non-inverting domino register
KR100596977B1 (ko) * 2004-08-20 2006-07-05 삼성전자주식회사 외부 기준 전압과 내부 기준 전압을 동시에 이용하는 기준전압 발생 회로 및 이를 이용한 기준 전압 발생 방법
KR100670699B1 (ko) * 2004-11-01 2007-01-17 주식회사 하이닉스반도체 온 다이 터미네이션 회로를 갖는 반도체메모리소자
KR100846369B1 (ko) * 2005-09-29 2008-07-15 주식회사 하이닉스반도체 출력 드라이빙 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6084809A (en) * 1996-07-19 2000-07-04 Hitachi Ltd. Main amplifier circuit and input-output bus for a dynamic random access memory
US6222782B1 (en) * 1999-06-08 2001-04-24 Hyundai Electronics Industries Co., Ltd. Control circuit for a bit line equalization signal in semiconductor memory
US6574148B2 (en) * 2001-07-12 2003-06-03 Micron Technology, Inc. Dual bit line driver for memory
TWI273599B (en) * 2003-05-06 2007-02-11 Ibm Dynamic semiconductor memory device and bit line precharge method therefor
US20080137440A1 (en) * 2006-12-07 2008-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell with separate read and write ports
US20090316465A1 (en) * 2008-06-24 2009-12-24 Freescale Semiconductor, Inc Efficient word lines, bit line and precharge tracking in self-timed memory device
US20120081948A1 (en) * 2010-10-05 2012-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof

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