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TWI502735B - 雙側影像感測器 - Google Patents

雙側影像感測器 Download PDF

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TWI502735B
TWI502735B TW102112397A TW102112397A TWI502735B TW I502735 B TWI502735 B TW I502735B TW 102112397 A TW102112397 A TW 102112397A TW 102112397 A TW102112397 A TW 102112397A TW I502735 B TWI502735 B TW I502735B
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TW
Taiwan
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semiconductor wafer
image sensor
single semiconductor
pixel
charge
Prior art date
Application number
TW102112397A
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English (en)
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TW201347161A (zh
Inventor
洪曉英
多明尼克 麥西堤
Original Assignee
豪威科技股份有限公司
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Filing date
Publication date
Application filed by 豪威科技股份有限公司 filed Critical 豪威科技股份有限公司
Publication of TW201347161A publication Critical patent/TW201347161A/zh
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Publication of TWI502735B publication Critical patent/TWI502735B/zh

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    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
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Description

雙側影像感測器
本發明大體係關於影像感測器之領域，且更特定而言，係關於形成在半導體晶粒上之主動像素感測器。
為減小互補金屬氧化物半導體(CMOS)影像感測器之大小，需要深度按比例調整之亞微米CMOS製程。此產生問題，因為隨著CMOS製程按比例調整至小尺寸，製程整合及結構之細節改變，此通常導致像素效能之降級。此降級之一些實例涉及淺渠溝隔離，及重度摻雜逆行井(retrograde well)。兩者對於建置深亞微米裝置均係必需的，但對像素之暗電流具有不利影響。因此，已經做了很多工作將光電偵測器及像素再整合且再最佳化至新的亞微米CMOS影像感測器設計中。
設計者面臨相對於亞微米CMOS裝置之設計及製造之取捨。一方面，不移動至更大程度按比例調整之CMOS製程維持了像素影像品質，但導致相對大之像素。另一方面，移動至更大程度按比例調整之CMOS製程產生較小像素，但導致此等較小像素之低填充因數及影像品質之降級。此產生了對再整合及再設計光電偵測器以獲得可接受之影像品質的需要。
一種解決方案為與CMOS電路分離而建置光電偵測器。影像感測器例如可建置在不同晶圓上，且該晶圓使用三維整合或晶圓級互連技術而接合在一起。然而，包括接合在一起之兩個不同晶圓之影像感測 器設計歸因於需要堆疊之晶圓之間的晶圓間連接器而產生具有相對厚之構型及增加之複雜性的影像感測器。
100‧‧‧影像感測器
102‧‧‧像素
104‧‧‧垂直連接器
105‧‧‧像素陣列
106‧‧‧垂直連接器
108‧‧‧半導體晶粒
110‧‧‧讀出電路
112‧‧‧周邊區
115‧‧‧功能邏輯
120‧‧‧控制電路
125‧‧‧像素電路
130‧‧‧讀出行
200‧‧‧像素電路
204‧‧‧垂直連接器
210‧‧‧頂側電路
212‧‧‧底側電路
302‧‧‧像素
304‧‧‧像素
306‧‧‧支援電路
308‧‧‧半導體晶粒
310‧‧‧基板
312‧‧‧頂側磊晶(EPI)層
314‧‧‧底側磊晶層
316‧‧‧隔離區
318‧‧‧光電二極體區
320‧‧‧釘紮層
322‧‧‧傳送閘
324‧‧‧浮動擴散區
324b‧‧‧延伸之浮動擴散區
326‧‧‧垂直連接器
328‧‧‧隔離區
330‧‧‧節點
332‧‧‧底側互連層
334‧‧‧介電層
336‧‧‧頂側互連層
338‧‧‧彩色濾光器
340‧‧‧微透鏡
342‧‧‧金屬層
344‧‧‧金屬層
346‧‧‧金屬層
348‧‧‧金屬層
350‧‧‧金屬層
400‧‧‧像素電路
404‧‧‧垂直連接器
410‧‧‧頂側電路
412‧‧‧底側電路
502‧‧‧像素
504‧‧‧像素
542‧‧‧金屬層
552‧‧‧重設閘/閘極
554‧‧‧汲極區
556‧‧‧閘極
558‧‧‧源極區
560‧‧‧汲極區
602‧‧‧像素
604‧‧‧像素
628‧‧‧接面隔離區
642‧‧‧金屬層
700‧‧‧影像感測器
702‧‧‧像素群組
704‧‧‧垂直連接器
705‧‧‧像素陣列
706‧‧‧垂直連接器
707‧‧‧像素
708‧‧‧半導體晶粒
712‧‧‧周邊區
802‧‧‧像素群組
804‧‧‧垂直連接器
810‧‧‧頂側電路
812‧‧‧底側電路
830‧‧‧節點
902‧‧‧像素
904‧‧‧像素
1002‧‧‧像素
1004‧‧‧像素
1028‧‧‧接面隔離區
1042‧‧‧金屬層
1102‧‧‧像素
1108‧‧‧佈線
1109‧‧‧絕緣體
1112‧‧‧周邊區
1202‧‧‧穿矽通孔
1204‧‧‧隔離區
1208‧‧‧驅動器電路
1212‧‧‧周邊區
1230‧‧‧節點
1300‧‧‧影像感測器封裝
1310‧‧‧半導體晶粒
1312‧‧‧感測元件
1314‧‧‧處理邏輯
1318‧‧‧周邊連接器
1320‧‧‧彩色濾光器及微透鏡總成
1330‧‧‧結合氧化物
1340‧‧‧矽載體
1350‧‧‧頂部玻璃
1352‧‧‧底部玻璃
1354‧‧‧DAM
1360‧‧‧周邊佈線
1362‧‧‧焊球
1370‧‧‧控制器
FD‧‧‧浮動擴散節點
PD‧‧‧光電二極體
SF‧‧‧源極隨耦器
T1‧‧‧傳送電晶體
T2‧‧‧重設電晶體
T3‧‧‧源極隨耦器電晶體
T4‧‧‧選擇電晶體
參看以下圖式描述本發明之非限制性且非排他性實施例，圖式中除非另外指定，否則相同參考數字貫穿各圖指代相同零件。
圖1A為根據本發明之實施例之具有像素陣列及垂直連接器的影像感測器之俯視圖。
圖1B為圖1A之影像感測器之仰視圖。
圖2為說明根據本發明之實施例之影像感測器內的兩個4T像素之像素電路之電路圖。
圖3A為根據本發明之實施例之具有安置在半導體晶粒之底側上的支援電路之影像感測器的兩個像素之橫截面圖。
圖3B為根據本發明之實施例之具有安置在半導體晶粒之底側上的支援電路(其包括延伸之浮動擴散)之影像感測器的兩個像素之橫截面圖。
圖4為說明根據本發明之實施例之具有安置在半導體晶粒之頂側上的重設電晶體之影像感測器內的兩個4T像素之像素電路之另一電路圖。
圖5為根據本發明之實施例之具有安置在半導體晶粒之頂側上的重設閘之影像感測器的兩個像素之橫截面圖。
圖6為根據本發明之實施例之具有安置在半導體晶粒之底側上的支援電路之影像感測器的兩個像素之橫截面圖。
圖7為根據本發明之實施例之具有配置成像素群組之像素陣列的影像感測器之俯視圖，其中每一群組包括共用之垂直連接。
圖8為說明根據本發明之實施例之影像感測器內的像素群組之像素電路的電路圖。
圖9A為根據本發明之實施例之具有共用之電荷轉電壓轉換器及共用之垂直連接的影像感測器之兩個像素之橫截面圖。
圖9B為根據本發明之實施例之具有延伸且共用之電荷轉電壓轉換器的影像感測器之兩個像素之橫截面圖。
圖10為根據本發明之實施例之具有共用之電荷轉電壓轉換器的影像感測器之兩個像素之橫截面圖。
圖11為根據本發明之實施例之具有實施為佈線之垂直連接器的影像感測器之周邊區之橫截面圖。
圖12為根據本發明之實施例之具有實施為穿矽通孔(TSV)之垂直連接器的影像感測器之周邊區之橫截面圖。
圖13為根據本發明之實施例之影像感測器封裝之橫截面圖。
在以下描述中，陳述眾多特定細節以提供對實施例之澈底理解。然而，熟習相關技術者將認識到，本文描述之技術可在無該等特定細節中之一或多者之情況下實踐，或以其他方法、組件、材料等實踐。在其他例子中，未詳細展示或描述眾所周知之結構、材料或操作以避免混淆特定態樣。
貫穿本說明書中對「一實施例」之參考意味著，結合該實施例描述之特定特徵、結構或特性包括在本發明之至少一實施例中。因此，片語「在一實施例中」貫穿本說明書中各處之出現不一定全部指代同一實施例。此外，特定特徵、結構或特性可以任何適宜之方式在一或多個實施例中組合。
簡言之，本發明之實施例包括形成在單一半導體晶圓上之雙側影像感測器，其中晶圓之一側包括光電偵測器，諸如光電二極體，且其中晶圓之另一側包括支援電路，諸如像素電晶體、控制電路、讀出電路、功能邏輯等。如本文所揭示，利用半導體晶圓之兩側允許設計 者針對晶圓之頂側上的光電偵測器使用一CMOS製程流程，且針對晶圓之底側上之支援電路使用單獨的CMOS製程流程，同時與上文描述之習知接合晶圓解決方案相比亦減小影像感測器之總體厚度及複雜性。或者，同一CMOS製程流程可用於晶圓之頂側及底側兩者，但具有允許不同佈局複雜性之不同設計規則。舉例而言，包括支援電路之底側可使用65nm設計規則，從而允許相對較複雜之佈局，而包括光電感測元件之頂側可使用相同製程流程，但使用適於相對較大電路元件之110nm設計規則。
圖1A為根據本發明之實施例之具有像素陣列105及垂直連接器104及106的影像感測器100之俯視圖。像素陣列105係形成在半導體晶粒108上之像素(例如，像素102)之二維(「2D」)陣列。在一實施例中，影像感測器100係主動像素感測器，其中例如每一像素係互補金屬氧化物(「CMOS」)成像像素。主動像素感測器如此命名係因為每一像素含有一或多個主動電組件或像素電路(諸如，像素電晶體)。如所說明，每一像素配置成列(例如，列R1至Ry)及行(例如，行C1至Cx)以獲取人、地點或物體之影像資料，該影像資料可接著用於呈現該人、地點或物體之2D影像。
影像感測器100可包括任何數目個像素。舉例而言，影像感測器100可包括1280行乘960列像素。影像感測器100包括垂直連接器104及106。垂直連接器104及106用於將形成在半導體晶粒108之頂側上的電路與形成在半導體晶粒108之底側上的支援電路電耦合。在所說明之實例中，垂直連接器106沿著周邊區112中之影像感測器100之至少一邊緣形成。儘管圖1A僅說明形成在周邊區112中之垂直連接器106之一行，但其他實施例可包括影像感測器100之兩個或兩個以上周邊邊緣上之垂直連接器106。垂直連接器104展示為安置在像素陣列105內。在一實施例中，每一像素102包括像素(例如，像素102)內之對應 垂直連接器104。然而，在其他實施例中，如下文將參看圖7至圖10所論述，垂直連接器104可在多個像素102之間共用。
儘管圖1A將影像感測器100說明為包括安置在像素102內之垂直連接器104連同安置在周邊區112中之垂直連接器106之組合，但影像感測器100之其他實施例可包括像素陣列105內之垂直連接器104，而不包括周邊區112中之垂直連接器106。在又一實施例中，影像感測器100可包括周邊區112中之垂直連接器106，而不包括像素陣列105內之垂直連接器104。
圖1B為圖1A之影像感測器100之仰視圖。圖1B將影像感測器100說明為進一步包括安置在半導體晶粒108之底側上的支援電路。圖1B之所說明實例將支援電路展示為包括像素電路125、讀出行130、讀出電路110、功能邏輯115及控制電路120。
像素電路125藉助垂直連接器104耦合至半導體晶粒108之頂側上的像素陣列105，且可包括主動電路組件(例如，像素電晶體)以用於像素之操作。舉例而言，像素電路125可包括針對每一像素102之源極隨耦器(SF)電晶體、重設閘電晶體(RG)、行選擇(RSEL)電晶體及電源電壓(VDD )。
在每一像素已獲取其影像資料或影像電荷之後，影像資料藉助讀出行130讀出至讀出電路110。讀出電路110可包括放大電路、類比轉數位(「ADC」)轉換電路等。影像資料接著傳送至功能邏輯115，功能邏輯115可簡單地儲存影像資料或甚至藉由應用後期影像效果(例如，裁剪、旋轉、移除紅眼、調整亮度、調整對比度等)來操縱影像資料。在一實施例中，讀出電路110可一次讀出沿著讀出行130之一列影像資料，或可使用多種其他技術(未說明，諸如，所有像素同時串行讀出或完全並行讀出)讀出影像資料。
控制電路120藉助垂直連接器106及像素電路125耦合至像素陣列 105以控制像素陣列105之操作特性。舉例而言，控制電路120可產生用於控制影像獲取之快門信號。在一實施例中，快門信號係用於同時啟用像素陣列105內之所有像素以在單一獲取窗期間同時俘獲其各別影像資料之全域快門信號。在替代實施例中，快門信號係滾動快門信號，藉此像素之每一列、行或群組在連續獲取窗期間被循序啟用。
根據本發明之教示，在其他實施例中，位於影像感測器100之底側處的支援電路可包括額外或不同類比及/或數位電路。此類類比及/或數位電路之實例包括(但不限於)列及行解碼器及驅動器、每行取樣及保持電路、類比信號處理鏈、數位成像處理區塊、記憶體、時序及控制電路、輸入/輸出(I/O)，及結合墊。實例包括適於影像感測器100之功能之邏輯電路之其他實施例。
圖2為說明根據本發明之實施例之像素陣列內的兩個四電晶體(「4T」)像素之像素電路200之電路圖。像素電路200係用於實施圖1A及圖1B之像素陣列105內之每一像素的一種可能的像素電路架構。然而，應瞭解，本發明之實施例不限於4T像素架構；事實上，得益於本發明之一般熟習此項技術者將理解，本發明之教示適用於3T設計、5T設計及各種其他像素架構。
在圖2中，像素Pa及Pb配置成兩列及一行。像素電路200中之每一像素之所說明實施例包括光電偵測器(例如，光電二極體PD)、傳送(TX)電晶體T1、重設(RST)電晶體T2、源極隨耦器(SF)電晶體T3、選擇(SEL)電晶體T4及電荷轉電壓轉換器(例如，浮動擴散節點(FD))。如圖2所示，光電二極體PD、傳送電晶體T1及浮動擴散節點FD包括在頂側電路210中，且因此安置在圖1A及圖1B之諸如晶粒108之半導體晶粒的頂側上。重設電晶體T2、源極隨耦器電晶體T3及選擇電晶體T4展示為包括在底側電路212中，且因此安置在圖1A及圖1B之諸如晶粒108之半導體晶粒的底側上。
在操作期間，傳送電晶體T1接收傳送信號TX，該等傳送信號TX將在光電二極體PD中累積之電荷傳送至浮動擴散節點FD。在一實施例中，浮動擴散節點FD可耦合至用於暫時儲存影像電荷之儲存電容器(未圖示)。浮動擴散FD節點接著藉助垂直連接器204電耦合至半導體晶粒之底側上的源極隨耦器電晶體T3。換言之，垂直連接器204將頂側電路210電耦合至底側電路212。垂直連接器204可為上文提及之垂直連接器中之任一者，例如圖1A及圖1B之垂直連接器104或垂直連接器106。
重設電晶體T2耦合在電力軌VDD與浮動擴散節點FD之間以在重設信號RST之控制下重設像素(例如，將FD及PD放電或充電至預設電壓)。浮動擴散節點FD經耦合以控制SF電晶體T3之閘極。SF電晶體T3耦合在電力軌VDD與選擇電晶體T4之間。SF電晶體T3作為源極隨耦器操作，提供來自浮動擴散FD之高阻抗輸出。最終，選擇電晶體T4在選擇信號SEL之控制下選擇性地將像素之輸出耦合至讀出行以自影像感測器之其他像素中選擇該像素。
在一實施例中，TX信號、RST信號及SEL信號由圖1B之控制電路120產生。在其中像素陣列105用全域快門操作之實施例中，全域快門信號耦合至整個像素陣列105中之每一傳送電晶體T1之閘極以同時開始自每一像素之光電二極體PD之電荷傳送。或者，滾動快門信號可施加至傳送電晶體T1之群組。
圖3A為根據本發明之實施例之具有安置在半導體晶粒308之底側上的支援電路306之影像感測器的兩個像素302及304之橫截面圖。像素302之所說明實例包括支援電路306、基板310、頂側磊晶(EPI)層312、底側磊晶層314、隔離區316、光電偵測器(例如，光電二極體區318)、釘紮層320、傳送閘322、電荷轉電壓轉換器(例如，浮動擴散區324)、垂直連接器326、隔離區328、節點330、底側互連層332、介 電層334、頂側互連層336、彩色濾光器338及微透鏡340。頂側互連層336展示為包括金屬層342，且底側互連層332展示為包括金屬層344、346、348及350。像素302及304係圖2之像素Pa及Pb以及圖1A及1B之像素陣列105內之像素102之可能實施。
如圖3A之實施例中所展示，半導體晶粒308包括安置在基板310上的頂側磊晶(epi)層312及安置在基板310之與磊晶層312相對之表面上的底側磊晶層314。因此，頂側磊晶層312可提供半導體晶粒308之頂側，而底側磊晶層314提供半導體晶粒308之底側。在一實施例中，基板310為單一矽層。作為實例，基板310可為自諸如結晶矽之矽鑄塊切割之晶圓之單一層。基板310可因而具有磊晶生長在其表面上以形成磊晶層312及/或磊晶層314之一或多個矽層。在一實施例中，磊晶層312及314為P-摻雜磊晶層，而基板310為P+摻雜。應注意，半導體晶粒308未必係按比例繪製。舉例而言，基板310可具有約500微米至700微米之厚度，而磊晶層312及314各自可具有約10微米之厚度。並且，儘管圖3A將半導體晶粒308展示為包括頂側磊晶層312及底側磊晶層314兩者，但其他實施例可包括僅一磊晶層乃至無磊晶層且仍自本文之教示獲益。舉例而言，在一實施例中，半導體晶粒308不包括底側磊晶層314，且支援電路306直接形成在基板310之底側內。
像素302及304之所說明實施例為前側照明(FSI)主動像素。作為實例，光電二極體區318安置在半導體晶粒308之頂側上的頂側磊晶層312內，且回應於入射在半導體晶粒308之頂側上之光而累積影像電荷。在一實施例中，光電二極體區318藉助釘紮層320而實施為釘紮光電二極體。
傳送閘322展示為安置在半導體晶粒308之頂側上在光電二極體區318與浮動擴散324之間。在操作期間，傳送閘322藉助頂側互連層336中之金屬層342接收傳送信號。傳送閘322接著將累積在光電二極 體區318中之電荷傳送至浮動擴散區324。在一實施例中，影像感測器包括傳送閘驅動器(未圖示)，其位於半導體晶粒308之頂側上之周邊中且藉助頂側互連層336中之金屬層342耦合至傳送閘322。在另一實施例中，傳送閘驅動器包括在半導體晶粒308之底側上的支援電路306中。在此實施例中，包括在支援電路306中之傳送閘驅動器耦合至底側互連層332之金屬層344，該金屬層344耦合至第二垂直連接器(未圖示)，第二垂直連接器接著耦合以藉助頂側互連層336之金屬層342將傳送信號提供至傳送閘322。用於在半導體晶粒308之頂側與底側之間發射額外信號(諸如，上文提及之傳送信號)之額外垂直連接器可位於半導體晶粒308之周邊區中，且將在下文參看圖11及圖12更詳細論述。
如圖3A所示，像素302包括垂直連接器326。在一實施例中，垂直連接器326包括自浮動擴散區324延伸至位於半導體晶粒308之底側上的節點330之金屬。在根據本發明之實施例中，垂直連接器326可實施為穿矽通孔(TSV)，且可橫向被隔離區328圍繞。隔離區328可實施為任何非導電材料，例如二氧化矽，且可經包括以將垂直連接器326與基板310以及磊晶層312及314隔離。
垂直連接器326及底側互連層332用以將浮動擴散區324(其位於半導體晶粒308之頂側處)電連接至支援電路306(其位於半導體晶粒308之底側處)。在如圖3A所示之一實施例中，垂直連接器326電連接至底側上之節點330，節點330進一步電連接至底側互連層332，底側互連層332進一步經由金屬層(諸如，344、346、348及350)電連接至支援電路306。在根據本發明之另一實施例中，垂直連接器326可在無節點330之情況下電連接至底側互連層332。舉例而言，垂直連接器326可直接連接至底側互連層332之金屬層344、346、348或350，金屬層344、346、348或350進一步電連接至支援電路306。在又一實施例 中，垂直連接器326電連接至節點330，節點330直接連接至支援電路306。
在一實施例中，支援電路306包括底側像素電路，諸如圖2之底側電路212。舉例而言，浮動擴散區324可藉助垂直連接器326電耦合至源極隨耦器電晶體(例如，圖2之電晶體T3)，其中源極隨耦器電晶體位於支援電路306中之半導體晶粒308之底側上。換言之，垂直連接器326將半導體晶粒308之頂側上之像素電路與底側上之像素電路電耦合。
圖3B中說明浮動擴散324及垂直連接器326之替代實施例。如此圖所示，頂側與底側之間的電連接以延伸之浮動擴散區324b實現，延伸之浮動擴散區324b跨越半導體晶粒308。延伸之浮動擴散區324b可為N+，且可額外由P+層(未圖示)圍繞。延伸之浮動擴散324b在頂側連接至傳送閘322，且在底側電耦合至支援電路306。舉例而言，延伸之浮動擴散324b可直接電耦合至源極隨耦器電晶體(例如，圖2之電晶體T3)。延伸之浮動擴散324b與支援電路306之間的其他電耦合類似於涉及先前段落中揭示之垂直連接器326之實例。
現在參看圖3A及圖3B兩者，半導體晶粒308之底側處之每一像素302及304可包括支援電路306。包括在支援電路306中之組件及電路之類型可取決於影像感測器之目的或用途。作為實例，支援電路306可包括針對像素之源極隨耦器(SF)電晶體、重設閘電晶體(RG)、列選擇(RSEL)電晶體及電源電壓(VDD )。在本發明之其他實施例中，支援電路306可包括額外或不同類比及/或數位電路。此類類比及/或數位電路之實例包括(但不限於)列及行解碼器及驅動器、每行取樣及保持電路、類比信號處理鏈、數位成像處理區塊、記憶體、時序及控制電路、輸入/輸出(I/O)及結合墊。實例包括適於影像感測器之功能之邏輯電路的其他實施例。
因此，不同CMOS製程流程可單獨用於頂側及底側。或者，相同CMOS製程流程可用於晶圓之頂側及底側兩者，但具有允許不同佈局複雜性之不同設計規則。舉例而言，包括支援電路之底側可使用65nm設計規則，從而允許相對較複雜之佈局，而包括光電感測元件之頂側可使用相同製程流程，但使用適於相對較大電路元件之110nm設計規則。
圖3A及圖3B進一步將像素302說明為包括安置在頂側互連層336上之彩色濾光器338。彩色濾光器338可經組態以對每一光電二極體區318接收之入射光之頻寬進行濾波。作為實例，彩色濾光器338可經組態使得在紅光譜(或紅外光譜)處或附近傳播之光由光電二極體區318接收。在另一實例中，彩色濾光器338可經組態使得在綠光譜處或附近傳播之光由光電二極體區318接收。在又一實例中，彩色濾光器338可經組態使得在藍光譜處或附近傳播之光由光電二極體區318接收。在一實施例中，彩色濾光器338可經組態使得跨越大量顏色之光譜在全色光譜處或附近傳播之光由光電二極體區318接收。包括在像素陣列(例如，圖1A之像素陣列105)中之大量彩色濾光器338組合以形成彩色濾光器陣列。彩色濾光器陣列之實例可包括紅-綠-藍(RGB)、黃-青-品紅(YCM)，或彩色濾光器與全色濾光器之混合。微透鏡340形成在彩色濾光器338上，且用於朝向光電二極體區318聚焦光。
圖4為說明根據本發明之實施例之具有安置在半導體晶粒之頂側上的重設電晶體之影像感測器內之兩個4T像素(亦即，像素Pc及像素Pd)之像素電路之另一電路圖。像素電路400係用於實施圖1A及圖1B之像素陣列105內之每一像素的一種可能的像素電路架構。像素電路400類似於圖2之像素電路200而操作。亦即，像素電路400亦具有4T像素架構。然而，應瞭解，圖4之實施例不限於4T像素架構；事實上，得至本發明益處之一般熟習此項技術者將理解，本發明教示亦適用於 3T設計、5T設計及各種其他像素架構。
在圖4中，像素Pc及Pd配置成兩列及一行。與圖2之像素電路200一樣，像素電路400中之每一像素之所說明實施例包括光電偵測器(例如，光電二極體PD)、傳送(TX)電晶體T1、重設(RST)電晶體T2、源極隨耦器(SF)電晶體T3、選擇(SEL)電晶體T4及電荷轉電壓轉換器(例如，浮動擴散節點(FD))。然而，如圖4所示，光電二極體PD、傳送電晶體T1、浮動擴散節點FD及重設電晶體T2包括在頂側電路410中，且因此安置在諸如圖1A及1B之晶粒108之半導體晶粒之頂側上。源極隨耦器電晶體T3及選擇電晶體T4展示為包括在底側電路412中，且因此安置在諸如圖1A及1B之晶粒108之半導體晶粒之底側上。浮動擴散FD節點藉助垂直連接器404電耦合至半導體晶粒之底側上的源極隨耦器電晶體T3。換言之，垂直連接器404將頂側電路410電耦合至底側電路412。垂直連接器404可為上文提及之垂直連接器中之任一者，諸如圖1A及圖1B之垂直連接器104或垂直連接器106。
圖5為根據本發明之實施例之具有安置在半導體晶粒308之頂側上的重設閘552之影像感測器的兩個像素502及504之橫截面圖。像素502及504係圖4之像素Pc及Pd以及圖1A及圖1B之像素陣列105內之像素102之可能的實施。像素502及504大體類似於圖3之像素302及304操作。然而，像素502及504包括安置在半導體晶粒308之頂側上之重設電晶體。另外，像素502及504包括安置在半導體晶粒308之底側上且直接耦合至垂直連接器326之源極隨耦器電晶體之閘極556。
如圖5之實施例中展示，像素502包括安置在半導體晶粒308之頂側上的磊晶層312內之重設電晶體之汲極區554。像素502包括安置在半導體晶粒308之頂側上在浮動擴散區324與汲極區554之間的重設電晶體之閘極552。重設閘552及汲極區554形成用於重設像素502之重設電晶體之一部分，且表示圖4之重設電晶體T2之一可能的實施。藉由 將重設電晶體T2置放在半導體晶粒308之頂側上且在不經過晶圓之情況下將其電耦合至浮動擴散324，需要相對少之電壓來重設電路。相比之下，圖2及圖3A中之實施例展示半導體晶粒308之底側上的重設電晶體T2，其經由晶圓分別藉由垂直連接器204及326電耦合至頂側上之浮動擴散324。經由晶圓(其可達500至700nm)之電耦合產生更多電壓降，藉此需要相對多之電壓來重設電路。
在操作期間，重設閘552藉助頂側互連層336中之金屬層542接收重設信號。重設閘552接著藉由將浮動擴散區耦合至預定電壓(諸如，電壓VDD)而重設像素。在一實施例中，影像感測器包括位於半導體晶粒308之頂側上的周邊中且藉助頂側互連層336中之金屬層542耦合至重設閘552之重設閘驅動器(未圖示)。在另一實施例中，重設閘驅動器包括在半導體晶粒308之底側上的支援電路306中。在此實施例中，包括在支援電路306中之重設閘驅動器耦合至底側互連層332之金屬層346，金屬層346耦合至第二垂直連接器(未圖示)，第二垂直連接器接著經耦合以藉助頂側互連層336之金屬層542將重設信號提供至重設閘552。如上文所提及，用於在半導體晶粒308之頂側與底側之間發射額外信號(例如，上文提及之重設信號)之額外垂直連接器可位於半導體晶粒308之周邊區中，且將在下文參看圖11及圖12更詳細論述。
如圖5所示，垂直連接器326包括自浮動擴散區324延伸至源極隨耦器電晶體之閘極556之金屬。源極隨耦器電晶體包括閘極556、汲極區560及源極區558。源極隨耦器電晶體包括在閘極556下方在源極區558與汲極區560之間的通道區(未圖示)。閘極556安置在半導體晶粒308之底側上在底側磊晶層314上。汲極區560及源極區558安置在底側磊晶層314內且耦合至閘極556。閘極556、汲極區560及源極區558形成用於提供來自浮動擴散區324之高阻抗輸出之源極隨耦器電晶體之一部分，且表示圖4之源極隨耦器電晶體T3之一可能的實施。在一實 施例中，汲極區560維持在預定電壓，諸如電壓VDD。
儘管圖5說明具有全部安置在半導體晶粒308之頂側上的光電二極體區318、傳送閘322及重設電晶體(亦即，重設閘552及汲極區554)且像素電路之其餘部分位於底側上之支援電路306中的像素502之實施例，但其他實施例可包括安置在半導體晶粒308之頂側上的像素502之像素電路之更多乃至全部。舉例而言，在一實施例中，光電二極體區318、傳送閘322、重設電晶體、源極隨耦器電晶體及選擇電晶體可全部位於導體晶粒308之頂側上。在此實施例中，列選擇電晶體之輸出可耦合至與位於半導體晶粒308之底側上的額外支援電路(諸如，讀出電路或功能邏輯，例如參見圖1B之讀出電路110及功能邏輯115)電連接之垂直連接器。
圖6為根據本發明之實施例之具有安置在半導體晶粒308之底側上的支援電路306之影像感測器的兩個像素602及604之橫截面圖。像素602及604係圖2之像素Pa及Pb、圖4之像素Pc及Pd以及圖1A及圖1B之像素陣列105內之像素102之可能的實施。像素602及604大體類似於圖3A之像素302及304而操作。然而，像素602及604不包括像素本身內之垂直連接器。事實上，垂直連接器(未圖示)包括在半導體晶粒308之周邊區(例如，圖1A之周邊區112)中之像素陣列外部。
舉例而言，像素602包括橫向且在底側被接面隔離區628圍繞之浮動擴散區324，接面隔離區628係與浮動擴散324相反之類型之經摻雜井。舉例而言，浮動擴散324可為N+，而經摻雜井628為P+。又，傳送閘322展示為安置在半導體晶粒308之頂側上在光電二極體區318與浮動擴散324之間。在操作期間，傳送閘322藉助互連層336接收傳送信號。傳送閘322接著將累積在光電二極體區318中之電荷傳送至浮動擴散區324。在一實施例中，浮動擴散區324電耦合至包括在半導體晶粒308之底側上的支援電路306中之額外像素電路。舉例而言，在圖 6之所說明實施例中，浮動擴散區324耦合至頂側互連層336之金屬層642，金屬層642耦合至半導體晶粒之周邊區中之垂直連接器(未圖示)，垂直連接器接著耦合至底側互連層332之金屬層348，且接著在底側耦合至安置在半導體晶粒308內之支援電路306。位於半導體晶粒308之周邊區中的垂直連接器之實例將在下文參看圖11及圖12更詳細論述。
圖7為根據本發明之實施例具有配置成像素群組(例如，像素群組702)之像素陣列705的影像感測器700之俯視圖，其中每一群組包括共用之垂直連接(例如，垂直連接器704)。像素陣列705係形成在半導體晶粒708上之像素(例如，像素707)之二維(「2D」)陣列。在一實施例中，影像感測器700係主動像素感測器，其中例如每一像素係互補金屬氧化物(「CMOS」)成像像素。如所說明，每一像素配置成列(例如，列R1至Rj)及行(例如，行C1至Ci)以獲取人、地點或物體之影像資料，該影像資料可接著用於呈現該人、地點或物體之2D影像。像素陣列705之像素配置成像素群組(例如，像素群組702)，其中每一像素群組共用至少一垂直連接器(例如，垂直連接器704)。儘管圖7將每一像素群組說明為包括四個像素，但像素群組之其他實施例可各自包括兩個、三個、五個或更多個別像素。
垂直連接器704及706用於將形成在半導體晶粒708之頂側上之電路與形成在半導體晶粒708之底側上之支援電路電耦合。在所說明之實例中，垂直連接器706沿著周邊區712中之影像感測器700之至少一邊緣形成。儘管圖7僅說明形成在周邊區712中之垂直連接器706之一行，其他實施例可包括影像感測器700之兩個或兩個以上周邊區上之垂直連接器706。垂直連接器704展示為安置在像素陣列705內。在一實施例中，每一像素群組702包括像素群組(例如，像素群組702)內之對應垂直連接器704。然而，在其他實施例中，位於周邊區712中之垂 直連接器706之一或多者可為在像素群組間共用之垂直連接器。因此，儘管圖7將影像感測器700說明為包括安置在像素群組702內之垂直連接器704連同安置在周邊區712中之垂直連接器706之組合，但影像感測器700之其他實施例可包括像素群組702內之共用垂直連接器704，而不包括周邊區712中之垂直連接器706。在又一實施例中，影像感測器700可包括周邊區712中之共用垂直連接器706，而不包括每一像素群組702內之垂直連接器704。
圖8為說明根據本發明之實施例之影像感測器內的像素群組802之像素電路之電路圖。像素群組802係用於實施圖7之像素陣列705內的每一像素群組之一種可能的像素電路架構。
在圖8之實施例中，每一像素群組802包括四個鄰近像素，其中每一像素包括光電偵測器(例如，光電二極體PD)及傳送(TX)電晶體T1。然而，在此實施例中，電荷轉電壓轉換器(例如，浮動擴散節點(FD))、重設(RST)電晶體T2、源極隨耦器(SF)電晶體T3及選擇(SEL)電晶體T4在像素群組802之像素間共用。舉例而言，圖8將每一像素之傳送電晶體T1說明為耦合至單一浮動擴散FD，其中浮動擴散FD耦合至單一重設電晶體T2及單一源極隨耦器電晶體T3。
如圖8所示，光電二極體PD、傳送電晶體T1及共用之浮動擴散節點FD包括在頂側電路810中，且因此安置在諸如圖7之晶粒708之半導體晶粒的頂側上。重設電晶體T2、源極隨耦器電晶體T3及選擇電晶體T4展示為包括在底側電路812中，且因此安置在諸如圖7之晶粒708之半導體晶粒的底側上。
在操作期間，傳送電晶體T1接收傳送信號TX，該等傳送信號TX將累積在光電二極體PD中之電荷傳送至共用浮動擴散節點FD。在一實施例中，浮動擴散節點FD可耦合至用於暫時儲存影像電荷之儲存電容器(未圖示)。浮動擴散FD節點接著藉助垂直連接器804電耦合至 半導體晶粒之底側上的節點830。換言之，垂直連接器804將頂側電路810電耦合至底側電路812。垂直連接器804可為上文提及之垂直連接器中之任一者，諸如圖7之垂直連接器704或垂直連接器706。或者，頂側電路810至底側電路812之電耦合可以自頂側經由晶圓延伸至底側之浮動擴散(諸如，圖3B之延伸之浮動擴散324b)實現。在一實施例中，TX信號、RST信號及SEL信號由控制電路(諸如，圖1B之控制電路120)產生。
在一實施例中，像素群組802中之多個像素間對浮動擴散節點FD之共用允許多種像素併像(pixel binning)方式。舉例而言，若干彩色像素信號可藉助共用之浮動擴散節點FD併像在一起以產生全色信號。類似地，相同顏色之若干像素可併像在一起以在較低空間解析度下產生較高敏感度之輸出。在一實施例中，為了像素陣列之一顏色但不為其他顏色犧牲空間解析度。亦即，在此實例中，四個紅色像素可併像在一起，同時保留個別像素用於綠色及藍色。在又一實例中，多種顏色之像素併像在一起以產生高敏感度低空間解析度全色信號。舉例而言，三乘三像素群組可包括兩個紅色像素、4個綠色像素及2個藍色像素，其中中間像素位置為共同浮動擴散。
圖9A為根據本發明之實施例之具有共用之電荷轉電壓轉換器(例如，浮動擴散區324)及共用之垂直連接(例如，垂直連接器326)的影像感測器之兩個像素902及904之橫截面圖。像素902及904係圖7之像素群組702之兩個像素及圖8之像素群組802之兩個像素之可能的實施。像素902及904大體類似於圖3A之像素302及304而操作。然而，像素902及904共用浮動擴散區324及垂直連接器326。
如圖9A之實施例中展示，像素902之傳送閘322及像素904之傳送閘322兩者耦合至浮動擴散區324。在操作期間，傳送閘322藉助頂側互連層336中之金屬層342接收傳送信號。傳送閘322接著將累積在其 相應之光電二極體區318中之電荷傳送至浮動擴散區324。在一實施例中，垂直連接器326包括自浮動擴散區324延伸至位於半導體晶粒308之底側上的節點330之金屬。藉由參考，節點330可與圖8之像素群組802中之節點830對應。
如圖9A所示之浮動擴散324、垂直連接器328及節點330之替代實施例為如圖9B所示之延伸之浮動擴散324b。跨越半導體晶粒308之延伸之浮動擴散324b可為N+，且可額外被P+層(未圖示)圍繞。延伸之浮動擴散324b在頂側連接至像素902及904之傳送閘322，且在底側電耦合至支援電路306。延伸之浮動擴散324b與支援電路306之間的電耦合之實例類似於涉及先前段落中之垂直連接器326之實例。
圖10為根據本發明之實施例之具有共用之電荷轉電壓轉換器(例如，浮動擴散區324)之影像感測器的兩個像素1002及1004之橫截面圖。像素1002及1004係圖7之像素群組702之兩個像素及圖8之像素群組802之兩個像素之可能的實施。像素1002及1004大體類似於圖9之像素902及904而操作。然而，像素1002及1004之像素群組不包括像素群組內之垂直連接器。事實上，垂直連接器(未圖示)包括在半導體晶粒308之周邊區(諸如，圖7之周邊區712)中之像素陣列外部。
如圖10之實施例中展示，像素1002之傳送閘322及像素1004之傳送閘322兩者安置在半導體晶粒308之頂側上，且兩者耦合至浮動擴散區324。在操作期間，傳送閘322藉助頂側互連層336中之金屬層342接收傳送信號。傳送閘322接著將累積在其各別光電二極體區318中之電荷傳送至浮動擴散區324。
在圖10之所說明實例中，共用之浮動擴散區324橫向且在底部被接面隔離區1028圍繞，接面隔離區1028係與浮動擴散324相反之類型之井。舉例而言，浮動擴散可為N+，而經摻雜井1028可為P+。在一實施例中，浮動擴散區324電耦合至包括在半導體晶粒308之底側上的 支援電路306中之額外像素電路。舉例而言，在圖10之所說明實施例中，浮動擴散區324耦合至頂側互連層336之金屬層1042，金屬層1042耦合至半導體晶粒308之周邊區中之垂直連接器(未圖示)，垂直連接器接著耦合至底側互連層332之金屬層348，且接著在底側耦合至安置在半導體晶粒308內之支援電路306。位於半導體晶粒308之周邊區中的垂直連接器之實例將在下文參看圖11及圖12更詳細論述。
圖11為根據本發明之實施例具有實施為佈線1108之垂直連接器的影像感測器之周邊區1112之橫截面圖。像素1102可為先前提及之像素中之任一者，包括圖1A之像素102、圖2之像素Pa、圖3A及圖3B之像素302、圖4之像素Pc、圖5之像素502、圖6之像素602、圖7之像素702、圖9A及圖9B之像素902，以及圖10之像素1002。周邊區1112可與圖1A之周邊區112或與圖7之周邊區712對應。
如圖11所示，佈線1108位於半導體晶粒之周邊區1112處，且將頂側互連層336與底側互連層332電連接。在一實施例中，佈線1108為一或多根電線，其可為絕緣的，耦合至頂側互連層336之金屬層且佈設在半導體晶粒之側邊緣周圍，且接著耦合至底側互連層332之金屬層。在另一實施例中，佈線1108係形成在半導體晶粒之側邊緣上之金屬跡線，且與先前實施例一樣類似地耦合至頂側及底側。此外，佈線1108可藉由絕緣體1109與半導體晶粒之側邊緣絕緣，絕緣體1109可為介電質(諸如，氧化矽)。
位於周邊區1112中之垂直連接器(諸如，佈線1108)可用於在半導體晶粒之頂側與底側之間發射信號。舉例而言，用於控制像素電路之信號之一或多者(諸如，傳送信號、重設信號及選擇信號)可藉助一或多個佈線1108自底側上之支援電路306傳送至頂側電路。另外，如先前提及，頂側處之像素1102之浮動擴散區可藉助佈線1108耦合至底側處之源極隨耦器電晶體。
圖12為根據本發明之實施例之具有實施為穿矽通孔(TSV)1202之垂直連接器的影像感測器之周邊區1212之橫截面圖。所說明之像素陣列包括鄰近於周邊區1212之像素，且可為先前提及之像素中之任一者，包括圖1A之像素102、圖2之像素Pa、圖3A及圖3B之像素302、圖4之像素Pc、圖5之像素502、圖6之像素602、圖7之像素702、圖9A及圖9B之像素902，以及圖10之像素1002。周邊區1212可與圖1A之周邊區112或與圖7之周邊區712對應。
如圖12所示，TSV 1202位於半導體晶粒之周邊區1212處，且將頂側互連層336與底側互連層332電連接。在一實施例中，TSV 1202包括自半導體晶粒之頂側延伸至底側之金屬且橫向被隔離區1204圍繞。底側互連層332可進一步包括在底側耦合至TSV 1202之節點1230。在替代實施例中，互連層332不包括節點1230，且TSV 1202直接與金屬層344、346、348或350中之至少一者耦合。
TSV 1202可用於在半導體晶粒之頂側與底側之間發射信號。舉例而言，用於控制像素電路之信號之一或多者(諸如，傳送信號、重設信號及選擇信號)可藉助一或多個TSV 1202自底側上之支援電路306傳送至頂側電路。在一實施例中，驅動器電路1208包括在半導體晶粒之底側處之周邊區1212中，用於驅動位於頂側之像素電晶體中之一或多者。因此，在此實施例中，驅動器電路1208可產生輸出至金屬層344上之傳送信號，金屬層344耦合至節點1230，節點1230耦合至TSV 1202，TSV 1202耦合至金屬層342用於輸出至位於半導體晶粒之頂側上的像素之傳送閘。另外，如先前所提及，頂側處之像素之浮動擴散區可藉助TSV 1202耦合至底側處之源極隨耦器電晶體。
圖13為根據本發明之實施例之影像感測器封裝之橫截面圖。影像感測器封裝1300之所說明實施例包括半導體晶粒1310、彩色濾光器及微透鏡總成1320、結合氧化物1330、矽載體1340、頂部玻璃1350、 底部玻璃1352、周邊佈線1360及控制器1370。
半導體晶粒1310在其頂側包括感測元件1312(其可包括光電偵測器)、傳送閘及電荷轉電壓轉換機構，如本文所揭示。感測元件1312之頂側可額外包括諸如重設電晶體、源極隨耦器及行選擇電晶體之讀出電路之部分或全部。半導體晶粒1310在其底側包括處理邏輯1314，其可包括列及行解碼器及驅動器、每行取樣及保持電路、類比信號處理鏈、數位成像處理區塊、記憶體、時序及控制電路、輸入/輸出(I/O)，及結合墊。半導體晶粒之底側可額外包括支援電路，其可包括讀出電路之部分或全部。
彩色濾光器及微透鏡總成1320位於感測元件1312頂部。在根據本發明之實施例中，頂部玻璃1350位於彩色濾光器及微透鏡總成1320頂部，且如圖所示置於DAM 1354上方。半導體晶粒1310之底側藉由結合氧化物1330結合至矽載體1340。在根據本發明之實施例中，底部玻璃1352如圖所示附接至矽載體1340。或者，半導體晶粒1310之底側藉由結合氧化物1330結合至矽載體1340，或直接結合至底部玻璃1352。換言之，存在結合氧化物1330及矽載體，或存在底部玻璃1352，但並非兩者。
在根據本發明之實施例中，半導體晶粒1310在其頂側及底側以及其周邊周圍包括如圖所示之周邊連接器1318。周邊佈線1360位於堆疊之周邊處，且如圖所示連接至周邊連接器1318。周邊佈線1360之實例包括絕緣電線及形成在半導體晶粒1310之側邊緣上之金屬跡線，其中金屬跡線藉由絕緣體(未圖示)與半導體晶粒1310之側邊緣絕緣。藉由參考，周邊佈線1360之實例可與圖11之佈線1108對應。周邊佈線1360提供半導體晶粒1310之頂側與底側之間的電連接，及半導體晶粒1310與成像器1300之其他元件之間的電連接。舉例而言，如圖13所示，周邊佈線1360利用焊球1362電連接至控制器1370。控制器1370對 半導體晶粒1310實行控制，且處理自半導體晶粒1310接收之資料。
本發明之所說明實施例之以上描述(包括說明書摘要中描述之內容)不希望為詳盡的或將本發明限於所揭示之精確形式。雖然本文出於說明性目的描述本發明之特定實施例及實例，但如熟習相關技術者將瞭解，在本發明之範疇內之各種修改係可能的。
可鑒於上文之詳細描述對本發明作出此等修改。所附申請專利範圍中使用之術語不應解釋為將本發明限於說明書中揭示之特定實施例。實情為，本發明之範疇應完全由所附申請專利範圍判定，所附申請專利範圍應根據確立之申請專利範圍解釋原則來解釋。
302‧‧‧像素
304‧‧‧像素
306‧‧‧支援電路
308‧‧‧半導體晶粒
310‧‧‧基板
312‧‧‧頂側磊晶(EPI)層
314‧‧‧底側磊晶層
316‧‧‧隔離區
318‧‧‧光電二極體區
320‧‧‧釘紮層
322‧‧‧傳送閘
324b‧‧‧延伸之浮動擴散區
326‧‧‧垂直連接器
328‧‧‧隔離區
330‧‧‧節點
332‧‧‧底側互連層
334‧‧‧介電層
336‧‧‧頂側互連層
338‧‧‧彩色濾光器
340‧‧‧微透鏡
342‧‧‧金屬層
344‧‧‧金屬層
346‧‧‧金屬層
348‧‧‧金屬層
350‧‧‧金屬層

Claims (30)

  1. 一種影像感測器，其包含：一單一半導體晶圓晶粒，其具有一第一側及與該第一側相對之一第二側；安置在該單一半導體晶圓晶粒內在該第一側上之一像素之一光電偵測器，其用於回應於入射在該單一半導體晶圓晶粒之該第一側上之光而累\積一影像電荷；安置在該單一半導體晶圓晶粒內在該第一側上之該像素之一電荷轉電壓轉換器；安置在該單一半導體晶圓晶粒之該第一側上在該光電偵測器與該電荷轉電壓轉換器之間的該像素之一傳送閘，其用以將該影像電荷自該光電偵測器傳送至該電荷轉電壓轉換器；及支援電路，其安置在該單一半導體晶圓晶粒內在該第二側上，且電耦合至該電荷轉電壓轉換器。
  2. 如請求項1之影像感測器，其中該電荷轉電壓轉換器自該第一側穿過該單一半導體晶圓晶粒延伸至該第二側。
  3. 如請求項1之影像感測器，其進一步包含一垂直連接器，該垂直連接器耦合至該電荷轉電壓轉換器以將該電荷轉電壓轉換器電耦合至該單一半導體晶圓晶粒之該第二側上的該支援電路。
  4. 如請求項3之影像感測器，其中該垂直連接器安置在該單一半導體晶圓晶粒內，且自該電荷轉電壓轉換器延伸至該單一半導體晶圓晶粒之該第二側。
  5. 如請求項3之影像感測器，其中該垂直連接器安置在該單一半導體晶圓晶粒之一周邊區中，該影像感測器進一步包含安置在該單一半導體晶圓晶粒之該第一側上以將該電荷轉電壓轉換器電 耦合至該垂直連接器之一互連層。
  6. 如請求項5之影像感測器，其中該垂直連接器安置在該單一半導體晶圓晶粒內，且自該單一半導體晶圓晶粒之該第一側延伸至該第二側。
  7. 如請求項5之影像感測器，其中該垂直連接器包含自該第一側開始圍繞該單一半導體晶圓晶粒之一側邊緣到達該第二側之一佈線。
  8. 如請求項3之影像感測器，其中該垂直連接器包含一穿矽通孔(TSV)。
  9. 如請求項1之影像感測器，其中該支援電路包含一源極隨耦器電晶體，其具有安置在該單一半導體晶圓晶粒之該第二側上的一閘極，其中該源極隨耦器電晶體之該閘極電耦合至該電荷轉電壓轉換器以提供來自該電荷轉電壓轉換器之一高阻抗輸出。
  10. 如請求項1之影像感測器，其進一步包含：一驅動器電路，其安置在該單一半導體晶圓晶粒內在該第二側上；及一垂直連接器，其經安置以將該第一側上之該傳送閘與該單一半導體晶圓晶粒之該第二側上的該驅動器電路電耦合。
  11. 如請求項1之影像感測器，其進一步包含安置在該單一半導體晶圓晶粒之該第二側上之一互連層，用於將該電荷轉電壓轉換器電耦合至該第二側上之該支援電路。
  12. 如請求項1之影像感測器，其中該支援電路包含選自由以下各項組成的群組之該像素之一或多個像素電路電晶體：經耦合以重設該像素之一重設電晶體；經耦合以提供來自該電荷轉電壓轉換器之一高阻抗輸出之一源極隨耦器電晶體；及經耦合以自該影像感測器之其他像素中選擇該像素以供讀出之一選擇電晶 體。
  13. 如請求項1之影像感測器，其中該支援電路包含選自由以下各項組成的群組之一或多個電路：一列解碼器、一行解碼器、一列驅動器、一行驅動器、一行取樣及保持電路、一類比信號處理鏈、一數位成像處理區塊、記憶體、一時序及控制電路、一輸入/輸出(I/O)電路，及一結合墊。
  14. 如請求項1之影像感測器，其進一步包含：該像素之一重設電晶體之一汲極區，該汲極區安置在該單一半導體晶圓晶粒內在該第一側上；及安置在該單一半導體晶圓晶粒之該第一側上在該電荷轉電壓轉換器與該重設電晶體之該汲極區之間的該重設電晶體之一閘極，其中該重設電晶體經耦合以重設該像素。
  15. 如請求項1之影像感測器，其中該單一半導體晶圓晶粒包含：一基板；一第一磊晶(epi)層，其安置在該基板上以提供該單一半導體晶圓晶粒之該第一側，其中該光電偵測器及電荷轉電壓轉換器安置在該第一epi層內；及一第二epi層，其安置在該基板之與該第一epi層相對之一表面上，該第二epi層用以提供該單一半導體晶圓晶粒之該第二側，其中該支援電路安置在該第二epi層內。
  16. 如請求項1之影像感測器，其中該像素係包括在該影像感測器中之一像素陣列之一第一像素，該影像感測器進一步包含該像素陣列之安置在該單一半導體晶圓晶粒之該第一側上鄰近於該第一像素之一第二像素，其中該電荷轉電壓轉換器係耦合至該第一像素之該傳送閘且耦合至該第二像素之一傳送閘之一共用之電荷轉電壓轉換器。
  17. 一種互補金屬氧化物半導體(「CMOS」)影像感測器，其包含：一單一半導體晶圓晶粒，其具有一第一側及與該第一側相對之一第二側；配置成複數個列及行之一像素陣列，其中每一像素包括：安置在該單一半導體晶圓晶粒內在該第一側上之一光電偵測器，其用於回應於入射在該單一半導體晶圓晶粒之該第一側上之光而累積一影像電荷；安置在該單一半導體晶圓晶粒內在該第一側上之一電荷轉電壓轉換器；安置在該單一半導體晶圓晶粒之該第一側上在該光電偵測器與該電荷轉電壓轉換器之間的一傳送閘，其用以將該影像電荷自該光電偵測器傳送至該電荷轉電壓轉換器；及支援電路，其安置在該單一半導體晶圓晶粒內在該第二側上，且電耦合至該電荷轉電壓轉換器。
  18. 如請求項17之影像感測器，其中該電荷轉電壓轉換器自該第一側穿過該單一半導體晶圓晶粒延伸至該第二側。
  19. 如請求項17之影像感測器，其進一步包含至少一垂直連接器，該至少一垂直連接器耦合至該電荷轉電壓轉換器以將該電荷轉電壓轉換器電耦合至該單一半導體晶圓晶粒之該第二側上的該支援電路。
  20. 如請求項19之影像感測器，其中每一像素之該垂直連接器安置在該單一半導體晶圓晶粒內，且自該電荷轉電壓轉換器延伸至該單一半導體晶圓晶粒之該第二側。
  21. 如請求項19之影像感測器，其中每一像素之該垂直連接器安置在該單一半導體晶圓晶粒之一周邊區中，該影像感測器進一步包含安置在該單一半導體晶圓晶粒之該第一側上以將該電荷轉 電壓轉換器電耦合至該垂直連接器之一互連層。
  22. 如請求項21之影像感測器，其中該垂直連接器安置在該單一半導體晶圓晶粒內，且自該單一半導體晶圓晶粒之該第一側延伸至該第二側。
  23. 如請求項21之影像感測器，其中該垂直連接器包含自該第一側開始圍繞該單一半導體晶圓晶粒之一側邊緣到達該第二側之一佈線。
  24. 如請求項19之影像感測器，其中該垂直連接器包含一穿矽通孔(TSV)。
  25. 如請求項17之影像感測器，其中該支援電路包含選自由以下各項組成的群組之該像素之一或多個像素電路電晶體：經耦合以重設該像素之一重設電晶體；經耦合以提供來自該電荷轉電壓轉換器之一高阻抗輸出之一源極隨耦器電晶體；及經耦合以自該影像感測器之其他像素選擇該像素以供讀出之一選擇電晶體。
  26. 如請求項17之影像感測器，其中該支援電路包含一源極隨耦器電晶體，其具有安置在該單一半導體晶圓晶粒之該第二側上的一閘極，其中該源極隨耦器電晶體之該閘極電耦合至該電荷轉電壓轉換器以提供來自該電荷轉電壓轉換器之一高阻抗輸出。
  27. 如請求項17之影像感測器，其進一步包含安置在該單一半導體晶圓晶粒之該第二側上之一互連層，用於將該電荷轉電壓轉換器電耦合至該第二側上之該支援電路。
  28. 如請求項17之影像感測器，其中該支援電路包含選自由以下各項組成的群組之一或多個電路：一列解碼器、一行解碼器、一列驅動器、一行驅動器、一行取樣及保持電路、一類比信號處理鏈、一數位成像處理區塊、記憶體、一時序及控制電路、一 輸入/輸出(I/O)電路，及一結合墊。
  29. 如請求項17之影像感測器，其中每一像素進一步包含：一重設電晶體之一汲極區，該汲極區安置在該單一半導體晶圓晶粒內在該第一側上；及安置在該單一半導體晶圓晶粒之該第一側上在該電荷轉電壓轉換器與該重設電晶體之該汲極區之間的該重設電晶體之一閘極，其中該重設電晶體經耦合以重設該像素。
  30. 如請求項17之影像感測器，其中該單一半導體晶圓晶粒包含：一基板；一第一磊晶(epi)層，其安置在該基板上以提供該單一半導體晶圓晶粒之該第一側，其中每一像素之該光電偵測器及電荷轉電壓轉換器安置在該第一epi層內；及一第二epi層，其安置在該基板之與該第一epi層相對之一表面上，該第二epi層用以提供該單一半導體晶圓晶粒之該第二側，其中每一像素之該支援電路安置在該第二epi層內。
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