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TWI501245B - 資料讀取方法、控制電路、記憶體模組與記憶體儲存裝置 - Google Patents

資料讀取方法、控制電路、記憶體模組與記憶體儲存裝置 Download PDF

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TWI501245B
TWI501245B TW102116115A TW102116115A TWI501245B TW I501245 B TWI501245 B TW I501245B TW 102116115 A TW102116115 A TW 102116115A TW 102116115 A TW102116115 A TW 102116115A TW I501245 B TWI501245 B TW I501245B
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TW
Taiwan
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read voltage
read
adjustment
voltages
word line
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Application number
TW102116115A
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TW201443902A (zh
Inventor
Kuo Yi Cheng
Wei Lin
Yu Hsiang Lin
Shao Wei Yen
Kuo Hsin Lai
Original Assignee
Phison Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Phison Electronics Corp filed Critical Phison Electronics Corp
Priority to TW102116115A priority Critical patent/TWI501245B/zh
Priority to US13/928,356 priority patent/US8830750B1/en
Publication of TW201443902A publication Critical patent/TW201443902A/zh
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  • Computer Hardware Design (AREA)
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Description

資料讀取方法、控制電路、記憶體模組與記憶體儲存裝置
本發明是有關於一種資料讀取方法以及使用此方法的控制電路、可複寫式非揮發性記憶體模組與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
圖1是根據習知技術所繪示之快閃記憶體元件的示意圖。
請參照圖1，快閃記憶體元件1包含用於儲存電子的電荷捕捉層(charge traping layer)2、用於施加電壓的控制閘極(Control Gate)3、穿遂氧化層(Tunnel Oxide)4與多晶矽間介電層(Interpoly Dielectric)5。當欲寫入資料至快閃記憶體元件1時，可藉由將電子注入電荷補捉層2以改變快閃記憶體元件1的臨界電壓，由此定義快閃記憶體元件1的數位高低態，而實現儲存資料的功能。在此，注入電子至電荷補捉層2的過程稱為程式化。反之，當欲將所儲存之資料移除時，藉由將所注入之電子從電荷補捉層2中移除，則可使快閃記憶體元件1回復為未被程式化前的狀態。
在寫入與抹除過程中，快閃記憶體元件1會隨著電子的多次的注入與移除而造成磨損，導致電子寫入速度增加並造成臨界電壓分佈變寬。因此，在多次寫入與抹除後，快閃記憶體元件1可能無法被正確地識別其儲存狀態，而產生錯誤位元。
本發明提供一種資料讀取方法、控制電路、可複寫式非揮發性記憶體模組與記憶體儲存裝置，其能夠在記憶胞的臨界電壓分佈偏移時，正確地識別其儲存狀態。
本發明範例實施例提出一種用於可複寫式非揮發性記憶體模組的資料讀取方法，其中可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線。本資料讀取方法包括：根據此些字元線之中的第一字元線的多個記憶胞的臨界電壓分佈決定對應第一字元線的記憶胞的第一讀取電壓；並且判斷第一字元線的記憶胞的臨界電壓分佈是否為正常分佈、右偏移分佈或左 偏移分佈。本資料讀取方法也包括：倘若第一字元線的記憶胞的臨界電壓分佈為右偏移分佈時，施予對應第一讀取電壓的第一右調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第一軟值；以及解碼對應第一字元線的記憶胞的第一軟值以獲取儲存於第一字元線的記憶胞中的第一頁資料。在此，第一右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，第一右調整讀取電壓組的每一正調整讀取電壓大於上述第一讀取電壓，第一右調整讀取電壓組的每一負調整讀取電壓小於上述第一讀取電壓，並且第一右調整讀取電壓組的正調整讀取電壓的數目大於第一右調整讀取電壓組的負調整讀取電壓的數目。
在本發明的一範例實施例中，上述資料讀取方法更包括：倘若第一字元線的記憶胞的臨界電壓分佈為左偏移分佈時，施予對應第一讀取電壓的第一左調整讀取電壓組至第一字元線以獲取對應第一字元線的記憶胞的第一軟值。在此，第一左調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，第一左調整讀取電壓組的每一正調整讀取電壓大於第一讀取電壓，第一左調整讀取電壓組的每一負調整讀取電壓小於第一讀取電壓，並且第一左調整讀取電壓組的負調整讀取電壓的數目大於第一左調整讀取電壓組的正調整讀取電壓的數目。
在本發明的一範例實施例中，上述資料讀取方法更包括：倘若第一字元線的記憶胞的臨界電壓分佈為正常分佈時，施 予對應第一讀取電壓的第一正常調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第一軟值。在此，第一正常調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，第一正常調整讀取電壓組的每一正調整電壓大於第一讀取電壓，第一正常調整讀取電壓組的每一負調整讀取電壓小於第一讀取電壓，並且第一正常調整讀取電壓組的正調整讀取電壓的數目等於第一正常調整讀取電壓組的負調整讀取電壓的數目。
在本發明的一範例實施例中，上述資料讀取方法更包括：根據第一字元線的記憶胞的臨界電壓分佈決定對應第一字元線的記憶胞的第二讀取電壓與第三讀取電壓。
在本發明的一範例實施例中，上述資料讀取方法更包括：倘若第一字元線的記憶胞的臨界電壓分佈為右偏移分佈時，施予對應第二讀取電壓的第二右調整讀取電壓組與對應第三讀取電壓的第三右調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第二軟值；以及；解碼對應第一字元線的記憶胞的第二軟值以獲取儲存於第一字元線的記憶胞中的第二頁資料。在此，第二右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，第二右調整讀取電壓組的每一正調整讀取電壓大於第二讀取電壓，第二右調整讀取電壓組的每一負調整讀取電壓小於第二讀取電壓，並且第二右調整讀取電壓組的正調整讀取電壓的數目大於第二右調整讀取電壓組的負調整讀 取電壓的數目。此外，第三右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，第三右調整讀取電壓組的每一正調整讀取電壓大於第三讀取電壓，第三右調整讀取電壓組的每一負調整讀取電壓小於第三讀取電壓，並且第三右調整讀取電壓組的正調整讀取電壓的數目大於第三右調整讀取電壓組的負調整讀取電壓的數目。
在本發明的一範例實施例中，上述資料讀取方法更包括：根據第一字元線的記憶胞的臨界電壓分佈決定對應連接至第一字元線的記憶胞的第四讀取電壓、第五讀取電壓、第六讀取電壓與第七讀取電壓。
在本發明的一範例實施例中，上述資料讀取方法更包括：倘若第一字元線的記憶胞的臨界電壓分佈為右偏移分佈時，施予對應第四讀取電壓的第四右調整讀取電壓組、對應第五讀取電壓的第五右調整讀取電壓組、對應第六讀取電壓的第六右調整讀取電壓組和對應第七讀取電壓的第七右調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第三軟值；以及解碼對應第一字元線的記憶胞的第三軟值以獲取儲存於第一字元線的記憶胞中的第三頁資料。在此，對應第四右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，第四右調整讀取電壓組的每一正調整讀取電壓大於第四讀取電壓，第四右調整讀取電壓組的每一負調整讀取電壓小於第四讀取電壓，並且第四右調整讀取電壓組的正調整讀取電壓的數目大於第 四右調整讀取電壓組的負調整讀取電壓的數目。對應第五右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，第五右調整讀取電壓組的每一正調整讀取電壓大於第五讀取電壓，第五右調整讀取電壓組的每一負調整讀取電壓小於第五讀取電壓，並且第五右調整讀取電壓組的正調整讀取電壓的數目大於第五右調整讀取電壓組的負調整讀取電壓的數目。對應第六右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，第六右調整讀取電壓組的每一正調整讀取電壓大於第六讀取電壓，第六右調整讀取電壓組的每一負調整讀取電壓小於第六讀取電壓，並且第六右調整讀取電壓組的正調整讀取電壓的數目大於第六右調整讀取電壓組的負調整讀取電壓的數目。對應第七右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，第七右調整讀取電壓組的每一正調整讀取電壓大於第七讀取電壓，第七右調整讀取電壓組的每一負調整讀取電壓小於第七讀取電壓，並且第七右調整讀取電壓組的正調整讀取電壓的數目大於第七右調整讀取電壓組的負調整讀取電壓的數目。
本發明範例實施例提出一種控制電路，用於從可複寫式非揮發性記憶體模組的多個記憶胞中讀取資料。本控制電路包括：介面、錯誤檢查與校正電路與記憶體管理電路。介面用以電性連接上述記憶胞、多條字元線與多條位元線，並且每一記憶胞與此些字元線的其中一條字元線以及此些位元線的其中一條位元線電性連接。記憶體管理電路耦接至此介面，並且用以此些字元 線之中的第一字元線的多個記憶胞的臨界電壓分佈決定對應此第一字元線的記憶胞的第一讀取電壓。此外，記憶體管理電路更用以判斷第一字元線的記憶胞的臨界電壓分佈是否為正常分佈、右偏移分佈或左偏移分佈。倘若第一字元線的記憶胞的臨界電壓分佈為右偏移分佈時，記憶體管理電路更用以施予對應第一讀取電壓的第一右調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第一軟值。再者，記憶體管理電路更用以傳送對應第一字元線的記憶胞的第一軟值給錯誤檢查與校正電路並且錯誤檢查與校正電路解碼對應第一字元線的記憶胞的第一軟值以獲取儲存於第一字元線的記憶胞中的第一頁資料。
在本發明的一範例實施例中，倘若第一字元線的記憶胞的臨界電壓分佈為左偏移分佈時，上述記憶體管理電路更用以施予對應第一讀取電壓的第一左調整讀取電壓組至第一字元線以獲取對應第一字元線的記憶胞的第一軟值。
在本發明的一範例實施例中，倘若第一字元線的記憶胞的臨界電壓分佈為正常分佈時，上述記憶體管理電路更用以施予對應第一讀取電壓的第一正常調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第一軟值。
在本發明的一範例實施例中，記憶體管理電路更用以根據第一字元線的記憶胞的臨界電壓分佈決定對應第一字元線的記憶胞的第二讀取電壓與第三讀取電壓。倘若第一字元線的記憶胞的臨界電壓分佈為右偏移分佈時，記憶體管理電路更用以施予對 應第二讀取電壓的第二右調整讀取電壓組與對應第三讀取電壓的第三右調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第二軟值。此外，記憶體管理電路更用以傳送對應第一字元線的記憶胞的第二軟值給錯誤檢查與校正電路並且錯誤檢查與校正電路解碼對應第一字元線的記憶胞的第二軟值以獲取儲存於第一字元線的記憶胞中的第二頁資料。
在本發明的一範例實施例中，上述記憶體管理電路更用以根據第一字元線的記憶胞的臨界電壓分佈決定對應第一字元線的記憶胞的第四讀取電壓、第五讀取電壓、第六讀取電壓與第七讀取電壓。
在本發明的一範例實施例中，倘若第一字元線的記憶胞的臨界電壓分佈為右偏移分佈時，記憶體管理電路更用以施予對應第四讀取電壓的第四右調整讀取電壓組、對應第五讀取電壓的第五右調整讀取電壓組、對應第六讀取電壓的第六右調整讀取電壓組和對應第七讀取電壓的第七右調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第三軟值。此外，記憶體管理電路更用以傳送對應第一字元線的記憶胞的第三軟值給錯誤檢查與校正電路並且錯誤檢查與校正電路解碼對應第一字元線的記憶胞的第三軟值以獲取儲存於第一字元線的記憶胞中的第三頁資料。
本發明範例實施例提出一種記憶體儲存裝置，其包括連接器、可複寫式非揮發性記憶體模組與記憶體控制器。連接器用 以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，並且每一記憶胞與此些字元線的其中一條字元線以及此些位元線的其中一條位元線電性連接。記憶體控制器耦接至連接器與可複寫式非揮發性記憶體模組，且用以根據此些字元線之中的第一字元線的多個記憶胞的臨界電壓分佈決定對應此第一字元線的記憶胞的第一讀取電壓。此外，記憶體控制器更用以判斷第一字元線的記憶胞的臨界電壓分佈是否為正常分佈、右偏移分佈或左偏移分佈。倘若第一字元線的記憶胞的臨界電壓分佈為右偏移分佈時，記憶體控制器更用以施予對應第一讀取電壓的第一右調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第一軟值。再者，記憶體控制器更用以解碼對應第一字元線的記憶胞的第一軟值以獲取儲存於第一字元線的記憶胞中的第一頁資料。
在本發明的一範例實施例中，倘若第一字元線的記憶胞的臨界電壓分佈為左偏移分佈時，上述記憶體控制器更用以施予對應第一讀取電壓的第一左調整讀取電壓組至第一字元線以獲取對應第一字元線的記憶胞的第一軟值。
在本發明的一範例實施例中，倘若第一字元線的記憶胞的臨界電壓分佈為正常分佈時，上述記憶體控制器更用以施予對應第一讀取電壓的第一正常調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第一軟值。
在本發明的一範例實施例中，記憶體控制器更用以根據 第一字元線的記憶胞的臨界電壓分佈決定對應第一字元線的記憶胞的第二讀取電壓與第三讀取電壓。倘若電性第一字元線的記憶胞的臨界電壓分佈為右偏移分佈時，記憶體控制器更用以施予對應第二讀取電壓的第二右調整讀取電壓組與對應第三讀取電壓的第三右調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第二軟值。此外，記憶體控制器更用以解碼對應第一字元線的記憶胞的第二軟值以獲取儲存於第一字元線的記憶胞中的第二頁資料。
在本發明的一範例實施例中，上述記憶體控制器更用以根據第一字元線的記憶胞的臨界電壓分佈決定對應第一字元線的記憶胞的第四讀取電壓、第五讀取電壓、第六讀取電壓與第七讀取電壓。
在本發明的一範例實施例中，倘若第一字元線的記憶胞的臨界電壓分佈為右偏移分佈時，記憶體控制器更用以施予對應第四讀取電壓的第四右調整讀取電壓組、對應第五讀取電壓的第五右調整讀取電壓組、對應第六讀取電壓的第六右調整讀取電壓組和對應第七讀取電壓的第七右調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第三軟值。此外，記憶體控制器更用以解碼對應第一字元線的記憶胞的第三軟值以獲取儲存於第一字元線的記憶胞中的第三頁資料。
本發明範例實施例提出一種記憶體模組，其包括多條字元線、多條位元線、多個記憶胞以及控制電路，其中每一記憶胞 與此些字元線的其中一條字元線以及此些位元線的其中一條位元線電性連接。控制電路耦接至此些字元線、此些位元線與此些記憶胞，且用以根據此些字元線之中的第一字元線的多個記憶胞的臨界電壓分佈決定對應此第一字元線的記憶胞的第一讀取電壓。此外，控制電路更用以判斷第一字元線的記憶胞的臨界電壓分佈是否為正常分佈、右偏移分佈或左偏移分佈。倘若第一字元線的記憶胞的臨界電壓分佈為右偏移分佈時，控制電路更用以施予對應第一讀取電壓的第一右調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第一軟值。再者，控制電路更用以解碼對應第一字元線的記憶胞的第一軟值以獲取儲存於第一字元線的記憶胞中的第一頁資料。
在本發明的一範例實施例中，倘若第一字元線的記憶胞的臨界電壓分佈為左偏移分佈時，上述控制電路更用以施予對應第一讀取電壓的第一左調整讀取電壓組至第一字元線以獲取對應第一字元線的記憶胞的第一軟值。
在本發明的一範例實施例中，倘若第一字元線的記憶胞的臨界電壓分佈為正常分佈時，上述控制電路更用以施予對應第一讀取電壓的第一正常調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第一軟值。
在本發明的一範例實施例中，控制電路更用以根據第一字元線的記憶胞的臨界電壓分佈決定對應第一字元線的記憶胞的第二讀取電壓與第三讀取電壓。倘若第一字元線的記憶胞的臨界 電壓分佈為右偏移分佈時，控制電路更用以施予對應第二讀取電壓的第二右調整讀取電壓組與對應第三讀取電壓的第三右調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第二軟值。此外，控制電路更用以解碼對應第一字元線的記憶胞的第二軟值以獲取儲存於第一字元線的記憶胞中的第二頁資料。
在本發明的一範例實施例中，上述控制電路更用以根據第一字元線的記憶胞的臨界電壓分佈決定對應第一字元線的記憶胞的第四讀取電壓、第五讀取電壓、第六讀取電壓與第七讀取電壓。
在本發明的一範例實施例中，倘若第一字元線的記憶胞的臨界電壓分佈為右偏移分佈時，控制電路更用以施予對應第四讀取電壓的第四右調整讀取電壓組、對應第五讀取電壓的第五右調整讀取電壓組、對應第六讀取電壓的第六右調整讀取電壓組和對應第七讀取電壓的第七右調整讀取電壓組至第一字元線來讀取多個位元資料作為對應第一字元線的記憶胞的第三軟值。此外，控制電路更用以解碼對應第一字元線的記憶胞的第三軟值以獲取儲存於第一字元線的記憶胞中的第三頁資料。
基於上述，本範例實施例的資料讀取方法、控制電路、可複寫式非揮發性記憶體模組與記憶體儲存裝置可以根據記憶胞的臨界電壓分佈使用適當的調整讀取電壓來獲取軟值，由此提升錯誤校正的能力，以避免資料遺失。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1‧‧‧快閃記憶體元件
2‧‧‧電荷補捉層
3‧‧‧控制閘極
4‧‧‧穿遂氧化層
5‧‧‧多晶矽間介電層
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接器
104‧‧‧記憶體控制器
106‧‧‧可複寫式非揮發性記憶體模組
2202‧‧‧記憶胞陣列
2204‧‧‧字元線控制電路
2206‧‧‧位元線控制電路
2208‧‧‧行解碼器
2210‧‧‧資料輸入/輸出緩衝器
2212‧‧‧控制電路
702‧‧‧記憶胞
704‧‧‧位元線
706‧‧‧字元線
708‧‧‧源極線
712‧‧‧選擇閘汲極電晶體
714‧‧‧選擇閘源極電晶體
VA‧‧‧第一讀取電壓
VB‧‧‧第二讀取電壓
VC‧‧‧第三讀取電壓
VD‧‧‧第四讀取電壓
VE‧‧‧第五讀取電壓
VF‧‧‧第六讀取電壓
VG‧‧‧第七讀取電壓
400(0)~400(N)‧‧‧實體區塊
202‧‧‧記憶體管理電路
204‧‧‧主機介面
206‧‧‧記憶體介面
208‧‧‧錯誤檢查與校正電路
210‧‧‧緩衝記憶體
212‧‧‧電源管理電路
282‧‧‧記憶單元
284‧‧‧軟值擷取單元
1501‧‧‧區塊
1503‧‧‧區塊
VANP1、VANP2、VANP3‧‧‧第一正常調整讀取電壓組的正調整讀取電壓
VANM1、VANM2、VANM3‧‧‧第一正常調整讀取電壓組的負調整讀取電壓
VARP1、VARP2、VARP3、VARP4‧‧‧第一右調整讀取電壓組的正調整讀取電壓
VARM1、VARM2‧‧‧第一右調整讀取電壓組的負調整讀取電壓
VALP1、VALP2‧‧‧第一左調整讀取電壓組的正調整讀取電壓
VALM1、VALM2、VALM3、VALM4‧‧‧第一左調整讀取電壓組的負調整讀取電壓
S1801、S1803、S1805、S1807、S1809、S1811、S1813、S1815、S1817、S1819、S1821‧‧‧資料讀取方法的步驟
圖1是根據習知技術所繪示之快閃記憶體元件的示意圖。
圖2是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖3是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖5是繪示根據第一範例實施例所繪示之記憶體儲存裝置的概要方塊圖。
圖6是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖7是根據一範例實施例所繪示的記憶胞陣列的示意圖。
圖8是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖9是根據一範例實施例所繪示之程式化記憶胞的示意圖。
圖10是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖11是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖12是根據本發明範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
圖13是根據一範例實施例所繪示之記憶體控制器的概要方塊圖。
圖14是根據一範例實施例所繪示當記憶胞多次程式化與抹除後儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖15是根據本範例實施例所繪示之以正常調整讀取電壓組來從欲讀取之記憶胞中獲取軟值的示意圖。
圖16是根據本範例實施例所繪示之以右調整讀取電壓組來從欲讀取之記憶胞中獲取軟值的示意圖。
圖17是根據本範例實施例所繪示之以左調整讀取電壓組來從欲讀取之記憶胞中獲取軟值的示意圖。
圖18是根據本範例實施例所繪示的讀取下實體頁面的資料讀取方法的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫 入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖2是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
請參照圖2，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖3的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖3所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖3所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影 機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖4所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖5是繪示根據第一範例實施例所繪示之記憶體儲存裝置的概要方塊圖。
請參照圖5，記憶體儲存裝置100包括連接器102、記憶體控制器104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接器102是相容於通用序列匯流排(Universal Serial Bus,USB)標準。然而，必須瞭解的是，本發明不限於此，連接器102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、安全數位(Secure Digital,SD)介面標準、序列先進附件(Serial Advanced Technology Attachment,SATA)標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card,eMMC)介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、 小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。
記憶體控制器104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制器104，並且用以儲存主機系統1000所寫入之資料。可複寫式非揮發性記憶體模組106可以是多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)、複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖6是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
請參照圖6，可複寫式非揮發性記憶體模組106包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
記憶胞陣列2202包括用以儲存資料的多個記憶胞702、多個選擇閘汲極(select gate drain,SGD)電晶體712與多個選擇閘 源極(select gate source,SGS)電晶體714、以及連接此些記憶胞的多條位元線704、多條字元線706、與共用源極線708(如圖7所示)。記憶胞702是以陣列方式配置在位元線704與字元線706的交叉點上。當從記憶體控制器104接收到寫入指令或讀取資料時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線706的電壓，位元線控制電路2206用以控制施予至位元線704的電壓，行解碼器2208依據指令中的解碼列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
可複寫式非揮發性記憶體模組106中的記憶胞是以多種閘極電壓來代表多位元(bits)的資料。具體來說，記憶胞陣列2202的每一記憶胞具有多個狀態，並且此些狀態是以多個讀取電壓來區分。
圖8是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖8，以MLC NAND型快閃記憶體為例，每一記憶胞中的閘極電壓可依據第一讀取電壓VA、第二讀取電壓VB與第三讀取電壓VC而區分為4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元的值為LSB，而從左側算起之第2個位元的值為MSB。因此，在第一範例實施例中，每一記憶胞可儲存2個位元資料。必須瞭解的是，圖8所繪示的閘極電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，閘極電壓與儲存狀態的對應亦可是隨著閘極電壓越大而以"11"、"10"、"01"與"00"排列。或者，閘極電壓所對應之儲存狀態亦可為對實際儲存值進行映射或反相後之值，此外，在另一範例時實例中，亦可定義從左側算起之第1個位元的值為MSB，而從左側算起之第2個位元的值為LSB。
在每一記憶胞可儲存2個位元資料的例子中，同一條字元線上的記憶胞會構成2個實體頁面(即，下實體頁面與上實體頁面)的儲存空間。也就是說，每一記憶胞的LSB是對應下實體頁面，並且每一記憶胞的MSB是對應上實體頁面。此外，在記憶胞陣列2202中數個實體頁面會構成一個實體區塊，並且實體區塊為執行抹除運作的最小單位。亦即，每一實體區塊含有最小數目之一併被抹除之記憶胞。
記憶胞陣列2202之記憶胞的資料寫入(或稱為程式化)是利用施予一特定端點之電壓，例如是控制閘極電壓來改變閘極中之一電荷補捉層的電子量，因而改變了記憶胞的通道的導通狀態，以呈現不同的儲存狀態。例如，當下頁面資料為1且上頁面資料為1時，控制電路2212會控制字元線控制電路2204不改變 記憶胞中的閘極電壓，而將記憶胞的儲存狀態保持為"11"。當下頁面資料為1且上頁面資料為0時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"10"。當下頁面資料為0且上頁面資料為0時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"00"。並且，當下頁面資料為0且上頁面資料為1時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"01"。
圖9是根據一範例實施例所繪示之程式化記憶胞的示意圖。
請參照圖9，在本範例實施例中，記憶胞的程式化是透過脈衝寫入/驗證臨界電壓方法來完成。具體來說，欲將資料寫入至記憶胞時，記憶體控制器104會設定初始寫入電壓以及寫入電壓脈衝時間，並且指示可複寫式非揮發性記憶體模組106的控制電路2212使用所設定的初始寫入電壓以及寫入電壓脈衝時間來程式化記憶胞，以進行資料的寫入。之後，記憶體控制器104會使用驗證電壓來對記憶胞進行驗證，以判斷記憶胞是否已處於正確的儲存狀態。倘若記憶胞未被程式化至正確的儲存狀態時，記憶體控制器104指示控制電路2212以目前施予的寫入電壓加上一增量階躍脈衝程式(Incremental-step-pulse programming,ISPP)調整值作為新的寫入電壓(亦稱為重複寫入電壓)並且依據新的寫入電壓與 寫入電壓脈衝時間再次來程式化記憶胞。反之，倘若記憶胞已被程式化至正確的儲存狀態時，則表示資料已被正確地寫入至記憶胞。例如，初始寫入電壓會被設定為16伏特(Voltage,V)，寫入電壓脈衝時間會被設定為18微秒(microseconds,μs)並且增量階躍脈衝程式調整值被設定為0.6V，但本發明不限於此。
圖10是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖，其是以MLC NAND型快閃記憶體為例。
請參照圖10，記憶胞陣列2202之記憶胞的讀取運作是藉由施予讀取電壓於控制閘(control gate)，藉由記憶胞之通道(記憶胞用以電連接位元線與源極線之路徑，例如是記憶胞源極至汲極間之路徑)的導通狀態，來識別記憶胞儲存之資料。在讀取下頁資料的運作中，字元線控制電路2204會使用第一讀取電壓VA作為讀取電壓來施予至記憶胞並且依據記憶胞之通道是否導通和對應的運算式(1)來判斷下頁資料的值：LSB=(VA)Lower_pre1 (1)
其中(VA)Lower_pre1表示透過施予第一讀取電壓VA而獲得的第1下頁驗證值。
例如，當第一讀取電壓VA小於記憶胞的閘極電壓時，記憶胞的通道不會導通並輸出值'0'的第1下頁驗證值，由此LSB會被識別處於第一狀態為0。例如，當第一讀取電壓VA大於記憶胞的閘極電壓時，記憶胞之通道會導通並輸出值'1'的第1下頁驗證值，由此，此LSB會被識別處於第二狀態。在此，第一狀態被識 別為’0’並且第二狀態被識別為’1’。也就是說，用以呈現LSB為1的閘極電壓與用以呈現LSB為0的閘極電壓可透過第一讀取電壓VA而被區分。
在讀取上頁資料的運作中，字元線控制電路2204會分別地使用第二讀取電壓VB與第三讀取電壓VC作為讀取電壓來施予至記憶胞並且依據記憶胞之通道是否導通和對應的運算式(2)來判斷上頁資料的值：MSB=((VB)Upper_pre2)xor(~(VC)Upper_pre1) (2)
其中(VC)Upper_pre1表示透過施予第三讀取電壓VC而獲得的第1上頁驗證值，並且(VB)Upper_pre2表示透過施予第二讀取電壓VB而獲得的第2上頁驗證值，其中符號”~”代表反相。此外，在本範例實施例中，當第三讀取電壓VC小於記憶胞的閘極電壓時，記憶胞之通道不會導通並輸出值'0'的第1上頁驗證值((VC)Upper_pre1)，當第二讀取電壓VB小於記憶胞的閘極電壓時，記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值((VB)Upper_pre2)。
因此，依照運算式(2)，當第三讀取電壓VC與第二讀取電壓VB皆小於記憶胞的閘極電壓時，在施予第三讀取電壓VC下記憶胞之通道不會導通並輸出值'0'的第1上頁驗證值並且在施予第二讀取電壓VB下記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為處於第二狀態，即，’1’。
例如，當第三讀取電壓VC大於記憶胞的閘極電壓且第二 讀取電壓VB小於記憶胞的閘極電壓時，在施予第三讀取電壓VC下記憶胞之通道會導通並輸出值'1'的第1上頁驗證值，並且在施予第二讀取電壓VB下記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為處於第一狀態，即，’0’。
例如，當第三讀取電壓VC與第二讀取電壓VB皆大於記憶胞的閘極電壓時，在施予第三讀取電壓VC下，記憶胞之通道會導通並輸出值'1'的第1上頁驗證值，並且在施予第二讀取電壓VB下記憶胞之通道會導通並輸出值'1'的第2上頁驗證值。此時，MSB會被識別為處於第二狀態，即，’1’。
必須瞭解的是，儘管本發明是以MLC NAND型快閃記憶體來作說明。然而，本發明不限於此，其他多層記憶胞NAND型快閃記憶體亦可依據上述原理進行資料的讀取。
例如，以TLC NAND型快閃記憶體為例(如圖11所示)，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB，其中LSB對應下頁面，CSB對應中頁面，MSB對應上頁面。在此範例中，每一記憶胞中的閘極電壓可依據第一讀取電壓VA、第二讀取電壓VB、第三讀取電壓VC、第四讀取電壓VD、第五讀取電壓VE、第六讀取電壓VF與第七讀取電壓VG而區分為8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。
圖12是根據本發明範例實施例所繪示之管理可複寫式非 揮發性記憶體模組的示意圖。
請參照圖13，記憶體控制器104(或記憶體管理電路202)會以實體頁面為單位來對可複寫式非揮發性記憶體模組106的記憶胞702進行寫入運作並且以實體區塊為單位來對可複寫式非揮發性記憶體模組106的記憶胞702進行抹除運作。具體來說，可複寫式非揮發性記憶體模組106的記憶胞702會構成多個實體頁面，並且此些實體頁面會構成多個實體區塊400(0)~400(N)。實體區塊為抹除之最小單位。亦即，每一實體區塊含有最小數目之一併被抹除之記憶胞。實體頁面為程式化的最小單元。即，一個實體頁面為寫入資料的最小單元。每一實體頁面通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，控制資訊與錯誤更正碼)。例如，以TLC NAND快閃記憶體為例，位於同一條字元線上之記憶胞的LSB會構成一個下實體頁面；位於同一條字元線上之記憶胞的CSB會構成一個中實體頁面；並且位於同一條字元線上之記憶胞的MSB會構成一個上實體頁面。
圖13是根據一範例實施例所繪示之記憶體控制器的概要方塊圖。必須瞭解的是，圖13所示之記憶體控制器的結構僅為一範例，本發明不以此為限。
請參照圖13，記憶體控制器104包括記憶體管理電路202、主機介面204、記憶體介面206與錯誤檢查與校正電路208。
記憶體管理電路202用以控制記憶體控制器104的整體 運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制器104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶 體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組106的實體區塊；記憶體寫入電路用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於USB標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、SD標準、SATA標準、UHS-I介面標準、UHS-II介面標準、MS標準、MMC標準、eMMC介面標準、UFS介面標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複 寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
錯誤檢查與校正電路208是耦接至記憶體管理電路202並且用以執行一錯誤校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時，錯誤檢查與校正電路208會對所讀取的資料執行錯誤校正程序。例如，在本範例實施例中，錯誤檢查與校正電路208為低密度奇偶校正(Low Density Parity Check，LDPC)電路，並且會儲存記錄對數可能性比(Log Likelihood Ratio，LLR)值查詢表。當記憶體管理電路202從可複寫式非揮發性記憶體模組106讀取資料時，錯誤檢查與校正電路208會依據所讀取的資料以及查詢表中對應的LLR值來執行錯誤校正程序。其中，值得說明的是在另一範例實施例中，錯誤檢查與校正電路208亦可為渦輪碼(Turbo Code)電路。
在本發明一範例實施例中，記憶體控制器104還包括緩衝記憶體210與電源管理電路212。
緩衝記憶體210是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
電源管理電路212是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
當欲從記憶胞中讀取資料時，記憶體控制器104(或記憶 體管理電路202)會指示可複寫式非揮發性記憶體模組106的控制電路2212對連接至欲讀取的記憶胞的字元線施予所設定之讀取電壓組，以驗證記憶胞的通道儲存狀態。特別是，在寫入與抹除過程中，可複寫式非揮發性記憶體模組106的記憶胞702會隨著電子多次的注入與移除而造成部份結構磨損，例如穿遂氧化層，導致電子寫入速度增加並造成臨界電壓分佈變寬(如圖14的虛線所示)。
在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會根據字元線上之記憶胞的臨界電壓分佈來決定讀取電壓。例如，以TLC NAND快閃記憶體為例，記憶體控制器104(或記憶體管理電路202)會根據連接至一個字元線的記憶胞的臨界電壓分佈來搜尋或追蹤此臨界電壓分佈中的相對最低點(Minimum Point)來設定上述第一讀取電壓VA、第二讀取電壓VB、第三讀取電壓VC、第四讀取電壓VD、第五讀取電壓VE與第六讀取電壓VF與第七讀取電壓VG(如圖14所示)。
在本範例實施例中，記憶體管理電路202包括記憶單元282與軟值擷取電路284。
記憶單元282用以記錄根據目前記憶胞之臨界電壓分佈所設定的讀取電壓，例如，第一讀取電壓VA、第二讀取電壓VB、第三讀取電壓VC、第四讀取電壓VD、第五讀取電壓VE與第六讀取電壓VF與第七讀取電壓VG。例如，記憶體管理電路202可以每一字元線為單位設定對應的讀取電壓，並且將此些讀取電壓 的設定記錄在記憶單元282，並且之後進行讀取運作時，根據不同字元線施予不同的讀取電壓。。
軟值擷取電路284是耦接至記憶單元282，用以施予調整讀取電壓至記憶胞來讀取位元資料以作為此些記憶胞的軟值(Soft Value)。
具體來說，如上所述，在讀取運作時，記憶體控制器104(或記憶體管理電路202)會施予讀取電壓至字元線來獲取位元資料，在此，藉由施予讀取電壓至記憶胞所獲取的位元資料稱為硬值(Hard Value)。如上所述，當可複寫式非揮發性記憶體模組106處於長期閒置、漏電、或是被頻繁使用等情形下，可複寫式非揮發性記憶體模組106之記憶胞的浮動電壓可能會改變而造成錯誤位元。因此，錯誤檢查與校正電路208會根據所獲取的硬值來進行錯誤校正程序以輸出已校正的資料，由此確保資料的正確性。特別是，由於記憶胞劣化情況嚴重使得藉由施予讀取電壓至記憶胞所獲取的位元資料中的錯誤位元過多，因而，造成錯誤檢查與校正電路208無法順利地解碼藉由施予讀取電壓至記憶胞所獲取的位元資料而產生已校正資料。為了解決此問題，在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會指示軟值擷取電路284施予調整讀取電壓至記憶胞來讀取位元資料以作為此些記憶胞的軟值，並且將所獲取的軟值提供給錯誤檢查與校正電路208，由此使提供更多的資訊使錯誤檢查與校正電路208能夠順利進行錯誤校正程序。
在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會識別欲讀取之記憶胞的臨界電壓分佈的偏移狀況，選擇不同的調整讀取電壓組來從欲讀取之記憶胞中獲取軟值。
圖15是根據本範例實施例所繪示之以正常調整讀取電壓組來從欲讀取之記憶胞中獲取軟值的示意圖。為了方便說明，圖15的例子是以讀取某個下實體頁面而施予第一讀取電壓VA至連接構成此實體頁面之記憶胞的字元線為例來進行說明。
請參照圖15，當記憶體控制器104(或記憶體管理電路202)指示施予第一讀取電壓VA至字元線(以下稱為第一字元線)，以識別連接至第一字元線上的記憶胞的儲存狀態時，由於連接至第一字元線上的記憶胞的臨界電壓分佈已變寬，因此，區塊1501中的記憶胞的儲存狀態應為“001”，卻被誤判為“101”，而區塊1503中的記憶胞的儲存狀態應為“101”，卻被誤判為“001”。因此，造成使用第一讀取電壓VA從此下實體頁面所讀取的位元資料無法被錯誤檢查與校正電路208順利校正而產生正確的頁資料。
此時，記憶體控制器104(或記憶體管理電路202)會識別連接至第一字元線上的記憶胞的臨界電壓分佈為正常分佈，並且指示施予對應第一讀取電壓VA的正常調整讀取電壓組至連接至第一字元線上的記憶胞來獲取軟值。
例如，如上所述，記憶體控制器104(或記憶體管理電路202)會根據連接至一個字元線的記憶胞的臨界電壓分佈來搜尋或追蹤此臨界電壓分佈中的相對最低點來設定第一讀取電壓VA，因 此，記憶體控制器104(或記憶體管理電路202)可根據此臨界電壓分佈中的相對最低點來派判斷臨界電壓分佈是否有偏移，並且倘若臨界電壓分佈無偏移時，則識別臨界電壓分佈為正常分佈。
在本範例實施例中，對應第一讀取電壓VA的正常調整讀取電壓組是由大於第一讀取電壓VA的多個正調整讀取電壓與小於第一讀取電壓VA的多個負調整讀取電壓所組成，並且正調整讀取電壓與負調整讀取電壓的數目是相同的。例如，對應第一讀取電壓VA的正常調整讀取電壓組包括正調整讀取電壓VANP1、VANP2、VANP3與負調整讀取電壓VANM1、VANM2、VANM3。具體來說，由於第一字元線上的記憶胞的臨界電壓分佈為正常分佈，因此，施予以第一讀取電壓VA為基準具對稱數目之調整讀取電壓組可以均勻地獲取記憶胞的資訊(即，軟值)。值得一提的是，在本範例實施例中，相鄰的調整讀取電壓之間的電壓差是固定，但本發明不限於此，在另一範例實施例中，相鄰的調整讀取電壓之間的電壓差亦可以是非固定。
必須了解的是，上述設定第一讀取電壓VA的正常調整讀取電壓組的方式亦可適用於其他讀取電壓的正常調整讀取電壓組。例如，在一範例實施例中，在讀取中實體頁面時，對應第二讀取電壓的正常調整讀取電壓組與對應第三讀取電壓的正常調整讀取電壓組亦是類似對應第一讀取電壓的正常調整讀取電壓組，以第二讀取電壓VB為基準具對稱數目之調整讀取電壓組和第三讀取電壓VC為基準具對稱數目之調整讀取電壓組來讀取軟值。再 例如，在一範例實施例中，在讀取上實體頁面時，對應第四讀取電壓VD的正常調整讀取電壓組、對應第五讀取電壓VE的正常調整讀取電壓組、對應第六讀取電壓VF的正常調整讀取電壓組與對應第七讀取電壓VG的正常調整讀取電壓組亦是類似對應第一讀取電壓的正常調整讀取電壓組，以第四讀取電壓VD為基準具對稱數目之調整讀取電壓組、第五讀取電壓VE為基準具對稱數目之調整讀取電壓組、第六讀取電壓VF為基準具對稱數目之調整讀取電壓組和第七讀取電壓VG為基準具對稱數目之調整讀取電壓組來讀取軟值。
圖16是根據本範例實施例所繪示之以右調整讀取電壓組來從欲讀取之記憶胞中獲取軟值的示意圖。為了方便說明，圖16的例子是以讀取某個下實體頁面而施予第一讀取電壓VA至連接構成此實體頁面之記憶胞的字元線為例來進行說明。
請參照圖16，當使用第一讀取電壓VA從此下實體頁面所讀取的位元資料無法被錯誤檢查與校正電路208順利校正而產生正確的頁資料時，記憶體控制器104(或記憶體管理電路202)會識別連接至第一字元線上的記憶胞的臨界電壓分佈為右偏移分佈，並且指示施予右調整讀取電壓組至連接至第一字元線上的記憶胞來獲取軟值。
例如，記憶體控制器104(或記憶體管理電路202)會根據連接至一個字元線的記憶胞的臨界電壓分佈來搜尋或追蹤此臨界電壓分佈中的相對最低點來設定第一讀取電壓VA，由此識別出臨 界電壓分佈為右偏移分佈。
在本範例實施例中，對應第一讀取電壓VA的右調整讀取電壓組是由大於第一讀取電壓VA的多個正調整讀取電壓與小於第一讀取電壓VA的多個負調整讀取電壓所組成，並且正調整讀取電壓的數目是大於負調整讀取電壓的數目。例如，對應第一讀取電壓VA的右調整讀取電壓組包括正調整讀取電壓VARP1、VARP2、VARP3、VARP4與負調整讀取電壓VARM1、VARM2。具體來說，由於第一字元線上的記憶胞的臨界電壓分佈為右偏移分佈，因此，在閘極電壓大於第一讀取電壓VA的記憶胞中會被誤判的記憶胞較多。因此，以較多大於第一讀取電壓VA的正調整讀取電壓來獲取軟值，可以提供更多的資訊以利錯誤檢查與校正電路208進行錯誤校正程序。
必須了解的是，上述設定第一讀取電壓VA的右調整讀取電壓組的方式亦可適用於其他讀取電壓的右調整讀取電壓組。例如，在一範例實施例中，在讀取中實體頁面時，對應第二讀取電壓的右調整讀取電壓組與對應第三讀取電壓的右調整讀取電壓組亦是類似對應第一讀取電壓的右調整讀取電壓組來被設定以讀取軟值。再例如，在一範例實施例中，在讀取上實體頁面時，對應第四讀取電壓VD的右調整讀取電壓組、對應第五讀取電壓VE的右調整讀取電壓組、對應第六讀取電壓VF的右調整讀取電壓組與對應第七讀取電壓VG的右調整讀取電壓組亦是類似對應第一讀取電壓的右調整讀取電壓組來設定以讀取軟值。圖17是根據本範 例實施例所繪示之以左調整讀取電壓組來從欲讀取之記憶胞中獲取軟值的示意圖。為了方便說明，圖17的例子是以讀取某個下實體頁面而施予第一讀取電壓VA至連接構成此實體頁面之記憶胞的字元線為例來進行說明。
請參照圖17，當使用第一讀取電壓VA從此下實體頁面所讀取的位元資料無法被錯誤檢查與校正電路208順利校正而產生正確的頁資料時，記憶體控制器104(或記憶體管理電路202)會識別連接至第一字元線上的記憶胞的臨界電壓分佈為左偏移分佈，並且指示施予左調整讀取電壓組至連接至第一字元線上的記憶胞來獲取軟值。
例如，記憶體控制器104(或記憶體管理電路202)會根據連接至一個字元線的記憶胞的臨界電壓分佈來搜尋或追蹤此臨界電壓分佈中的相對最低點來設定第一讀取電壓VA，由此識別出臨界電壓分佈為左偏移分佈。
在本範例實施例中，對應第一讀取電壓VA的左調整讀取電壓組是由大於第一讀取電壓VA的多個正調整讀取電壓與小於第一讀取電壓VA的多個負調整讀取電壓所組成，並且負調整讀取電壓的數目是大於正調整讀取電壓的數目。例如，對應第一讀取電壓VA的左調整讀取電壓組包括正調整讀取電壓VALP1、VALP2與負調整讀取電壓VALM1、VALM2、VALM3、VALM4。具體來說，由於第一字元線上的記憶胞的臨界電壓分佈為左偏移分佈，因此，在閘極電壓小於第一讀取電壓VA的記憶胞中會被誤判的記 憶胞較多。因此，以較多小於第一讀取電壓VA的負調整讀取電壓來獲取軟值，可以提供更多的資訊以利錯誤檢查與校正電路208進行錯誤校正程序。
必須了解的是，上述設定第一讀取電壓VA的左調整讀取電壓組的方式亦可適用於其他讀取電壓的左調整讀取電壓組。例如，在一範例實施例中，在讀取中實體頁面時，對應第二讀取電壓的左調整讀取電壓組與對應第三讀取電壓的左調整讀取電壓組亦是類似對應第一讀取電壓的左調整讀取電壓組來被設定以讀取軟值。再例如，在一範例實施例中，在讀取上實體頁面時，對應第四讀取電壓VD的左調整讀取電壓組、對應第五讀取電壓VE的左調整讀取電壓組、對應第六讀取電壓VF的左調整讀取電壓組與對應第七讀取電壓VG的左調整讀取電壓組亦是類似對應第一讀取電壓的左調整讀取電壓組來設定以讀取軟值。
圖18是根據本範例實施例所繪示的讀取下實體頁面的資料讀取方法的流程圖。
請參照圖18，在步驟S1801中，記憶體控制器104(或記憶體管理電路202)會從主機系統接收讀取指令。
之後，在步驟S1803中，記憶體控制器104(或記憶體管理電路202)會根據此讀取指令識別對應的字元線(以下稱為第一字元線)上並且根據連接至第一字元線的記憶胞的臨界電壓分佈決定第一讀取電壓VA。
在步驟S1805中，記憶體控制器104(或記憶體管理電路 202)會施予第一讀取電壓VA至第一字元線以獲取多個位元資料。
在步驟S1807中，記憶體控制器104(或錯誤檢查與校正電路208)會判斷是否可以正確地解碼所獲取的位元資料以獲取已完成校正的頁資料(以下稱為第一頁資料)。
倘若可以獲取已完成校正的第一頁資料時，在步驟S1809中，記憶體控制器104(或記憶體管理電路202)會輸出已完成校正的第一頁資料給主機系統1000。
倘若無法獲取已完成校正的第一頁資料時，在步驟S1811中，記憶體控制器104(或記憶體管理電路202)會判斷連接至第一字元線的記憶胞的臨界電壓分佈為正常分佈、右偏移分佈或左偏移分佈。
倘若連接至第一字元線的記憶胞的臨界電壓分佈為正常分佈時，在步驟S1813中，記憶體控制器104(或記憶體管理電路202)會施予對應第一讀取電壓VA的正常調整讀取電壓組(以下稱為第一正常調整讀取電壓組)至第一字元線以獲取多個位元資料以作為對應的軟值(以下稱為第一軟值)。
倘若連接至第一字元線的記憶胞的臨界電壓分佈為右偏移分佈時，在步驟S1815中，記憶體控制器104(或記憶體管理電路202)會施予對應第一讀取電壓VA的右調整讀取電壓組(以下稱為第一右調整讀取電壓組)至第一字元線以獲取多個位元資料作為第一軟值。
倘若連接至第一字元線的記憶胞的臨界電壓分佈為左偏 移分佈時，在步驟S1817中，記憶體控制器104(或記憶體管理電路202)會施予對應第一讀取電壓VA的左調整讀取電壓組(以下稱為第一左調整讀取電壓組)至第一字元線以獲取多個位元資料作為第一軟值。
之後，在步驟S1819中，記憶體控制器104(或錯誤檢查與校正電路208)會判斷是否可以正確地解碼第一軟值以獲取已完成校正的第一頁資料。
倘若可以正確地解碼所獲取的軟值以獲取已完成校正的第一頁資料時，步驟S1809會被執行。並且，倘若無法正確地解碼所獲取的軟值以獲取已完成校正的第一頁資料時，在步驟S1821中，記憶體控制器104(或錯誤檢查與校正電路208)會輸出錯誤訊息給主機系統1000。
儘管圖18的流程圖僅繪示根據記憶胞的臨界電壓分佈使用對應第一讀取電壓的第一正常調整讀取電壓組、第一右調整讀取電壓組或第一左調整讀取電壓組來獲取第一軟值，由此獲取儲存於下實體頁面中的已校正第一頁資料的方法，然而此方法亦可應用讀取中實體頁面與上實體頁面。例如，在讀取中實體頁面的例子中，倘若藉由施予第二讀取電壓VB與第三讀取電壓VC所獲取的位元資料無法被解碼而獲取對應的頁資料(以下稱為第二頁資料)時，記憶體控制器104(或記憶體管理電路202)會根據記憶胞的臨界電壓分佈使用對應第二讀取電壓VB與第三讀取電壓VC的正常調整讀取電壓組、右調整讀取電壓組或左調整讀取電壓組來 獲取軟值(以下稱為第二軟值)並解碼第二軟值來獲取已完成校正的第二頁資料。再例如，在讀取中實體頁面的例子中，倘若藉由施予第四讀取電壓VD、第五讀取電壓VE、第六讀取電壓VF與第七讀取電壓VG所獲取的位元資料無法被解碼而獲取對應的頁資料(以下稱為第三頁資料)時，記憶體控制器104(或記憶體管理電路202)會根據記憶胞的臨界電壓分佈使用對應第四讀取電壓VD、第五讀取電壓VE、第六讀取電壓VF與第七讀取電壓VG的正常調整讀取電壓組、右調整讀取電壓組或左調整讀取電壓組來獲取軟值(以下稱為第三軟值)並解碼第三軟值來獲取已完成校正的第三頁資料。
值得一提的是，儘管在本範例實施例中記憶體管理電路202是實作在記憶體控制器104中，但本發明不限於此。在本發明另一範例實施例中，記憶體管理電路202亦可實作在可複寫式非揮發性記憶體模組106的控制電路中並透過一介面電性連接至可複寫式非揮發性記憶體模組106的記憶胞陣列2202。
綜上所述，本發明的資料讀取方法、記憶體控制器、記憶體儲存裝置與可複寫式非揮發性記憶體模組可以根據記憶胞的臨界電壓分佈使用適當的調整讀取電壓來獲取軟值，由此提升錯誤校正的能力，以避免資料遺失。
S1801、S1803、S1805、S1807、S1809、S1811、S1813、S1815、S1817、S1819、S1821‧‧‧資料讀取方法的步驟

Claims (20)

  1. 一種資料讀取方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，該資料讀取方法包括：根據該些字元線之中的一第一字元線的多個記憶胞的一臨界電壓分佈決定對應該第一字元線的該些記憶胞的一第一讀取電壓；判斷該第一字元線的該些記憶胞的該臨界電壓分佈是否為一正常分佈、一右偏移分佈或一左偏移分佈；倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該右偏移分佈時，施予對應該第一讀取電壓的一第一右調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的多個第一軟值；以及解碼對應該第一字元線的該些記憶胞的該些第一軟值以獲取儲存於該第一字元線的該些記憶胞中的一第一頁資料，其中該第一右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第一右調整讀取電壓組的每一該些正調整讀取電壓大於該第一讀取電壓，該第一右調整讀取電壓組的每一該些負調整讀取電壓小於該第一讀取電壓，並且該第一右調整讀取電壓組的該些正調整讀取電壓的數目大於該第一右調整讀取電壓組的該些負調整讀取電壓的數目。
  2. 如申請專利範圍第1項所述的資料讀取方法，更包括： 倘若電性該第一字元線的該些記憶胞的該臨界電壓分佈為該左偏移分佈時，施予對應該第一讀取電壓的一第一左調整讀取電壓組至該第一字元線以獲取對應該第一字元線的該些記憶胞的該些第一軟值，其中該第一左調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第一左調整讀取電壓組的每一該些正調整讀取電壓大於該第一讀取電壓，該第一左調整讀取電壓組的每一該些負調整讀取電壓小於該第一讀取電壓，並且該第一左調整讀取電壓組的該些負調整讀取電壓的數目大於該第一左調整讀取電壓組的該些正調整讀取電壓的數目。
  3. 如申請專利範圍第1項所述的資料讀取方法，更包括：倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該正常分佈時，施予對應該第一讀取電壓的一第一正常調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的該些第一軟值，其中該第一正常調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第一正常調整讀取電壓組的每一該些正調整電壓大於該第一讀取電壓，該第一正常調整讀取電壓組的每一該些負調整讀取電壓小於該第一讀取電壓，並且該第一正常調整讀取電壓組的該些正調整讀取電壓的數目等於該第一正常調整讀取電壓組的該些負調整讀取電壓的數目。
  4. 如申請專利範圍第1項所述的資料讀取方法，更包括： 根據該第一字元線的該些記憶胞的該臨界電壓分佈決定對應該第一字元線的該些記憶胞的一第二讀取電壓與一第三讀取電壓；倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該右偏移分佈時，施予對應該第二讀取電壓的一第二右調整讀取電壓組與對應該第三讀取電壓的一第三右調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的多個第二軟值；以及解碼對應該第一字元線的該些記憶胞的該些第二軟值以獲取儲存於該第一字元線的該些記憶胞中的一第二頁資料，其中該第二右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第二右調整讀取電壓組的每一該些正調整讀取電壓大於該第二讀取電壓，該第二右調整讀取電壓組的每一該些負調整讀取電壓小於該第二讀取電壓，並且該第二右調整讀取電壓組的該些正調整讀取電壓的數目大於該第二右調整讀取電壓組的該些負調整讀取電壓的數目，其中該第三右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第三右調整讀取電壓組的每一該些正調整讀取電壓大於該第三讀取電壓，該第三右調整讀取電壓組的每一該些負調整讀取電壓小於該第三讀取電壓，並且該第三右調整讀取電壓組的該些正調整讀取電壓的數目大於該第三右調整讀取電壓組的該些負調整讀取電壓的數目。
  5. 如申請專利範圍第4項所述的資料讀取方法，更包括：根據該第一字元線的該些記憶胞的該臨界電壓分佈決定對應該第一字元線的該些記憶胞的一第四讀取電壓、一第五讀取電壓、一第六讀取電壓與一第七讀取電壓；倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該右偏移分佈時，施予對應該第四讀取電壓的一第四右調整讀取電壓組、對應該第五讀取電壓的一第五右調整讀取電壓組、對應該第六讀取電壓的一第六右調整讀取電壓組和對應該第七讀取電壓的一第七右調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的多個第三軟值；以及解碼對應該第一字元線的該些記憶胞的該些第三軟值以獲取儲存於該第一字元線的該些記憶胞中的一第三頁資料，其中該第四右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第四右調整讀取電壓組的每一該些正調整讀取電壓大於該第四讀取電壓，該第四右調整讀取電壓組的每一該些負調整讀取電壓小於該第四讀取電壓，並且該第四右調整讀取電壓組的該些正調整讀取電壓的數目大於該第四右調整讀取電壓組的該些負調整讀取電壓的數目，其中該第五右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第五右調整讀取電壓組的每一該些正調整讀取電壓大於該第五讀取電壓，該第五右調整讀取電壓組的每一該些負調整讀取電壓小於該第五讀取電壓，並且該第五右調整讀 取電壓組的該些正調整讀取電壓的數目大於該第五右調整讀取電壓組的該些負調整讀取電壓的數目，其中該第六右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第六右調整讀取電壓組的每一該些正調整讀取電壓大於該第六讀取電壓，該第六右調整讀取電壓組的每一該些負調整讀取電壓小於該第六讀取電壓，並且該第六右調整讀取電壓組的該些正調整讀取電壓的數目大於該第六右調整讀取電壓組的該些負調整讀取電壓的數目，其中該第七右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第七右調整讀取電壓組的每一該些正調整讀取電壓大於該第七讀取電壓，該第七右調整讀取電壓組的每一該些負調整讀取電壓小於該第七讀取電壓，並且該第七右調整讀取電壓組的該些正調整讀取電壓的數目大於該第七右調整讀取電壓組的該些負調整讀取電壓的數目。
  6. 一種控制電路，用於從一可複寫式非揮發性記憶體模組的多個記憶胞中讀取資料，該控制電路包括：一介面，用以電性連接該些記憶胞、多條字元線與多條位元線；一錯誤檢查與校正電路；以及一記憶體管理電路，耦接至該介面與該錯誤檢查與校正電路，並且用以根據該些字元線之中的一第一字元線的多個記憶胞的一臨界電壓分佈決定對應該第一字元線的該些記憶胞的一第一 讀取電壓，其中該記憶體管理電路更用以判斷該第一字元線的該些記憶胞的該臨界電壓分佈是否為一正常分佈、一右偏移分佈或一左偏移分佈，其中倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該右偏移分佈時，該記憶體管理電路更用以施予對應該第一讀取電壓的一第一右調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的多個第一軟值，其中該記憶體管理電路更用以傳送對應該第一字元線的該些記憶胞的該些第一軟值給該錯誤檢查與校正電路並且該錯誤檢查與校正電路解碼對應該第一字元線的該些記憶胞的該些第一軟值以獲取儲存於該第一字元線的該些記憶胞中的一第一頁資料，其中該第一右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第一右調整讀取電壓組的每一該些正調整讀取電壓大於該第一讀取電壓，該第一右調整讀取電壓組的每一該些負調整讀取電壓小於該第一讀取電壓，並且該第一右調整讀取電壓組的該些正調整讀取電壓的數目大於該第一右調整讀取電壓組的該些負調整讀取電壓的數目。
  7. 如申請專利範圍第6項所述的控制電路，其中倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該左偏移分佈時，該記憶體管理電路更用以施予對應該第一讀取電壓的一第一左調整讀取電壓組至該第一字元線以獲取對應該第一字元 線的該些記憶胞的該些第一軟值，其中該第一左調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第一左調整讀取電壓組的每一該些正調整讀取電壓大於該第一讀取電壓，該第一左調整讀取電壓組的每一該些負調整讀取電壓小於該第一讀取電壓，並且該第一左調整讀取電壓組的該些負調整讀取電壓的數目大於該第一左調整讀取電壓組的該些正調整讀取電壓的數目。
  8. 如申請專利範圍第6項所述的控制電路，其中倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該正常分佈時，該記憶體管理電路更用以施予對應該第一讀取電壓的一第一正常調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的該些第一軟值，其中該第一正常調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第一正常調整讀取電壓組的每一該些正調整電壓大於該第一讀取電壓，該第一正常調整讀取電壓組的每一該些負調整讀取電壓小於該第一讀取電壓，並且該第一正常調整讀取電壓組的該些正調整讀取電壓的數目等於該第一正常調整讀取電壓組的該些負調整讀取電壓的數目。
  9. 如申請專利範圍第6項所述的控制電路，其中該記憶體管理電路更用以根據該第一字元線的該些記憶胞的該臨界電壓分佈決定對應該第一字元線的該些記憶胞的一第二讀取電壓與一第三讀取電壓， 其中倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該右偏移分佈時，該記憶體管理電路更用以施予對應該第二讀取電壓的一第二右調整讀取電壓組與對應該第三讀取電壓的一第三右調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的多個第二軟值，其中該記憶體管理電路更用以傳送對應該第一字元線的該些記憶胞的該些第二軟值給該錯誤檢查與校正電路並且該錯誤檢查與校正電路解碼對應該第一字元線的該些記憶胞的該些第二軟值以獲取儲存於該第一字元線的該些記憶胞中的一第二頁資料，其中該第二右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第二右調整讀取電壓組的每一該些正調整讀取電壓大於該第二讀取電壓，該第二右調整讀取電壓組的每一該些負調整讀取電壓小於該第二讀取電壓，並且該第二右調整讀取電壓組的該些正調整讀取電壓的數目大於該第二右調整讀取電壓組的該些負調整讀取電壓的數目，其中該第三右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第三右調整讀取電壓組的每一該些正調整讀取電壓大於該第三讀取電壓，該第三右調整讀取電壓組的每一該些負調整讀取電壓小於該第三讀取電壓，並且該第三右調整讀取電壓組的該些正調整讀取電壓的數目大於該第三右調整讀取電壓組的該些負調整讀取電壓的數目。
  10. 如申請專利範圍第9項所述的控制電路，其中 該記憶體管理電路更用以根據該第一字元線的該些記憶胞的該臨界電壓分佈決定對應該第一字元線的該些記憶胞的一第四讀取電壓、一第五讀取電壓、一第六讀取電壓與一第七讀取電壓，其中倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該右偏移分佈時，該記憶體管理電路更用以施予對應該第四讀取電壓的一第四右調整讀取電壓組、對應該第五讀取電壓的一第五右調整讀取電壓組、對應該第六讀取電壓的一第六右調整讀取電壓組和對應該第七讀取電壓的一第七右調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的多個第三軟值，其中該記憶體管理電路更用以傳送對應該第一字元線的該些記憶胞的該些第三軟值給該錯誤檢查與校正電路並且該錯誤檢查與校正電路解碼對應該第一字元線的該些記憶胞的該些第三軟值以獲取儲存於該第一字元線的該些記憶胞中的一第三頁資料，其中該第四右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第四右調整讀取電壓組的每一該些正調整讀取電壓大於該第四讀取電壓，該第四右調整讀取電壓組的每一該些負調整讀取電壓小於該第四讀取電壓，並且該第四右調整讀取電壓組的該些正調整讀取電壓的數目大於該第四右調整讀取電壓組的該些負調整讀取電壓的數目，其中該第五右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第五右調整讀取電壓組的每一該些正調整 讀取電壓大於該第五讀取電壓，該第五右調整讀取電壓組的每一該些負調整讀取電壓小於該第五讀取電壓，並且該第五右調整讀取電壓組的該些正調整讀取電壓的數目大於該第五右調整讀取電壓組的該些負調整讀取電壓的數目，其中該第六右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第六右調整讀取電壓組的每一該些正調整讀取電壓大於該第六讀取電壓，該第六右調整讀取電壓組的每一該些負調整讀取電壓小於該第六讀取電壓，並且該第六右調整讀取電壓組的該些正調整讀取電壓的數目大於該第六右調整讀取電壓組的該些負調整讀取電壓的數目，其中該第七右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第七右調整讀取電壓組的每一該些正調整讀取電壓大於該第七讀取電壓，該第七右調整讀取電壓組的每一該些負調整讀取電壓小於該第七讀取電壓，並且該第七右調整讀取電壓組的該些正調整讀取電壓的數目大於該第七右調整讀取電壓組的該些負調整讀取電壓的數目。
  11. 一種記憶體儲存裝置，包括：一連接器，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線；以及一記憶體控制器，耦接至該連接器與該可複寫式非揮發性記憶體模組，且用以根據該些字元線之中的一第一字元線的多個記 憶胞的一臨界電壓分佈決定對應電性該第一字元線的該些記憶胞的一第一讀取電壓，其中該記憶體控制器更用以判斷該第一字元線的該些記憶胞的該臨界電壓分佈是否為一正常分佈、一右偏移分佈或一左偏移分佈，其中倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該右偏移分佈時，該記憶體控制器更用以施予對應該第一讀取電壓的一第一右調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的多個第一軟值，其中該記憶體控制器更用以解碼對應該第一字元線的該些記憶胞的該些第一軟值以獲取儲存於該第一字元線的該些記憶胞中的一第一頁資料，其中該第一右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第一右調整讀取電壓組的每一該些正調整讀取電壓大於該第一讀取電壓，該第一右調整讀取電壓組的每一該些負調整讀取電壓小於該第一讀取電壓，並且該第一右調整讀取電壓組的該些正調整讀取電壓的數目大於該第一右調整讀取電壓組的該些負調整讀取電壓的數目。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該左偏移分佈時，該記憶體控制器更用以施予對應該第一讀取電壓的一第一左調整讀取電壓組至該第一字元線以獲取對應該第一字元線 的該些記憶胞的該些第一軟值，其中該第一左調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第一左調整讀取電壓組的每一該些正調整讀取電壓大於該第一讀取電壓，該第一左調整讀取電壓組的每一該些負調整讀取電壓小於該第一讀取電壓，並且該第一左調整讀取電壓組的該些負調整讀取電壓的數目大於該第一左調整讀取電壓組的該些正調整讀取電壓的數目。
  13. 如申請專利範圍第11項所述的記憶體儲存裝置，其中倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該正常分佈時，該記憶體控制器更用以施予對應該第一讀取電壓的一第一正常調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的該些第一軟值，其中該第一正常調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第一正常調整讀取電壓組的每一該些正調整電壓大於該第一讀取電壓，該第一正常調整讀取電壓組的每一該些負調整讀取電壓小於該第一讀取電壓，並且該第一正常調整讀取電壓組的該些正調整讀取電壓的數目等於該第一正常調整讀取電壓組的該些負調整讀取電壓的數目。
  14. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制器更用以根據該第一字元線的該些記憶胞的該臨界電壓分佈決定對應該第一字元線的該些記憶胞的一第二讀取電壓與一第三讀取電壓， 其中倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該右偏移分佈時，該記憶體控制器更用以施予對應該第二讀取電壓的一第二右調整讀取電壓組與對應該第三讀取電壓的一第三右調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的多個第二軟值，其中該記憶體控制器更用以解碼對應該第一字元線的該些記憶胞的該些第二軟值以獲取儲存於該第一字元線的該些記憶胞中的一第二頁資料，其中該第二右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第二右調整讀取電壓組的每一該些正調整讀取電壓大於該第二讀取電壓，該第二右調整讀取電壓組的每一該些負調整讀取電壓小於該第二讀取電壓，並且該第二右調整讀取電壓組的該些正調整讀取電壓的數目大於該第二右調整讀取電壓組的該些負調整讀取電壓的數目，其中該第三右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第三右調整讀取電壓組的每一該些正調整讀取電壓大於該第三讀取電壓，該第三右調整讀取電壓組的每一該些負調整讀取電壓小於該第三讀取電壓，並且該第三右調整讀取電壓組的該些正調整讀取電壓的數目大於該第三右調整讀取電壓組的該些負調整讀取電壓的數目。
  15. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該記憶體控制器更用以根據該第一字元線的該些記憶胞的該 臨界電壓分佈決定對應該第一字元線的該些記憶胞的一第四讀取電壓、一第五讀取電壓、一第六讀取電壓與一第七讀取電壓，其中倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該右偏移分佈時，該記憶體控制器更用以施予對應該第四讀取電壓的一第四右調整讀取電壓組、對應該第五讀取電壓的一第五右調整讀取電壓組、對應該第六讀取電壓的一第六右調整讀取電壓組和對應該第七讀取電壓的一第七右調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的多個第三軟值，其中該記憶體控制器更用以解碼對應該第一字元線的該些記憶胞的該些第三軟值以獲取儲存於該第一字元線的該些記憶胞中的一第三頁資料，其中該第四右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第四右調整讀取電壓組的每一該些正調整讀取電壓大於該第四讀取電壓，該第四右調整讀取電壓組的每一該些負調整讀取電壓小於該第四讀取電壓，並且該第四右調整讀取電壓組的該些正調整讀取電壓的數目大於該第四右調整讀取電壓組的該些負調整讀取電壓的數目，其中該第五右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第五右調整讀取電壓組的每一該些正調整讀取電壓大於該第五讀取電壓，該第五右調整讀取電壓組的每一該些負調整讀取電壓小於該第五讀取電壓，並且該第五右調整讀 取電壓組的該些正調整讀取電壓的數目大於該第五右調整讀取電壓組的該些負調整讀取電壓的數目，其中該第六右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第六右調整讀取電壓組的每一該些正調整讀取電壓大於該第六讀取電壓，該第六右調整讀取電壓組的每一該些負調整讀取電壓小於該第六讀取電壓，並且該第六右調整讀取電壓組的該些正調整讀取電壓的數目大於該第六右調整讀取電壓組的該些負調整讀取電壓的數目，其中該第七右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第七右調整讀取電壓組的每一該些正調整讀取電壓大於該第七讀取電壓，該第七右調整讀取電壓組的每一該些負調整讀取電壓小於該第七讀取電壓，並且該第七右調整讀取電壓組的該些正調整讀取電壓的數目大於該第七右調整讀取電壓組的該些負調整讀取電壓的數目。
  16. 一種記憶體模組，包括：多條字元線；多條位元線；多個記憶胞，其中每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，並且每一記憶胞可儲存至少一個位元資料；以及一控制電路，耦接至該些字元線、該些位元線與該些記憶胞，且用以根據該些字元線之中的一第一字元線的多個記憶胞的一臨 界電壓分佈決定對應該第一字元線的該些記憶胞的一第一讀取電壓，其中該控制電路更用以判斷該第一字元線的該些記憶胞的該臨界電壓分佈是否為一正常分佈、一右偏移分佈或一左偏移分佈，其中倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該右偏移分佈時，該控制電路更用以施予對應該第一讀取電壓的一第一右調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的多個第一軟值，其中該控制電路更用以解碼對應該第一字元線的該些記憶胞的該些第一軟值以獲取儲存於該第一字元線的該些記憶胞中的一第一頁資料，其中該第一右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第一右調整讀取電壓組的每一該些正調整讀取電壓大於該第一讀取電壓，該第一右調整讀取電壓組的每一該些負調整讀取電壓小於該第一讀取電壓，並且該第一右調整讀取電壓組的該些正調整讀取電壓的數目大於該第一右調整讀取電壓組的該些負調整讀取電壓的數目。
  17. 如申請專利範圍第16項所述的記憶體模組，其中倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該左偏移分佈時，該控制電路更用以施予對應該第一讀取電壓的一第一左調整讀取電壓組至該第一字元線以獲取對應該第一字元線的該些記憶胞的該些第一軟值， 其中該第一左調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第一左調整讀取電壓組的每一該些正調整讀取電壓大於該第一讀取電壓，該第一左調整讀取電壓組的每一該些負調整讀取電壓小於該第一讀取電壓，並且該第一左調整讀取電壓組的該些負調整讀取電壓的數目大於該第一左調整讀取電壓組的該些正調整讀取電壓的數目。
  18. 如申請專利範圍第16項所述的記憶體模組，其中倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該正常分佈時，該控制電路更用以施予對應該第一讀取電壓的一第一正常調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的該些第一軟值，其中該第一正常調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第一正常調整讀取電壓組的每一該些正調整電壓大於該第一讀取電壓，該第一正常調整讀取電壓組的每一該些負調整讀取電壓小於該第一讀取電壓，並且該第一正常調整讀取電壓組的該些正調整讀取電壓的數目等於該第一正常調整讀取電壓組的該些負調整讀取電壓的數目。
  19. 如申請專利範圍第16項所述的記憶體模組，其中該控制電路更用以根據該第一字元線的該些記憶胞的該臨界電壓分佈決定對應該第一字元線的該些記憶胞的一第二讀取電壓與一第三讀取電壓，其中倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該 右偏移分佈時，該控制電路更用以施予對應該第二讀取電壓的一第二右調整讀取電壓組與對應該第三讀取電壓的一第三右調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的多個第二軟值，其中該控制電路更用以解碼對應該第一字元線的該些記憶胞的該些第二軟值以獲取儲存於該第一字元線的該些記憶胞中的一第二頁資料，其中該第二右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第二右調整讀取電壓組的每一該些正調整讀取電壓大於該第二讀取電壓，該第二右調整讀取電壓組的每一該些負調整讀取電壓小於該第二讀取電壓，並且該第二右調整讀取電壓組的該些正調整讀取電壓的數目大於該第二右調整讀取電壓組的該些負調整讀取電壓的數目，其中該第三右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第三右調整讀取電壓組的每一該些正調整讀取電壓大於該第三讀取電壓，該第三右調整讀取電壓組的每一該些負調整讀取電壓小於該第三讀取電壓，並且該第三右調整讀取電壓組的該些正調整讀取電壓的數目大於該第三右調整讀取電壓組的該些負調整讀取電壓的數目。
  20. 如申請專利範圍第19項所述的記憶體模組，其中該控制電路更用以根據該第一字元線的該些記憶胞的該臨界電壓分佈決定對應該第一字元線的該些記憶胞的一第四讀取電 壓、一第五讀取電壓、一第六讀取電壓與一第七讀取電壓，其中倘若該第一字元線的該些記憶胞的該臨界電壓分佈為該右偏移分佈時，該控制電路更用以施予對應該第四讀取電壓的一第四右調整讀取電壓組、對應該第五讀取電壓的一第五右調整讀取電壓組、對應該第六讀取電壓的一第六右調整讀取電壓組和對應該第七讀取電壓的一第七右調整讀取電壓組至該第一字元線來讀取多個位元資料作為對應該第一字元線的該些記憶胞的多個第三軟值，其中該控制電路更用以解碼對應該第一字元線的該些記憶胞的該些第三軟值以獲取儲存於該第一字元線的該些記憶胞中的一第三頁資料，其中該第四右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第四右調整讀取電壓組的每一該些正調整讀取電壓大於該第四讀取電壓，該第四右調整讀取電壓組的每一該些負調整讀取電壓小於該第四讀取電壓，並且該第四右調整讀取電壓組的該些正調整讀取電壓的數目大於該第四右調整讀取電壓組的該些負調整讀取電壓的數目，其中該第五右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第五右調整讀取電壓組的每一該些正調整讀取電壓大於該第五讀取電壓，該第五右調整讀取電壓組的每一該些負調整讀取電壓小於該第五讀取電壓，並且該第五右調整讀取電壓組的該些正調整讀取電壓的數目大於該第五右調整讀取電 壓組的該些負調整讀取電壓的數目，其中該第六右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第六右調整讀取電壓組的每一該些正調整讀取電壓大於該第六讀取電壓，該第六右調整讀取電壓組的每一該些負調整讀取電壓小於該第六讀取電壓，並且該第六右調整讀取電壓組的該些正調整讀取電壓的數目大於該第六右調整讀取電壓組的該些負調整讀取電壓的數目，其中該第七右調整讀取電壓組包括多個正調整讀取電壓與多個負調整讀取電壓，該第七右調整讀取電壓組的每一該些正調整讀取電壓大於該第七讀取電壓，該第七右調整讀取電壓組的每一該些負調整讀取電壓小於該第七讀取電壓，並且該第七右調整讀取電壓組的該些正調整讀取電壓的數目大於該第七右調整讀取電壓組的該些負調整讀取電壓的數目。
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