TWI500166B - Ｐｍｏｓ電晶體與蕭特基二極體之整合元件，及使用該整合元件之充電開關電路 - Google Patents
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Description
本發明係有關一種PMOS電晶體與蕭特基二極體(Schottky Diode)之整合元件，以及使用該整合元件之充電開關電路。
電源控制電路中經常需要使用到由獨立的PMOS電晶體與獨立的蕭特基二極體構成之功率開關元件。請參閱第1圖，PMOS電晶體14與蕭特基二極體12串連作為功率開關元件，PMOS電晶體14中包含寄生二極體14D，形成於PMOS電晶體14的汲極和通道區之間。控制電路10控制PMOS電晶體14的閘極，以將輸入電壓Vin轉換成輸出電壓Vo。蕭特基二極體12的作用是在輸出電壓Vo高於輸入電壓Vin的情況下，防止電流經寄生二極體14D逆流，損及輸入電壓Vin。
上述先前技術的缺點是，獨立的PMOS電晶體與獨立的蕭特基二極體相當佔據面積，且串連後增加輸入電壓Vin至輸出電壓Vo之間的導通電阻(Ron)，在大電流流量下，由該導通電阻所致之壓降可高達0.8V甚至更高，造成極大的功率耗損。
有鑑於此，本發明即針對上述先前技術之不足，提出一種PMOS電晶體與蕭特基二極體之整合元件，以減少功率開關元件的面積並降低其導通電阻。此外，本發明也提出一種應用此整合元件而構成之充電開關電路。
本發明目的之一在提供一種PMOS電晶體與蕭特基二極體之整合元件，此整合元件可為平面式或溝漕式。
本發明的另一目的是提供一種以上述整合元件構成之充電開關電路，而得以減少充電時不必要的功率耗損。
為達上述之目的，就其中一個觀點言，本發明提供了一種PMOS電晶體與蕭特基二極體之整合元件，包含：一個PMOS電晶體，其包括閘極、源極、汲極與源汲極間之通道區，該源極、汲極及通道區位於一基體內，且在該汲極與該通道區間形成寄生二極體；以及一個與該寄生二極體反向串連的蕭特基二極體，該蕭特基二極體位於該基體內，其一端與該寄生二極體連接，另一端與該源極連接。
在一較佳實施型態中，該蕭特基二極體包括與該通道區相同傳導型態而無歐姆接觸的一部份井區。
在一較佳實施型態中，該蕭特基二極體更包含與該通道區不同傳導型態的摻雜區。
就其中一個半導體結構觀點言，本發明所提出之一種PMOS電晶體與蕭特基二極體之整合元件，包含：基體；位於該基體上之導體層，構成該PMOS電晶體之閘極；位於該基體內之N型第一井區，其一部分構成該PMOS電晶體之通道區；位於該第一井區內之第一P型摻雜區，構成該PMOS電晶體之汲極，其中該汲極與該通道區間形成寄生二極體；位於該第一井區內之第二P型摻雜區，構成該PMOS電晶體之源極；以及由該第一井區之另一部分所構成之蕭特基二極體，與該寄生二極體反向串連，在第一井區之該另一部分內不具有N型之歐姆接觸。
在一較佳實施型態中，在第一井區之該另一部分內更包含第三P型摻雜區。
就另一個半導體結構觀點言，本發明所提出之一種PMOS電晶體與蕭特基二極體之整合元件，包含：一個P型基體，構成該PMOS電晶體的汲極；位於該基體內之兩個填入的導體，構成該PMOS電晶體的閘極；位於該兩導體間之N型井區，其一部分構成該PMOS電晶體的通道區，其中在該汲極與該通道區間形成寄生二極體；位於該N型井區上方之P型摻雜區，構成該PMOS電晶體的源極；以及由該第一井區之另一部分所構成之蕭特基二極體，與該寄生二極體反向串連，在第一井區之該另一部分內不具有N型之歐姆接觸。
在一較佳實施型態中，在該N型井區上方宜設有至少兩個P型摻雜區。
在一較佳實施型態中，該基體宜包含較高濃度的本體與位於本體上方之較低濃度的磊晶生長區。
就再另一個觀點言，本發明提供了一種充電開關電路，可供耦接於電源與待充電之電池間，此充電開關電路包含：第一與第二整合元件，及控制第一整合元件之電晶體，其中每一整合元件各包括：一個PMOS電晶體，其包括閘極、源極、汲極與源汲極間之通道區，該源極、汲極及通道區位於一基體內，且在該汲極與該通道區間形成寄生二極體；以及一個與該寄生二極體反向串連的蕭特基二極體，該蕭特基二極體位於該基體內，其一端與該寄生二極體連接，另一端與該源極連接；其中，第一整合元件耦接於電源與電池之間，其源極與電源耦接，汲極與電池耦接；第二整合元件耦接於第一整合元件的閘極和汲極之間，其源極與第一整合元件的閘極耦接，汲極與第一整合元件的閘極耦接，閘極受控於電源；控制第一整合元件之電晶體的第一端受控於電源，第二端接收控制第一整合元件之控制訊號，第三端控制第一整合元件的閘極。
上述充電開關電路中，控制第一整合元件之電晶體可為MOS電晶體或雙載子電晶體。當其為MOS電晶體時，以側向擴散電晶體(LDMOS)為佳；當其為雙載子電晶體時，以側向雙載子NPN電晶體(Lnpn)為佳。
就又另一個觀點言，本發明也提供了一種充電開關電路，可供耦接於電源與待充電之電池間，此充電開關電路包含：第一PMOS電晶體，其包括閘極、源極、汲極與源汲極間之通道區，該源極、汲極及通道區位於一基體內，且在該源極與該通道區間形成第一寄生二極體，在該汲極與該通道區間形成第二寄生二極體，第一寄生二極體與第二寄生二極體反向串連；第二PMOS電晶體，其包括閘極、源極、汲極與源汲極間之通道區，該源極、汲極及通道區位於一基體內，且在該源極與該通道區間形成第三寄生二極體，在該汲極與該通道區間形成第四寄生二極體，第三寄生二極體與第四寄生二極體反向串連；以及一個控制第一PMOS電晶體閘極之電晶體；其中，第一PMOS電晶體耦接於電源與電池之間，其源極與電源耦接，汲極與電池耦接；第二PMOS電晶體耦接於第一PMOS電晶體的閘極和汲極之間，其源極與第一PMOS電晶體的閘極耦接，汲極與第一PMOS電晶體的閘極耦接，閘極受控於電源；控制第一PMOS電晶體之電晶體的第一端受控於電源，第二端接收控制第一PMOS電晶體之控制訊號，第三端第一PMOS電晶體的閘極。
上述充電開關電路中，第一與第三寄生二極體可為一般二極體或蕭特基二極體。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本說明書之圖示均屬示意，其維度並未完全按照比例繪示。
請參考第2圖，其中以電路圖形式顯示本發明的一個實施例。如圖所示，本實施例中，蕭特基二極體22並非與PMOS電晶體24串連，而係整合成為PMOS電晶體24的一部分，以構成功率開關元件20。此蕭特基二極體22形成於PMOS電晶體24的半導體基體上，與PMOS電晶體24的寄生二極體24D反向串連；該寄生二極體24D則係形成於PMOS電晶體14的汲極和通道區之間。在此種結構下，輸入電壓Vin與輸出電壓Vo之間僅涉及PMOS電晶體24的導通電阻，而無蕭特基二極體之壓降，因此其功率耗損可大幅降低。
以上電路以半導體製作時，其實施型態之一例請參閱第3圖。如圖所示，在基體中形成N型井區201，並在基體上沉積閘極氧化層(未繪示)與閘極層202，再以離子植入方式在基體內形成高濃度的P+型摻雜區203、204，分別作為PMOS電晶體24的汲極與源極。輸入電壓Vin除與PMOS電晶體24之P+型摻雜區204連接外，亦直接與N型井區201連接。由於輸入電壓Vin與N型井區201直接連接處並未提供歐姆接觸(ohmic contact)，故該處之導通障礙較高，相等於設置了一個蕭特基二極體，與P+型摻雜區203和N型井區201所構成的寄生二極體反向串連，使電流不易從輸出端Vo經N型井區201逆流回輸入端Vin。此外，在較佳實施方式中，更可在N型井區201內蕭特基二極體的位置另設置高濃度P+摻雜區205，以進一步控制蕭特基二極體的反向漏電流。
由第3圖可知，本發明所佔面積僅相當於單一PMOS電晶體24的面積(或再略微增加P+摻雜區205之面積)而已，遠較先前技術為低。由於整體功率開關元件之單位面積下降，因此在相同的功率開關元件總面積下，因節省了蕭特基二極體的區域，本發明之PMOS電晶體24可以使用較大的面積，使其導通電阻更加下降。更詳言之，若與相同面積的先前技術相比較，本發明之功率開關元件的導通電阻約僅為先前技術的1/4，因本發明在輸入-輸出串連路徑中無蕭特基二極體，且PMOS電晶體24導通電阻約僅為一半。
第4圖顯示本發明的另一個實施例，本實施例中之PMOS電晶體係為溝槽式電晶體。如圖所示，在P型基體210上製作兩溝槽，以熱氧化法或其它方式形成閘極氧化層213，並填入導體214(例如為已摻雜之矽或其他導體)，即構成了溝槽式PMOS電晶體的閘極。在兩溝槽間之基體區域中，以離子植入法形成摻雜N型雜質的井區215(此步驟在形成溝槽之前或之後進行皆可)，並在N型井區215的表面形成高濃度的P+摻雜區216，即構成溝槽式PMOS電晶體的源極，而以基體的背面為汲極。在較佳實施方式中，為提供較佳之汲極接觸阻值，P型基體210宜包含較高濃度的P+型本體211和P型磊晶生長區212。與前一實施例相似地，輸入電壓Vin除與PMOS電晶體24之P+型摻雜區216連接外，亦直接與N型井區215連接，且輸入電壓Vin與N型井區215直接連接處並未提供歐姆接觸，使該處相等於一個蕭特基二極體。本實施例中，P+型摻雜區216一方面作為PMOS電晶體24的源極，一方面可控制蕭特基二極體的反向漏電流。
本發明的整合功率開關元件可以應用在許多地方，例如可供作為充電開關。請參閱第5圖，自電源VCC對電池Batt充電時，其中一種典型的電路結構如圖所示，控制電路10根據電池電壓Vbat與充電電流而產生訊號Vgate，藉以控制充電開關電路50，其中充電電流可根據電阻Rcs之跨壓而得(充電電流=(Isense-Vbat)/Rcs)。
第6圖顯示使用本發明之整合功率開關元件20來構成充電開關電路50的一個實施例，本實施例中充電開關電路50包含兩個整合元件20A與20B，以及一個NMOS電晶體52。第一整合元件20A耦接於電源VCC與電池Batt之間，其源極與電源VCC電連接，汲極電連接於節點Isense。NMOS電晶體52的閘極受控於電源VCC，其源極連接控制電路10之輸出Vgate，汲極控制第一整合元件20A的閘極(後文將參照第8圖，對NMOS電晶體52的源極與汲極連接方向作說明)。第二整合元件20B則耦接於第一整合元件20A的閘極和汲極之間，其閘極則受控於電源VCC。由以上結構可看出，在充電狀態時，自電源VCC至節點Isense僅經過一個PMOS電晶體，故其功率耗損遠較第1圖之先前技術為低。
構成充電開關電路50的方式不只上述一種，第7圖顯示另一實施例，其中NMOS電晶體52改以雙載子電晶體54來取代。本實施例也同樣可達成與第6圖實施例相同的功能。
以上實施例中，整合元件20A與20B可以為第3圖的平面式或第4圖的溝槽式結構。在其中一個實施形態中，整合元件以採用溝槽式結構為佳，且NMOS電晶體52宜採用側向擴散電晶體(LDMOS)，雙載子電晶體54宜採用側向雙載子NPN電晶體(Lnpn)。
請參閱第8圖，以第6圖實施例為例，說明本發明之充電開關電路50的操作。假設電源VCC為5V而電池充滿時電壓為4.2V：充電狀態時，VCC=5V，Vgate=5V，故Vgate1=5V，第一整合元件20A不導通，I1=0。當控制電路10產生0V的Vgate訊號時，VCC=5V，Vgate=0V，此時Vgate1=0V，第一整合元件20A導通，I1經電阻Rcs對電池Batt充電。
充電完畢，與電源VCC分離後，VCC=0，Vgate=0，Vbat=4.2V，此時NMOS電晶體52不導通但第二整合元件20B導通，Vgate1=4.2V，第一整合元件20A不導通，故反向電流IR1=IR2~0。此時可看出當使用NMOS電晶體52時，宜將其源極與節點Vgate1耦接，汲極與控制電路10耦接，以避免反向電流IR2經由NMOS電晶體52的本體寄生二極體而流往控制電路10。
由以上說明可知，本發明之功率耗損甚低，遠優於先前技術。
當本發明應用於充電開關電路50時，並不絕對需要在PMOS電晶體中整合蕭特基二極體。參閱第8圖，在充電開關電路50中，僅需要使IR1無法透過PMOS電晶體的本體流通，即可。因此請參閱第9圖，可將蕭特基二極體22改為二極體32D，此時整合元件20改變成為一個具有反向串連之雙重寄生二極體32D,24D的PMOS電晶體30。參閱第10圖，可使用PMOS電晶體30A,30B來取代第6圖中的整合元件20A,20B，仍可構成充電開關電路50而達成類似的功能。當然，第7圖電路也可作相同的代換。
PMOS電晶體30之半導體結構與整合元件20十分相似，請參閱第11圖之平面式元件結構與第12圖之溝槽式元件結構。第11圖與第3圖之差異在於僅設有單一P+型摻雜區204，作為元件的源極，且N型井區201為浮接。P+型摻雜區204與N型井區201構成本體寄生二極體，即第9圖中的二極體32D。第12圖與第4圖之差異在於僅設有單一P+型摻雜區216，作為元件的源極，且N型井區215為浮接。P+型摻雜區216與N型井區215構成本體寄生二極體，即第9圖中的二極體32D。
以上方式所構成之PMOS電晶體30，皆可用於作為第10圖中之PMOS電晶體30A,30B。當然，在本發明之充電開關電路50中，亦可使用整合元件20與PMOS電晶體30各一，亦即僅以PMOS電晶體30取代第6圖或第7圖中第一與第二整合元件20A與20B之一，亦屬本發明的範圍。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化，均應包含在本發明的範圍之內。
10．．．控制電路
12．．．蕭特基二極體
14．．．PMOS電晶體
14D．．．寄生二極體
20．．．整合功率開關元件
20A．．．第一整合元件
20B．．．第二整合元件
22．．．蕭特基二極體
24．．．PMOS電晶體
24D．．．寄生二極體
30．．．PMOS電晶體
32D．．．寄生二極體
50．．．充電開關電路
52．．．場效電晶體
54‧‧‧雙載子電晶體
201‧‧‧N型井區
202‧‧‧閘極
203‧‧‧P+摻雜區
204‧‧‧P+摻雜區
205‧‧‧P+摻雜區
210‧‧‧P型基體
211‧‧‧P+型本體
212‧‧‧P型磊晶生長區
213‧‧‧閘極氧化層
214‧‧‧閘極
215‧‧‧N型井區
216‧‧‧P+摻雜區
第1圖示出先前技術之功率開關元件，其中包含獨立的PMOS電晶體與獨立的蕭特基二極體。
第2圖以電路圖形式示出本發明的一個實施例。
第3圖示出本發明以半導體來實現時之其中一個實施例。
第4圖示出本發明以半導體來實現時之另一個實施例。
第5圖示出對電池充電的一種典型電路結構。
第6圖示出使用本發明之整合功率開關元件來構成充電開關電路的一個實施例。
第7圖示出使用本發明之整合功率開關元件來構成充電開關電路的另一個實施例。
第8圖說明本發明之充電開關電路僅具有極低之功率耗損。
第9圖示出可用於本發明之充電開關電路中的另一種功率開關元件。
第10圖示出本發明之充電開關電路的另一個實施例。
第11圖示出第9圖中之PMOS電晶體以半導體來實現時之其中一個實施例。
第12圖示出第9圖中之PMOS電晶體以半導體來實現時之另一個實施例。
10．．．控制電路
20．．．整合功率開關元件
22．．．蕭特基二極體
24．．．PMOS電晶體
24D．．．寄生二極體
Claims (12)
- 一種充電開關電路，可供耦接於電源與待充電之電池間，此充電開關電路包含：第一與第二整合元件，及控制第一整合元件之電晶體，其中每一整合元件各包括：一個PMOS電晶體，其包括閘極、源極、汲極與源汲極間之通道區，該源極、汲極及通道區位於一基體內，且在該汲極與該通道區間形成寄生二極體；以及一個與該寄生二極體反向串連的蕭特基二極體，該蕭特基二極體位於該基體內，其一端與該寄生二極體連接，另一端與該源極連接；其中，第一整合元件耦接於電源與電池之間，其源極與電源耦接，汲極與電池耦接；第二整合元件耦接於第一整合元件的閘極和汲極之間，其源極與第一整合元件的閘極耦接，汲極與第一整合元件的汲極耦接，閘極受控於電源；控制第一整合元件之電晶體的第一端受控於電源，第二端接收控制第一整合元件之控制訊號，第三端控制第一整合元件的閘極。
- 如申請專利範圍第1項所述之充電開關電路，其中該控制第一整合元件之電晶體為NMOS電晶體，其閘極受控於電源，源極接收控制第一整合元件之控制訊號，汲極控制第一整合元件的閘極。
- 如申請專利範圍第2項所述之充電開關電路，其中該NMOS電晶體為側向擴散電晶體(LDMOS)。
- 如申請專利範圍第1項所述之充電開關電路，其中該控制第一整合元件之電晶體為雙載子電晶體，其基極受控於電源， 集極接收控制第一整合元件之控制訊號，射極控制第一整合元件的閘極。
- 如申請專利範圍第4項所述之充電開關電路，其中該雙載子電晶體為側向雙載子NPN電晶體(Lnpn)。
- 如申請專利範圍第1項所述之充電開關電路，其中該第一與第二整合元件為溝槽式結構。
- 一種充電開關電路，可供耦接於電源與待充電之電池間，此充電開關電路包含：第一PMOS電晶體，其包括閘極、源極、汲極與源汲極間之通道區，該源極、汲極及通道區位於一基體內，且在該源極與該通道區間形成第一寄生二極體，在該汲極與該通道區間形成第二寄生二極體，第一寄生二極體與第二寄生二極體反向串連；第二PMOS電晶體，其包括閘極、源極、汲極與源汲極間之通道區，該源極、汲極及通道區位於一基體內，且在該源極與該通道區間形成第三寄生二極體，在該汲極與該通道區間形成第四寄生二極體，第三寄生二極體與第四寄生二極體反向串連；以及一個控制第一PMOS電晶體閘極之電晶體；其中，第一PMOS電晶體耦接於電源與電池之間，其源極與電源耦接，汲極與電池耦接；第二PMOS電晶體耦接於第一PMOS電晶體的閘極和汲極之間，其源極與第一PMOS電晶體的閘極耦接，汲極與第一PMOS電晶體的汲極耦接，閘極受控於電源；控制第一PMOS電晶體之電晶體的第一端受控於電源，第二端接收控制第一PMOS電晶體之控制訊號， 第三端控制第一PMOS電晶體的閘極。
- 如申請專利範圍第7項所述之充電開關電路，其中該控制第一PMOS電晶體之電晶體為NMOS電晶體，其閘極受控於電源，源極接收控制第一PMOS電晶體之控制訊號，汲極控制第一PMOS電晶體的閘極。
- 如申請專利範圍第8項所述之充電開關電路，其中該NMOS電晶體為側向擴散電晶體(LDMOS)。
- 如申請專利範圍第7項所述之充電開關電路，其中該控制第一PMOS電晶體之電晶體為雙載子電晶體，其基極受控於電源，集極接收控制第一PMOS電晶體之控制訊號，射極控制第一PMOS電晶體的閘極。
- 如申請專利範圍第10項所述之充電開關電路，其中該雙載子電晶體為側向雙載子NPN電晶體(Lnpn)。
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| Publication number | Priority date | Publication date | Assignee | Title |
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| TW349273B (en) * | 1994-08-01 | 1999-01-01 | Nippon Electric Co | Fabrication method of semiconductor device containing N- and P-channel MOSFETS |
| TWI221033B (en) * | 2003-09-01 | 2004-09-11 | Advanced Power Electronics Cor | A method for manufacturing a trench power MOSFET with a Schottky diode |
-
2009
- 2009-10-06 TW TW098133905A patent/TWI500166B/zh active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW349273B (en) * | 1994-08-01 | 1999-01-01 | Nippon Electric Co | Fabrication method of semiconductor device containing N- and P-channel MOSFETS |
| TWI221033B (en) * | 2003-09-01 | 2004-09-11 | Advanced Power Electronics Cor | A method for manufacturing a trench power MOSFET with a Schottky diode |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201036173A (en) | 2010-10-01 |
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