TWI593021B - 內連線結構及形成其的方法 - Google Patents

Description

內連線結構及形成其的方法

本揭露是有關於半導體元件內連線結構及形成其的方法。

傳統積體電路包含內連線結構之線路電性耦合半導體元件及其他電子裝置來形成電迴路。內連線結構之線路通常包含被介電材質所分隔的數層導線，導線可包含由貫通電極電性連接之垂直間隔金屬化層的金屬圖樣，以及在溝槽狀開孔內形成的金屬導線，金屬導線通常於實質上平行半導體基材的方向上延伸。根據現今的技術，上述這些種類的半導體元件可包含8或更多層的金屬化層，以滿足半導體元件的幾何構型以及微縮半導體元件之需求。

在半導體上普遍是透過鑲嵌製程來形成金屬線或者插件。一般來說，鑲嵌製程牽涉到於用來分隔垂直間隔金屬化層間的層間介電層上形成開孔，一般使用傳統的光微影技術 及蝕刻技術來形成開孔。在開孔形成後，用銅或者銅合金填滿開孔形成貫通電極，而溢出層間介電層表面的多餘金屬材料將藉由化學機械平坦化製程移除。

本揭露之一實施方式提供一種形成內連線結構的方法。方法包含提供包含第一介電層以及導電特徵的工件、處理工件來移除雜質以及於處理工件後，形成第二介電層在導電特徵上方。導電特徵形成在第一介電層中。

本揭露之一實施方式提供一種形成內連線結構的方法。方法包含在第一介電層上形成溝槽、用導電材料填滿溝槽、平坦化導電材料的表面、移除雜質以及形成第二介電層在第一介電層及導電材料上方。

本揭露之一實施方式提供一種形成內連線結構的方法。方法包含提供具有銅線在第一介電層中的工件、形成覆蓋層在銅線上方、從工件移除雜質以及形成上覆層在第一介電層上方。

102‧‧‧溝槽

104‧‧‧第一介電層

206‧‧‧襯裡層

208‧‧‧導線

310‧‧‧第二介電層

440‧‧‧覆蓋層

602~608‧‧‧步驟

為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖至第3圖是繪示製造內連線結構的中間階段之剖面圖。

第4圖至第5圖是繪示製造內連線結構的中間階段之剖面圖。

第6圖是繪示形成內連線結構的方法之流程圖。

以下本揭露將提供多個不同的實施方式或實施例，用以實現本揭露的多個特徵。為使本揭露容易理解，特定例子的元件及配置將於下敘述。應瞭解到，這些特定例子的細節不應用以限制本揭露。加之，本揭露不同實施例中，可能具有之相同的號碼及/或符號，僅為表示之方便性及明確性，而非意味在本揭露不同的實施方式及/或不同的配置中彼此間有關聯性。

如下所述，於本揭露中所揭露的半導體元件處理方法與在半導體元件形成導電的半導體元件內連線結構有關，像是在形成半導體元件內連線結構期間，移除半導體的雜質。移除半導體的雜質可減少或避免牽涉與半導體製程中釋氣、形成氣泡、剝落及/或離裂等相關的問題，藉此增加半導體元件的可靠性。本揭露的一或多個實施方式在討論半導體元件內連線結構，其他的一或多個實施方式可做為其他的用途來使用，舉例來說，像是在本揭露中所揭露的一或多個實施方式會對在金屬導體上形成介電材料有助益。

第1圖至第3圖繪示製造內連線結構的中間階段的剖面圖。首先參照第1圖，第1圖上繪示溝槽102形成在介電層104上。在一實施方式中，第一介電層104是層間介電層 (Inter-Layer Dielectric,ILD)及/或金屬間介電層(Inter-Metal Dielectric,IMD)，舉例來說，第一介電層104可能是由低介電常數的介電材料構成，介電材料具有之介電常數約低於3.5。第一介電層104可包含介電材料像是氧化物、氮化物、含碳介電材料或上述材料之組合，或其他相似的介電材料。

溝槽102可藉由使用像是光微影技術來形成。一般來說，光微影技術涉及沉積光阻材料(未繪示)，接著對光阻材料進行曝光與顯影，以移除光阻材料對應溝槽102的圖樣的部位。剩下的光阻材料將保護位於光阻材料下方的材料免於受到接續的製程步驟之影響，像是蝕刻製程。可在圖樣化製程中使用其他層來形成溝槽102。舉例來說，像是一或多個可選擇的硬遮罩層可被使用。一般來說，除了使用由光阻材料所形成的遮罩外，於進行尚需要其他遮罩之蝕刻製程的多個實施方式中，使用一或多個硬遮罩層可能是有效的。在接續形成溝槽102的蝕刻製程期間，圖樣化的光阻材料也同樣會受到蝕刻，雖然蝕刻製程對光阻材料的蝕刻速率不像對溝槽102材料的蝕刻速率一樣高，但如果蝕刻製程進行的時間太長，將使得圖樣化的光阻材料在蝕刻製程完成前就被消耗殆盡，此時就需要使用到額外的硬遮罩。因此，經過挑選所選用的硬遮罩層或多層硬遮罩層，其材料所展現的蝕刻速率應較硬遮罩層下方的材料為低，而硬遮罩層下方的材料，舉例來說，像是第一介電層104的材料。

第一介電層104可透過適當的蝕刻製程蝕刻，像是乾式蝕刻製程、非等向性的濕式蝕刻製程或其他任何合適的非等向性蝕刻製程或圖樣化製程。蝕刻劑的種類會依形成第一介電層104的材料而隨之變化。

第2圖繪示可選擇性形成的襯裡層206，像是擴散阻障層、附著層或類似的功能層，以及在溝槽102所形成的導線208。襯裡層206的材料包含鈦、氮化鈦、鉭、氮化鉭及其他可供選擇的材料。導線208的材料是導電材料，像是銅、銅合金、銀、金、鎢、鋁或其他相似的材料。在一實施方式中，導線208是銅線，藉由沉積銅或銅合金的薄晶種層填滿溝槽102來形成導線208。而銅或銅合金的薄晶種層之形成方法，舉例來說，像是電解電鍍法、無電解鍍法、沉積法或其他相似的方法。接續可進行化學機械平坦化製程來平整化導線208及/或可選擇性形成的襯裡層206之表面，以及自第一介電層104的表面移除多餘的材料。

至於半導體元件雜質的起因，舉例來說，進行化學機械平坦化製程可能會造成上覆層剝落或在上覆層中產生氣泡的情況。此外，上覆層之剝落或產生氣泡可能歸因於導電材料釋氣。如同本揭露下述中更詳盡的討論，一種處理步驟被執行用以自元件表面移除雜質以及減少導電材料釋氣的情況，如此，將可避免或減少上覆層之剝落或產生氣泡的情況。

在一實施方式中，處理步驟包含熱製程，在浸透於氣體或無氣體(例如：真空)的情況下進行。舉例來說，熱製程進行的環境條件，可在製程溫度攝氏約25度到約500度，製 程壓力從真空(壓力小於0.1托爾)到50托爾，製程時間從5秒到約30分鐘，進行製程時可處於真空、惰性氣體(例如：氬、氦等)或還原性氣體(例如：氫、氨氣等)的環境。本揭露一實施例中，熱製程進行的環境條件為置放晶圓在已預熱至約攝氏400度之表面，製程時間約為5分鐘，製程壓力約為10^-9托爾。

在另一實施方式中，處理步驟是透過電漿製程來處理半導體元件，像是直接式電漿製程或遠距式電漿製程。電漿製程所使用的環境氣體包含氬、氫、氨或前述氣體之組合。而進行電漿製程之環境條件，製程所用的氣體流速可從約1標準狀態毫升/分到約10000標準狀態毫升/分，製程壓力可從約10^-3托爾到約100托爾，製程功率從約1瓦特到約2000瓦特，製程溫度從攝氏約25度到約400度。在一實施例中，電漿製程可使用氫氣當做製程氣體，在製程功率為400瓦特、製程壓力0.1托爾以及製程溫度攝氏300度的環境條件下進行。

第3圖繪示依據本揭露一實施方式在第一介電層104上方形成第二介電層310。第二介電層310可包含一或多個介電層。舉例來說，第3圖繪示之實施方式，其中第二介電層310為蝕刻停止層(Etch Stop Layer,ESL)或任何其他可應用的層。在另一實施例中，第二介電層310可為層間介電層或金屬間介電層。

在一實施方式中，第二介電層310是透過共形沉積形成，使用像是化學氣相沉積製程(CVD)、原子層沉積製程(ALD)、物理氣相沉積製程(PVD)、其他類似的沉積製程或上述沉積製程之組合來形成。在一或多個實施方式中，第二介電 層310是蝕刻停止層，意思是第二介電層310的材料經過特定挑選，使得第二介電層310的材料在蝕刻製程期間所展現出來的被蝕刻速度相對第二介電層310下方鋪設之介電層(例如：層間介電層或金屬間介電層)的被蝕刻速度來說較小，藉此可有效的阻止(或減慢)蝕刻製程。形成第二介電層310可由氮化矽、碳矽化合物、碳矽氧化物、碳矽氮化物、氮化矽氧化物或其他類似的材料所製成。在多個實施方式中，第二介電層310是由低介電常數材料形成的，第二介電層310具有之介電常數比3.5小。

上述值得注意的是，在形成第二介電層310之前，先對第一介電層104及導線208進行處理來移除雜質，使得上覆層剝落及導電材料釋氣的問題都相對減少，進而讓半導體元件的產率及可靠度都增加。

據此，可進行更進一步之製程。舉例來說，可形成額外的介電層及金屬化層來互相連接各種不同可形成的元件、接觸墊、鈍化層以及類似的層。

第4圖至第5圖繪示依據另一實施方式之製造內連線結構的中間階段的剖面圖。於第4、5圖所繪示的製造流程為假定已完成展現於第1、2圖的製造流程，其中第4、5圖中與第1、2圖中元件符號相同的元件其被當作類似的元件。從而，第4圖繪示依據一實施方式形成覆蓋層440於第2圖繪示的結構上。

在一實施方式中，覆蓋層440的材料包含銅、鈷、鎳、鎢、鉬、鉭、硼、鐵、磷以及上述材料的組合，這些材料 可能以磷化鈷、硼化鈷、磷化鈷鎢、硼化鈷鎢、磷化鎳鎢、磷化鈷錫、硼化鎳鎢、磷化鎳鉬及上述複合材料之組合的型態存在。在一實施方式中，覆蓋層440所具有之厚度約25埃到約200埃，雖然覆蓋層440可具有更厚或更薄的厚度。覆蓋層440可為單層或組合層，所謂的組合層為覆蓋層440包含多於一個的子層，子層的材料與前述材料類似。每一子層可包含鈷、鎳、鎢、鉬、鉭、硼、鐵、磷以及上述材料的組合，這些材料可存在於各子層內，以磷化鈷、硼化鈷、磷化鈷鎢、硼化鈷鎢、磷化鎳鎢、磷化鈷錫、硼化鎳鎢、磷化鎳鉬及上述複合材料之組合的型態存在。其他材料也同樣在本揭露的考量範圍內。

在一實施方式中，覆蓋層440可選擇藉由無電解鍍法、化學氣相沉積製程以及原子層沉積製程來形成。由於導線208具有導電性以及第一介電層104不具有導電性，如果在覆蓋層440具有導電性的情況，覆蓋層440可選擇性的在導線208上及襯裡層206的上邊緣形成。在其他的實施方式中，覆蓋層440可利用一些常見技術來均勻沉積，像是濺鍍法、物理氣相沉積製程以及其他類似的技術。覆蓋層440形成在第一介電層104表面上的部分，會在接續的製程中被蝕刻掉。

據此，在形成上覆層前先對半導體元件進行表面處理。對半導體元件表面進行的處理步驟會移除覆蓋層440表面及第一介電層404表面的雜質。至於半導體元件雜質的起因，舉例來說，進行化學機械平坦化製程可能會造成上覆層剝落或在上覆層產生氣泡的情況。此外，上覆層之剝落或產生氣泡可能歸因於導電材料釋氣。如同本揭露下述中更詳盡的討 論，一種處理步驟被執行用以自元件表面移除雜質以及減少導電材料釋氣的情況，如此，將可避免或減少上覆層之剝落或產生氣泡的情況。

與上述於第2圖所討論類似的處理步驟可應用在此實施方式中。舉例來說，處理步驟包含熱製程，電漿製程、浸透氣體製程或其他類似的製程，製程條件則使用前述所討論過的環境條件。

第5圖依據一實施方式繪示第二介電層310形成在第一介電層104上方。如同上述討論，處理步驟移除了會造成覆蓋層440以及第二介電層330間有離裂或起泡問題的雜質。第二介電層330可使用與上述的實施方式類似的製程與材料來形成。

此後，可執行更進一步之製程。舉例來說，可形成額外的介電層或金屬化層來互相連結各種不同的可形成元件、接觸墊及鈍化層，及類似的層。

參照第6圖，其係繪示依據一實施方式所提供的形成內連線結構的方法。方法自步驟602開始，步驟602為形成導電層。舉例來說，依據前述對第1至2圖的討論，所謂的導電層可為在介電層中所形成的導線。接下來的步驟604是可選擇性的，如同前述在第4圖的討論，步驟604為形成覆蓋層在導電層上方。在步驟606中，處理步驟被執行來移除雜質，舉例來說，使用化學機械平坦化製程、覆蓋層製程或其他類似的製程所產生的雜質。在步驟608中形成上覆層，像是蝕刻停止層、層間介電層或其他類似的上覆層。藉由本揭露上述的處理 步驟，將使得與半導體元件起泡、剝離、離裂、釋氣以及其他類似的相關問題，都會被減少及/或避免。

在一實施方式中，本揭露提供形成內連線結構的方法。方法包含提供工件，其中工件具有第一介電層以及導電特徵形成在第一介電層中。工件經過處理移除雜質。於處理完工件後，形成第二介電層在導電特徵上方。

在另一實施方式中，本揭露提供另一種形成內連線結構的方法。方法包含在第一介電層形成溝槽，然後用導電材料填滿溝槽。接著在導電材料與第一介電層的上表面進行平坦化製程。移除雜質，且待雜質被移除後，形成第二介電層在第一介電層以及導電材料上方。

在又一實施方式中，本揭露提供再一種形成內連線結構的方法。方法包含提供工件，工件具有銅導線在第一介電層中。工件經過處理移除雜質後，形成上覆層在第一介電層上。

雖然本揭露的多個實施方式及其優點已於本文中詳盡敘述，應瞭解到，在不脫離本揭露所附之申請專利範圍的精神和範圍內，當可作各種之改動、替換以及修改。任何熟習此技藝者應可體認到，本揭露中所述的多個不同之特徵、功能、製程以及材料，在不脫離本揭露的精神和範圍內，可做均等之更動和潤飾。此外，本揭露的範圍不用以限制在本文中描述的處理、機器、製造、物質、裝置、方法和步驟的組合的具體實施例。本領域的技術人員根據本揭露的公開內容、現有或後來發展的處理、機器、製造、物質、裝置、方法和步驟的組 合去理解並實施，而達致與本揭露中所描述的對應實施例實質上相同的功能或者實質上實現相同的結果。因此，所附申請專利範圍包含在其範圍內的處理、機器、製造、物質、裝置、方法和步驟的組合。

104‧‧‧第一介電層

206‧‧‧襯裡層

208‧‧‧導線

310‧‧‧第二介電層

440‧‧‧覆蓋層

Claims (9)

1. 一種形成內連線結構的方法，該方法包含：提供一工件，該工件包含一第一介電層以及一導電特徵形成在該第一介電層中，該導電特徵的一上表面與該第一介電層的一上表面實質上共平面；自該第一介電層與該導電特徵移除一第一雜質，該移除該第一雜質的步驟包含使用一第一熱製程，以讓該導電特徵的該上表面以及該第一介電層的該上表面暴露於一第一真空環境或一惰性氣體環境中，其中該惰性氣體環境包含氬氣、氦氣或前述氣體之組合，其中該第一熱製程具有一第一製程溫度以及一第一製程時間，該第一製程溫度的範圍為攝氏400度至500度，以及該第一製程時間的範圍為5分鐘到30分鐘；於移除該第一雜質後，形成一覆蓋層在該導電特徵上方，且該覆蓋層直接連接該導電特徵的該上表面；於形成該覆蓋層之後，自該覆蓋層移除一第二雜質，該移除該第二雜質的步驟包含在一第二真空環境或該惰性氣體環境使用一第二熱製程，其中該第二熱製程具有一第二製程溫度以及一第二製程時間，該第二製程溫度的範圍為攝氏400度至500度，以及該第二製程時間的範圍為5分鐘到30分鐘；以及於移除該第二雜質後，形成一第二介電層在該覆蓋層上方，且該第二介電層直接連接該覆蓋層的該上表面。
2. 如申請專利範圍第1項所述之形成內連線結構的方法，其中該使用該第一熱製程的步驟暴露該導電特徵於該惰性氣體環境中，該第一熱製程進一步具有一第一製程壓力，其中該第一製程壓力小於或等於50托爾。
3. 一種形成內連線結構的方法，該方法包含：在一第一介電層上形成一溝槽；用一導電材料填滿該溝槽；平坦化該導電材料的一表面與該第一介電層的一表面；自該導電材料的該表面移除一第一雜質，其中該移除該第一雜質的步驟包含使用一第一熱製程，其中該第一熱製程包含進行一第一真空製程或一第一浸透氣體製程其中之一，其中該第一浸透氣體製程所浸透之氣體為氬氣、氦氣或前述氣體之組合；在該移除該第一雜質的步驟之後，在該導電材料上方形成一覆蓋層，其中該形成該覆蓋層的步驟包含：在該導電材料以及該第一介電層上毯覆性沉積一第一材料；以及蝕刻該第一材料，以移除該第一材料在該第一介電層上的部分；自該覆蓋層的一表面移除一第二雜質，其中該移除該第二雜質包含使用一第二熱製程，其中該第二熱製程包含一第二真空製程或一第二浸透氣體製程，其中該第二浸透氣體製程所浸透之氣體為氬氣、氦氣或前述氣體之組合；以及 形成一第二介電層在該第一介電層及該覆蓋層上方，該第二介電層直接連接該覆蓋層的該表面與該第一介電層的該表面。
4. 如申請專利範圍第3項所述之形成內連線結構的方法，其中該使用該第一熱製程的步驟包含進行該第一真空製程，其中該第一真空製程具有一製程溫度以及一製程時間，其中該製程溫度的範圍為攝氏25度至500度，以及該製程時間的範圍為5秒到30分鐘。
5. 如申請專利範圍第3項所述之形成內連線結構的方法，其中該使用該第一熱製程的步驟包含進行該第一浸透氣體製程，其中該第一浸透氣體具有一製程溫度、一製程壓力以及一製程時間，其中該製程溫度的範圍為攝氏400度至500度，該製程壓力小於或等於50托爾，以及該製程時間的範圍為5分鐘到30分鐘。
6. 一種形成內連線結構的方法，該方法包含：提供一工件，該工件具有一銅線在一第一介電層中，該銅線的一上表面與該第一介電層的一上表面實質上共平面；自該銅線的該上表面與該第一介電層的該上表面移除一第一雜質，該移除該第一雜質的步驟包含在至少一第一環境條件下使用一第一熱製程，該第一環境條件包含一第一真空環境或一第一惰性氣體環境，其中該第一惰性氣體環境包含氬氣、氦氣或前述氣體之組合，其中該第一熱製程具有一第 一製程溫度以及一第一製程時間，該第一製程溫度的範圍為攝氏400度至500度之間，以及該第一製程時間的範圍為5分鐘到30分鐘之間；在移除該第一雜質後，選擇性地鍍一覆蓋層在該銅線的該上表面上，且該覆蓋層與該銅線的該上表面物理接觸，其中該覆蓋層具有導電性，其中該覆蓋層具有一上表面，位於遠離該銅線的一端；在選擇性地鍍該覆蓋層後，自該覆蓋層的該上表面移除一第二雜質，直到該覆蓋層的該上表面被暴露，其中該移除該第二雜質的步驟包含在至少一第二環境條件下使用一第二熱製程，該第二環境條件包含一第二真空環境或一第二惰性氣體環境，其中該第二惰性氣體環境包含氬氣、氦氣或前述氣體之組合，其中該第二熱製程具有一第二製程溫度、一第二製程時間以及一第二製程壓力，該第二製程溫度的範圍為攝氏400度至500度之間，該製程時間的範圍為5分鐘到30分鐘之間以及該第二製程壓力小於0.1托爾；以及形成一上覆層在該第一介電層上方，其中該上覆層直接物理接觸該覆蓋層的該上表面。
7. 如申請專利範圍第6項所述之形成內連線結構的方法，其中該使用該第一熱製程的步驟在該第一惰性氣體環境中使用該第一熱製程，該第一熱製程進一步具有一第一製程壓力，其中該第一製程壓力小於或等於50托爾。
8. 如申請專利範圍第6項所述之形成內連線結構的方法，其中該覆蓋層的材料包含磷化鈷、硼化鈷、磷化鈷鎢、硼化鈷鎢、磷化鎳鎢、磷化鈷錫、硼化鎳鎢、磷化鎳鉬或前述材料之組合。
9. 如申請專利範圍第6項所述之形成內連線結構的方法，其中該覆蓋層包含二或多個子覆蓋層。