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TWI591694B - 半導體元件結構及其形成方法 - Google Patents

半導體元件結構及其形成方法 Download PDF

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TWI591694B
TWI591694B TW104139095A TW104139095A TWI591694B TW I591694 B TWI591694 B TW I591694B TW 104139095 A TW104139095 A TW 104139095A TW 104139095 A TW104139095 A TW 104139095A TW I591694 B TWI591694 B TW I591694B
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gate
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張哲誠
莊瑞萍
呂禎祥
陳威廷
劉又誠
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台灣積體電路製造股份有限公司
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Description

半導體元件結構及其形成方法
本揭露係關於半導體元件結構及其形成方法。
半導體積體電路(IC)工業已歷經快速發展的階段。積體電路材料及設計在技術上的進步已生產出許多代的積體電路。每一代的積體電路比前代的積體電路具有更小且更複雜的電路。
在積體電路發展的進程中，功能性密度(亦即每一個晶片區域中內連接元件的數目)已經普遍增加，而幾何尺寸(亦即製程中所能創造出最小的元件或線路)則是下降。這種微縮化的過程通常可藉由增加生產效率及降低相關支出提供許多利益。
然而，這些進步也增加了積體電路在加工和製造上的複雜度。因為特徵尺寸持續縮小，製程也持續變得更加難以實施。因此，形成具有越來越小的尺寸之可靠的半導體元件將是一個挑戰。
本揭露提供一種半導體元件結構，包括：一鰭狀結構，位於一半導體基板之上；一閘極堆疊，覆蓋鰭狀結構的一部分，其中閘極堆疊包括一功函數層和位於功函數層之上的 一金屬填充；以及一隔離元件，位於半導體基板之上且相鄰閘極堆疊，其中隔離元件與功函數層和金屬填充直接接觸。
本揭露另提供一種半導體元件結構，包括：一第一鰭狀結構和一第二鰭狀結構，位於一半導體基板之上；一第一閘極堆疊，覆蓋第一鰭狀結構的一部分；一第二閘極堆疊，覆蓋第二鰭狀結構的一部分；以及一隔離元件，位於半導體基板之上且位於第一閘極堆疊和第二閘極堆疊之間，其中隔離元件與一第一功函數層和第一閘極堆疊的一第一金屬填充和一第二功函數層和第二閘極堆疊的一第二金屬填充直接接觸。
本揭露更提供一種半導體元件結構的形成方法，包括：形成一第一鰭狀結構和一第二鰭狀結構於一半導體基板之上；形成一虛設閘極堆疊於半導體基板之上以部分地覆蓋第一鰭狀結構和第二鰭狀結構；移除虛設閘極堆疊以形成一溝槽於半導體基板之上；形成複數個金屬閘極堆疊層於溝槽中；形成至少一凹槽於金屬閘極堆疊層中，以將金屬閘極堆疊層分隔成至少兩個閘極堆疊；以及形成一隔離元件於至少一凹槽中。
為讓本揭露之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧半導體基板
101A、101B‧‧‧鰭狀結構
102‧‧‧隔離特徵
104‧‧‧閘極介電層
106‧‧‧虛設閘極電極層
107‧‧‧虛設閘極堆疊
108a、108b‧‧‧硬罩幕層
110A、110B‧‧‧部分
112‧‧‧間隔元件
113‧‧‧介電層
114A、114B‧‧‧源極/汲極結構
116‧‧‧溝槽
118‧‧‧閘極介電層
120‧‧‧阻障層
122A、122B‧‧‧功函數層
124‧‧‧阻擋層
126‧‧‧金屬填充層
126A、126B‧‧‧金屬填充
128‧‧‧罩幕層
130‧‧‧開口
132‧‧‧凹槽
133A、133B‧‧‧閘極堆疊
134‧‧‧介電層
134’‧‧‧隔離元件
134s‧‧‧側壁
134a‧‧‧較低側
134b‧‧‧較高側
L‧‧‧假想線
W1、W2‧‧‧寬度
H‧‧‧高度
θ‧‧‧角度
I-I、J-J、K-K‧‧‧線
本揭示最好配合圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準實施，各個特徵並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個特徵的尺寸。
第1A~1I圖為根據一些實施例顯示形成半導體元件結構製程中各階段剖面圖。
第2A~2G圖為根據一些實施例顯示形成半導體元件結構製程中各階段俯視圖。
第3A~3D圖為根據一些實施例顯示形成半導體元件結構製程中各階段剖面圖。
以下揭示提供許多不同的實施方法或是例子來實行本揭露之不同特徵。以下描述具體的元件及其排列的例子以簡化本揭露。當然這些僅是例子且不該以此限定本揭露的範圍。例如，在描述中提及第一個元件形成於第二個元件之上時，其可能包括第一個元件與第二個元件直接接觸的實施例，也可能包括兩者之間有其他元件形成而沒有直接接觸的實施例。此外，在不同實施例中可能使用重複的標號及/或符號，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關的用詞，像是“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些關係詞係為了便於描述圖式中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係。這些空間關係詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
以下描述本揭露的一些實施例。第1A~1I圖為根據 一些實施例顯示形成半導體元件結構製程中各階段剖面圖。可在第1A~1I圖所述的階段之前、期間、及/或之後提供額外的操作。在不同的實施例中，可置換或刪除前述的一些階段。可加入額外的特徵到半導體元件結構。在不同的實施例中，可置換或刪除以下所述的一些特徵。
如第1A圖所示，提供半導體基板100。在一些實施例中，半導體基板100可為塊狀半導體基板，像是一半導體晶圓。例如，半導體基板100為一矽晶圓。半導體基板100可包括矽或其他元素半導體材料，像是鍺。在一些其他的實施例中，半導體基板100包括一化合物半導體。化合物半導體可包括砷化鍺、碳化矽、砷化銦、磷化銦、其他合適的化合物半導體、或前述之組合。
在一些實施例中，半導體基板100包括一絕緣物上半導體(semiconductor-on-insulator；SOI)基板。可利用氧植入隔離(SIMOX)製程、晶圓接合製程、其他可應用的方式、或前述之組合形成SOI基板。
如第1A圖所示，以假想線L將半導體基板100分為部分110A和110B。在一些實施例中，兩個或更多個電晶體形成於半導體基板100的部分110A和110B中及/或之上。在一些實施例中，p-型金氧半場效電晶體(PMOSFET)和n-型金氧半場效電晶體(NMOSFET)將分別形成於部分110A和110B中及/或之上。在一些其他實施例中，NMOSFET和PMOSFET將分別形成於部分110A和110B中及/或之上。在一些其他實施例中，NMOSFETs將形成於部分110A和110B中及/或之上。在一些其 他實施例中，PMOSFETs將形成於部分110A和110B中及/或之上。
如第1A圖所示，根據一些實施例，形成複數個凹槽(或溝槽)於半導體基板100中。因此，形成包括鰭狀結構101A和101B的複數個鰭狀結構於凹槽之間。在一些實施例中，凹槽式利用一個或多個微影和蝕刻製程所形成。
如第1A圖所示，根據一些實施例，形成隔離特徵102於凹槽中以圍繞鰭狀結構101A和101B的較低部分。利用隔離特徵102以定義和電性隔離形成於半導體基板100中及/或之上的各種裝置元件。在一些實施例中，隔離特徵102包括淺溝槽隔離(shallow trench isolation；STI)特徵、半導體局部氧化(local oxidation of semiconductor；LOCOS)特徵、其他合適的隔離特徵、或前述之組合。
在一些實施例中，每一個隔離特徵102具有多層結構。在一些實施例中，隔離特徵102由介電材料形成。介電材料可包括氧化矽、氮化矽、氮氧化矽、氯摻雜矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、低介電常數(low-k)介電材料、其他合適的材料、或前述之組合。在一些實施例中，形成STI襯層(未顯示)以降低半導體基板100和隔離特徵102之間於界面上的晶體缺陷(crystalline defects)。類似地，也可形成STI襯層以降低鰭狀結構和隔離特徵102之間於界面上的晶體缺陷。
在一些實施例中，將介電材料層沉積於半導體基板100之上。介電材料層覆蓋包括鰭狀結構101A和101B的鰭狀 結構且填充鰭狀結構之間的凹槽。在一些實施例中，利用化學氣相沉積(CVD)製程、旋塗式(spin-on)製程、其他可應用的製程、或前述之組合沉積介電材料層。在一些實施例中，實施平坦化製程以薄化介電材料層，直到曝露出鰭狀結構101A和101B。平坦化製程可包括化學機械平坦化(CMP)製程、研磨製程、蝕刻製程、其他可應用的製程、或前述之組合。之後，將介電材料層回蝕刻以形成隔離特徵102。根據一些實施例，鰭狀結構包括從隔離特徵102突出的鰭狀結構101A和101B，如第1A圖所示。
如第1B圖所示，根據一些實施例，將閘極介電層104和虛設閘極電極層106沉積於隔離特徵102和鰭狀結構101A和101B之上。在一些實施例中，閘極介電層104是由氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、其他合適的介電材料、或前述之組合所形成。高介電常數(high-k)介電材料的例子包括氧化鉿、氧化鋯、氧化鋁、二氧化鋁鉿合金、二氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它合適的高介電常數(high-k)介電材料、或前述之組合。在一些實施例中，閘極介電層104為後續將被移除的虛設閘極介電層。虛設閘極介電層例如為一氧化矽層。
在一些實施例中，利用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、熱氧化製程、物理氣相沉積(PVD)製程、其他可應用的製程、或前述之組合沈積閘極介電層104。在一些實施例中，虛設閘極電極層106由多晶矽形成。例如，利用CVD製程、或其他可應用的製程沉積虛設閘極電極層106。 可對本揭露的實施例進行許多改變及/或修飾。在一些實施例中，未形成閘極介電層104。
之後，根據一些實施例，形成圖案化硬罩幕於虛設閘極電極層106之上，如第1B圖所示。圖案化硬罩幕係用以將虛設閘極電極層106和閘極介電層104圖案化為一個或更多個虛設閘極堆疊(或虛設閘極線)。在一些實施例中，圖案化硬罩幕包括第一硬罩幕層108a和第二硬罩幕層108b。在一些實施例中，第一硬罩幕層108a是由氮化矽形成。在一些實施例中，第二硬罩幕層108b是由氧化矽形成。在一些實施例中，第二硬罩幕層108b比第一硬罩幕層108a厚。
在一些實施例中，虛設閘極堆疊是形成於隔離特徵102和鰭狀結構101A和101B之上的複數個虛設閘極線。在一些實施例中，虛設閘極線實質上與彼此平行。在一些實施例中，每一個虛設閘極堆疊(或虛設閘極線)在後續製程中被形成為不同電晶體的兩個或更多個閘極堆疊。
在一些實施例中，圖案化光阻層(未顯示)係用以幫助圖案化硬罩幕層的形成。圖案化光阻層是透過微影製程形成。微影製程可包括光阻塗佈(例如：旋塗式塗佈)、軟烤(soft baking)、光罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(例如：硬烤)、其他合適的製程、或前述之組合。
之後，根據一些實施例，圖案化虛設閘極電極層106和閘極介電層104以形成一個或更多個虛設閘極堆疊107，如第1C圖所示。在一些實施例中，硬罩幕層108a和108b此後被移除。
第2A~2G圖為根據一些實施例顯示形成半導體元件結構製程中各階段俯視圖。在一些實施例中，第2A圖為第1C圖所示結構的俯視圖。如第1C圖和第2A圖所示，根據一些實施例，形成複數個虛設閘極堆疊107。為達簡短的目的，第2A圖僅顯示虛設閘極堆疊107(或虛設閘極線)。每一個虛設閘極堆疊107包括虛設閘極電極層106和閘極介電層104。在第1C圖和第2B~2G圖中，為達簡短的目的，僅顯示虛設閘極堆疊107之一。
之後，根據一些實施例，形成源極/汲極結構於鰭狀結構101A和101B之上且相鄰虛設閘極堆疊107。第3A~3D圖為根據一些實施例顯示形成半導體元件結構製程中各階段剖面圖。在一些實施例中，第1C~1I圖為沿著第2C~2G圖的I-I線繪製的剖面圖。在一些實施例中，第3A~3C圖為沿著第2C~2G圖的J-J線繪製的剖面圖，且第3D圖為沿著第2G圖的K-K線繪製的剖面圖。
參照第2C圖和第3A圖，根據一些實施例，源極/汲極結構114A和114B形成於半導體基板100之上且位於虛設閘極堆疊107之間。如上所述，在一些實施例中，兩個電晶體形成於半導體基板100的部分110A和110B中及/或之上。源極/汲極結構114A是形成於部分110A中及/或之上的一部分電晶體，且源極/汲極結構114B是形成於部分110B中及/或之上的另一部分電晶體。
在一些實施例中，根據一些實施例，使鰭狀結構101A和101B凹陷以使其低於隔離特徵102的頂表面。在一些實 施例中，實施蝕刻製程以移除鰭狀結構101A和101B的較高部分。因此，凹槽形成於鰭狀結構101A(和101B)上方，如第3A圖所示。在一些其他實施例中，使用複數個蝕刻操作，因而凹槽進一步橫向地朝著虛設閘極堆疊107下方的通道區域延伸。
在一些實施例中，半導體材料(或兩個或更多個半導體材料)磊晶生長於凹陷的鰭狀結構之上，持續生長至凹槽上方以形成源極/汲極結構114A和114B。在一些實施例中，同時實施源極/汲極結構114A和114B的生長。在一些實施例中，分別在不同的製程中實施源極/汲極結構114A和114B的生長。
在一些實施例中，源極/汲極結構114A為p-型半導體材料。例如，源極/汲極結構114A可包括磊晶生長鍺化矽。源極/汲極結構114A並不限於p-型半導體材料。在一些實施例中，源極/汲極結構114A為n-型半導體材料。源極/汲極結構114A可包括磊晶生長矽、磊晶生長碳化矽(SiC)、磊晶生長磷化矽(SiP)、或其他合適的磊晶生長半導體材料。
在一些實施例中，源極/汲極結構114A和114B都是p-型。在一些實施例中，源極/汲極結構114A和114B都是n-型。在一些實施例中，源極/汲極結構114A和114B之一為p-型，且源極/汲極結構114A和114B的另一個為n-型。
在一些實施例中，利用選擇性磊晶生長(SEG)製程、CVD製程(例如：氣相磊晶(VPE)製程)、低壓化學氣相沉積(LPCVD)製程、及/或超高真空CVD(UHV-CVD)製程、分子束磊晶製程、其他可應用的製程、或前述之組合形成源極/汲極結構114A和114B。可利用氣體及/或液體製程作為源極/汲極結構 114A和114B的形成製程。在一些實施例中，源極/汲極結構114A和114B都在相同的製程腔室中原位(in-situ)生長。換句話說，源極/汲極結構114A和114B是透過原位(in-situ)磊晶生長製程而形成。在一些其他實施例中，源極/汲極結構114A和114B分別生長。
源極/汲極結構114A和114B包括摻質。在一些實施例中，實施複數個植入(implantation)製程以摻雜源極/汲極結構114A和114B。在一些實施例中，形成間隔元件112於虛設堆疊閘極107的側壁之上以幫助源極/汲極結構114A和114B的形成，如第2C圖和第3A圖所示。在一些實施例中，在形成間隔元件112之前，利用離子植入製程形成輕摻雜源極/汲極區域(未顯示)。
在一些實施例中，在源極/汲極結構114A和114B生長期間對源極/汲極結構114A和114B進行原位(in-situ)摻雜。在一些其他實施例中，在源極/汲極結構114A和114B生長期間未對源極/汲極結構114A和114B進行摻雜。在磊晶生長之後，在後續製程中對源極/汲極結構114A和114B進行摻雜。在一些實施例中，利用離子植入製程、電漿浸入離子植入製程、氣體及/或固體源擴散製程(gas and/or solid source diffusion process)、其他可應用的製程、或前述之組合達成摻雜。在一些實施例中，更進一步將源極/汲極結構114A和114B曝露於退火製程以活化摻質。例如，實施一快速熱退火製程。
如第1D、2D、3B圖所示，根據一些實施例，移除虛設閘極堆疊107。在一些實施例中，在移除虛設閘極堆疊107 之前，將介電層113沈積於源極/汲極結構114A和114B以及虛設閘極堆疊107之上，如第2D圖和第3B圖所示。在一些實施例中，介電層113是由氧化矽、氮氧化矽、硼矽酸鹽玻璃(borosilicate glass；BSG)、磷矽酸鹽玻璃(phosphoric silicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、氟摻雜矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、低介電常數(low-k)材料、多孔介電材料、其他合適的介電材料、或前述之組合所形成。在一些實施例中，介電層113是透過CVD製程、旋塗式製程、ALD製程、PVD製程、其他可應用的製程、或前述之組合沈積。
之後，薄化介電層113直到曝露出虛設閘極電極層106。經薄化的介電層113圍繞虛設閘極堆疊107。在一些實施例中，利用平坦化製程薄化介電層113。平坦化製程可包括化學機械平坦化(CMP)製程、研磨製程、蝕刻製程、其他可應用的製程、或前述之組合。可對本揭露的實施例進行許多改變及/或修飾。在一些實施例中，未形成介電層113。
之後，根據一些實施例，移除虛設閘極堆疊107以形成溝槽116於鰭狀結構101A和101B以及隔離特徵102之上，如第1D、2D、3B圖所示。在一些實施例中，形成介電層113，且溝槽116形成於介電層113中。換句話說，介電層113圍繞溝槽116。在一些實施例中，溝槽116位於間隔元件112之間。在一些實施例中，溝槽116曝露原本被虛設閘極堆疊107覆蓋的鰭狀結構101A和101B的一部分，如第1D、2D、3B圖所示。鰭狀結構101A和101B曝露的部分可作為通道區域。在一些實施例 中，虛設閘極堆疊107是透過乾蝕刻製程、濕蝕刻製程、其他可應用的製程、或前述之組合而移除。在一些實施例中，閘極介電層104是由高介電常數(high-K)材料所形成且未被移除。在這些情況中，溝槽116曝露出閘極介電層104。
根據一些實施例，在移除虛設閘極堆疊107之後，將金屬閘極堆疊層沈積於溝槽116的側壁和底部之上，如第1E、2E、3C、3D圖所示。金屬閘極堆疊層沿著鰭狀結構101A和101B的側壁和頂部延伸，如第1E圖所示。位於溝槽116中的金屬閘極堆疊層也可稱為金屬閘極堆疊線。
如上所述，在一些實施例中，每一個虛設閘極堆疊107(或虛設閘極線)將被形成為不同電晶體的兩個或更多個閘極堆疊。因此，在移除虛設閘極堆疊107後所形成的溝槽116足夠長到可包含電晶體的兩個或更多個金屬閘極堆疊。這些金屬閘極堆疊層的沈積或填充，比起在設計成只包含電晶體的一個金屬閘極堆疊的溝槽中實施金屬閘極堆疊層的沈積或填充的情況簡單。因此，可顯著地擴大製程窗口。
在一些實施例中，金屬閘極堆疊層包括一閘極介電層、一功函數層、和一金屬填充層。在一些實施例中，形成兩個電晶體於半導體基板100的部分110A和110B中及/或之上。在一些實施例中，電晶體之一為p-型電晶體，且另一個電晶體為n-型電晶體。在一些實施例中，兩個電晶體都是p-型電晶體。在一些實施例中，兩個電晶體都是n-型電晶體。在一些實施例中，一個或更多個p-型功函數層形成於部分110A之上，且一個或更多個n-型功函數層形成於部分110B之上。在一些實施例中， 一個或更多個n-型功函數層形成於部分110A之上，且一個或更多個p-型功函數層形成於部分110B之上。
如第1E、3C、3D圖所示，根據一些實施例，將閘極介電層118沈積於溝槽116的側壁和底部之上。在一些實施例中，閘極介電層118延伸於部分110A和110B之上。在一些實施例中，閘極介電層118為高介電常數(high-k)層。高介電常數(high-k)層可由氧化鉿、氧化鋯、氧化鋁、二氧化鋁鉿合金、二氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它合適的高介電常數(high-k)介電材料、或前述之組合組成。
在一些實施例中，利用ALD製程、CVD製程、旋塗式製程、其他可應用的製程、或前述之組合沈積閘極介電層118。在一些實施例中，實施高溫退火操作以降低或消除閘極介電層118中的缺陷。可對本揭露的實施例進行許多改變及/或修飾。在一些實施例中，兩個不同的閘極介電層形成於部分110A和110B之上以作為不同電晶體的閘極介電層。
在一些實施例中，在形成閘極介電層118之前，在溝槽116中形成一界面層(interfacial layer)(未顯示)。界面層可用以減少閘極介電層118與鰭狀結構101A和101B之間的壓力。在一些實施例中，界面層是由氧化矽組成。在一些實施例中，界面層是透過ALD製程、熱氧化製程、其他可應用的製程、或前述之組合形成。
如第1E、3C、3D圖所示，根據一些實施例，將阻障層120沈積於閘極介電層118之上。可利用阻障層120作為閘 極介電層118和後續形成的功函數層之間的界面。阻障層120也可用以避免閘極介電層118和後續形成的功函數層之間的擴散。
在一些實施例中，阻障層120是由包含金屬的材料組成。包含金屬的材料可包括氮化鈦、氮化鉭、其他合適的材料、或前述之組合。在一些實施例中，阻障層120包括多層。在一些實施例中，阻障層120是透過ALD製程、PVD製程、電鍍製程、無電解電鍍製程、CVD製程、其他可應用的製程、或前述之組合形成。在一些其他實施例中，未形成阻障層120。在一些實施例中，兩個不同的阻障層形成於部分110A和110B之上作為不同電晶體的阻障層。
之後，根據一些實施例，形成功函數層122A和122B於阻障層120之上，如第1E、3C、3D圖所示。功函數層是用以提供電晶體所需的功函數以提昇元件性能，包括改良的閾值電壓。在形成NMOS電晶體的實施例中，功函數層可為一n-型金屬層。n-型金屬層能夠提供適合元件的功函數值，像是等於或小於約4.5eV。n-型金屬層可包括金屬、金屬碳化物、金屬氮化物、或前述之組合。例如，n-型金屬層包括氮化鈦、鉭、氮化鉭、其他合適的材料、或前述之組合。
另一方面，在形成PMOS電晶體的實施例中，功函數層可為一p-型金屬層。p-型金屬層能夠提供適合元件的功函數值，像是等於或小於約4.8eV。p-型金屬層可包括金屬、金屬碳化物、金屬氮化物、其他合適的材料、或前述之組合。例如，p-型金屬包括氮化鉭、氮化鎢、鈦、氮化鈦、其他合適的 材料、或前述之組合。
功函數層也可由鉿(hafnium)、鋯(zirconium)、鈦(titanium)、鉭(tantalum)、鋁(aluminum)、金屬碳化物(例如：碳化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化物(aluminides)、釕(ruthenium)、鈀(palladium)、鉑(platinum)、鈷(cobalt)、鎳(nickel)、導電金屬氧化物、或前述之組合組成。可微調功函數層的厚度及/或組成以調整功函數的水平(level)。例如，取決於氮化鈦層的厚度及/或組成，氮化鈦層可用來當作p-型金屬層或n-型金屬層。
在一些實施例中，功函數層122A為p-型金屬層，且功函數層122B為n-型金屬層。在一些實施例中，功函數層122A在功函數層122B之前形成。功函數層122A沈積於阻障層120之上。之後，圖案化功函數層122A。例如，將功函數層122A定位於半導體基板100的部份110A之上。移除功函數層122A原本位於部分110B之上的部份。例如，利用微影製程和蝕刻製程圖案化功函數層122A。類似地，在半導體基板100的部份110B之上沈積並圖案化功函數層122B。
可對本揭露的實施例進行許多改變及/或修飾。在一些其他實施例中，功函數層122B在功函數層122A之前形成。在一些其他實施例中，功函數層122A和122B具有相同的導電類型，像是n-型或p-型。
之後，根據一些實施例，將阻擋層(blocking layer)124沈積於功函數層122A和122B之上，如第1E、3C、3D圖所示。阻擋層124可用以避免後續形成的一金屬填充層擴散 至或滲入(penetrating)功函數層。
在一些實施例中，阻擋層124是由氮化鉭、氮化碳鈦、其他合適的材料、或前述之組合所組成。在一些實施例中，利用ALD製程、PVD製程、電鍍製程、無電解電鍍製程、其他可應用的製程、或前述之組合沈積阻擋層124。
本揭露的實施例並不限於此。在一些其他實施例中，未形成阻擋層124。在一些其他實施例中，兩層不同的阻擋層用於後續形成的金屬填充層及不同的功函數層122A和122B之間。
之後，根據一些實施例，將金屬填充層126沈積於阻擋層124之上以填充溝槽116，如第1E、2E、3C、3D圖所示。在一些實施例中，金屬填充層126是由鎢(tungsten)、鋁(aluminum)、銅(copper)、鈷(cobalt)、其他合適的材料、或前述之組合所組成。在一些實施例中，利用PVD製程、CVD製程、電鍍製程、無電解電鍍製程、其他可應用的製程、或前述之組合沈積金屬填充層126。在一些其他實施例中，未形成金屬填充層126。在一些其他實施例中，兩層不同的金屬填充層形成於部分110A和110B之上以作為不同電晶體的金屬填充層。
在一些實施例中，形成第一組金屬閘極堆疊層於部分110A之上，且部分110B被例如一圖案化罩幕阻擋。之後，形成第二組金屬閘極堆疊層於部分110B之上，且第一組金屬閘極堆疊層被其他圖案化罩幕覆蓋。
在一些實施例中，金屬閘極堆疊層包括閘極介電層118、阻障層120、功函數層122A和122B、阻擋層124、及金 屬填充層126，這些層一起填充溝槽116並覆蓋介電層113和。在一些實施例中，移除金屬堆疊層位於溝槽116之外的的部份。例如，利用平坦化製程部分地移除金屬閘極堆疊層，直到曝露出介電層113。平坦化製程可包括CMP製程、研磨製程、蝕刻製程、其他可應用的製程、或前述之組合。
根據一些實施例，在溝槽116中形成金屬閘極堆疊層之後，將金屬閘極堆疊層圖案化以形成多個金屬閘極堆疊。如第1F圖所示，根據一些實施例，在金屬填充層126之上沈積並圖案化罩幕層128以幫助金屬閘極堆疊層的圖案化。在一些實施例中，罩幕層128是由光阻材料、氮化矽、氮氧化矽、氧化矽、氮化鈦、其他合適的材料、或前述之組合所組成。可利用旋塗式製程、CVD製程、其他可應用的製程、或前述之組合沈積罩幕層128。可利用微影製程和蝕刻製程圖案化罩幕層128。在一些實施例中，罩幕層128具有一開口130，此開口130曝露一部分的金屬填充層126，如第1F圖所示。將半導體基板100分隔成部分110A和110B的假想線L可穿過開口130。
參照第1G圖和第2F圖，根據一些實施例，移除一部分的金屬閘極堆疊層以形成一個或更多個凹槽132於金屬閘極堆疊層中。罩幕層128用以幫助凹槽132的形成。在一些實施例中，在形成凹槽132之後移除罩幕層128。根據一些實施例，凹槽132將金屬閘極堆疊層分隔成兩個或更多個閘極堆疊，包括閘極堆疊133A和133B，如第1G圖和第2F圖所示。在一些實施例中，閘極堆疊133A和133B並沒有與彼此直接接觸。根據一些實施例，如第1G圖和第2F圖所示，凹槽132曝露出隔離特 徵102。
在一些實施例中，金屬填充層126被劃分為多個部分，包括金屬填充126A和126B，如第1G、2F、3C、3D圖所示。在這些情況中，金屬填充126A和126B的材料相同。在一些其他實施例中，金屬填充126A和126B具有不同的材料。在這些情況中，將兩個不同的金屬填充層沈積並圖案化以形成金屬填充126A和126B。在一些實施例中，閘極堆疊133A和133B的閘極介電層是閘極介電層118的一部分。在這些情況中，閘極堆疊133A和133B的閘極介電層具有相同的材料。
凹槽132的形成也可稱為終端裁切製程(end cut process)。終端裁切製程裁切“金屬閘極堆疊線”(或金屬閘極堆疊層)為多個分開的金屬閘極堆疊。在沈積金屬閘極堆疊層之後，實施終端裁切製程。將金屬閘極堆疊層沈積至大到足以包含兩個或更多個閘極堆疊且具有相對低的深寬比(aspect ratio)的溝槽116中。因此，金屬閘極堆疊層的沈積可被良好地實施。金屬閘極堆疊層的品質和可靠度顯著地提昇。可更精確地控制凹槽132的尺寸、輪廓、和位置。因此，可減少或避免像是短路或是漏電的問題。
如第1G圖所示，凹槽132具有較高的寬度W2、較低的寬度W1、和高度H。在一些實施例中，寬度W1比寬度W2寬。在一些實施例中，因為寬度W2小於寬度W1，在凹槽132形成期間，金屬閘極堆疊層位於鰭狀結構之上的部分免於受損。在一些實施例中，寬度W1的範圍從約15nm至約1000nm。在一些實施例中，寬度W2的範圍從約10nm至約500nm。在一些實施例 中，高度H的範圍從約50nm至約2000nm。然而，本揭露的實施例不限於此。在一些其他實施例中，寬度W2比寬度W1寬。在一些實施例中，寬度W2實質上與寬度W1相等。
藉由改變形成凹槽132的蝕刻條件，可微調凹槽132的輪廓。例如，凹槽132的側壁和底部之間的角度θ可藉由改變蝕刻條件而進行調整。在一些實施例中，角度θ的範圍從約10度至約85度。在一些其他實施例中，角度θ的範圍從約20度至約75度。在一些情況中，角度θ應大於約10度以確保寬度W2不會太小而負向影響後續的填充製程。在一些情況中，角度θ應小於約85度以確保在凹槽132形成期間，金屬閘極堆疊層位於鰭狀結構之上的部分不會受損。
在一些實施例中，因為凹槽132的形成包括蝕刻不同的材料層，故利用多個蝕刻操作以形成凹槽132。在一些實施例中，用於蝕刻操作中的蝕刻劑包括氣體混合物。氣體混合物可包括Cl2、HBr、BCl3、NF3、N2、CF4、CH2F2、O2、Ar、N2H2、CH4、SF6、其他合適的氣體、或前述之組合。在蝕刻操作期間，氣體混合物的組成可根據需要而變化。在一些實施例中，用以實施蝕刻操作的壓力範圍為從約1托(torr)至約80托(torr)。在一些實施例中，用以實施蝕刻操作的操作功率範圍為從約100W至約1500W。在一些實施例中，用以實施蝕刻操作的操作溫度範圍為從約10℃至約50℃。在一些實施例中，用以實施蝕刻操作的操作時間範圍為從約5秒至約600秒。
參照第1H圖，根據一些實施例，形成介電層134於閘極堆疊133A和133B(和介電層113)之上以填充凹槽132。在 一些實施例中，介電層134是由氧化矽、氮化矽、氮氧化矽、含碳氧化矽、其他合適的介電材料、或前述之組合所組成。在一些實施例中，介電層134的材料與圍繞閘極堆疊133A和133B的介電層113的材料不同。然而，本揭露的實施例不限於此。在一些實施例中，介電層134和介電層113的材料實質上相同。
在一些實施例中，利用適合填充具有高深寬比(aspect ratio)或具有較小的較高寬度的凹槽或開口的沈積製程形成介電層134。在一些實施例中，利用ALD製程、流動式化學氣相沈積(FCVD)製程、其他可應用的製程、或前述之組合沈積介電層134。在一些其他實施例中，旋塗式製程用以形成介電層134。
之後，移除介電層134位於凹槽132之外的部份，直到曝露出金屬填充126A和126B，如第1I圖和第2G圖所示。在一些實施例中，利用平坦化製程部分地移除介電層134。平坦化製程可包括CMP製程、研磨製程、蝕刻製程、其他可應用的製程、或前述之組合。因此，根據一些實施例，殘留在凹槽132中的介電層134部分形成隔離元件134’，如第1I圖和第2G圖所示。
可對本揭露的實施例進行許多改變及/或修飾。在一些實施例中，隔離元件134’包括多層結構。例如，沈積多個介電層以填充凹槽132。類似的，可實施平坦化製程以移除位於凹槽132之外的多個介電層。因此，殘留在凹槽132中的多個介電層形成隔離元件134’。
如第1I圖和第2G圖所示，根據一些實施例，隔離 元件134’相鄰閘極堆疊133A和133B。在一些實施例中，隔離元件134’與功函數層122A和122B、閘極堆疊133A和133B的金屬填充126A和126B直接接觸，如第1I圖所示。在一些實施例中，隔離元件134’也與閘極堆疊133A和133B的閘極介電層118直接接觸。在一些實施例中，隔離元件134’也與隔離特徵102直接接觸，如第1I圖所示。
如第1I圖所示，隔離元件134’具有一較高側134b和位於較高側134b和半導體基板100之間的一較低側134a。在一些實施例中，較高側134b具有與寬度W2相等的寬度，且較低側134a具有與寬度W1相等的寬度。在一些實施例中，較低側134a比較高側134b寬。然而，應理解的是本揭露的實施例不限於此。在一些其他實施例中，較高側134b比較低側134a寬。在一些其他實施例中，較高側134b實質上與較低側134a一樣寬。
如第1I圖所示，隔離元件134’具有一側壁134s。角度θ位於隔離元件134’的側壁134s和較低側134a(或底部)之間。在一些實施例中，角度θ的範圍從約10度至約85度。在一些其他實施例中，角度θ的範圍從約20度至約75度。
如第1I圖和第2G圖所示，根據一些實施例，形成各包括閘極堆疊133A和133B的兩個電晶體。隔離元件134’形成於閘極堆疊133A和133B的末端之間，以電性隔離閘極堆疊133A與閘極堆疊133B。閘極介電層和功函數層與隔離元件134’的較低部分直接接觸，且金屬填充與隔離元件134’的較高部分直接接觸。因為每一個閘極堆疊是由圖案化金屬閘極堆疊層所形成，閘極堆疊的高度可被良好地控制。在一些實施例中，不 需要實施平坦化來確保不同的閘極堆疊具有相同的高度。因此，減少相關的製程支出和製程時間。平坦化製程期間產生的殘留物也減少。
本揭露的實施例形成具有一個或更多個金屬閘極堆疊和鰭狀結構的半導體元件結構。將虛設閘極線移除以形成溝槽，並於溝槽中形成多於兩個的金屬閘極堆疊。形成金屬閘極堆疊層以填充溝槽。之後，形成一個或更多個凹槽於金屬閘極堆疊層中，以將金屬閘極堆疊層分隔成兩個或更多個金屬閘極堆疊。之後形成一個或更多個隔離元件於凹槽中以電性隔離金屬閘極堆疊。因為金屬閘極堆疊層沈積在大到足以包含兩個或更多個閘極堆疊的溝槽中，這些金屬閘極堆疊層的沈積可被良好地實施。金屬閘極堆疊層的品質和可靠度顯著地提昇。
根據一些實施例，提供一種半導體元件結構。半導體元件結構包括位於一半導體基板之上的一鰭狀結構。半導體元件結構也包括覆蓋鰭狀結構的一部分的閘極堆疊，且閘極堆疊包括一功函數層和位於功函數層之上的一金屬填充。半導體元件結構包括位於半導體基板之上且相鄰閘極堆疊的一隔離元件。隔離元件直接接觸功函數層和金屬填充。
根據一些實施例，提供一種半導體元件結構。半導體元件結構包括位於一半導體基板之上的一第一鰭狀結構和一第二鰭狀結構。半導體元件結構也包括覆蓋第一鰭狀結構的一部分的一第一閘極堆疊，及覆蓋第二鰭狀結構的一部分的一第二閘極堆疊。半導體元件結構更包括位於半導體基板之上且位於第一閘極堆疊和第二閘極堆疊之間的一隔離元件。隔離 元件與一第一功函數層和第一閘極堆疊的一第一金屬填充和一第二功函數層和第二閘極堆疊的一第二金屬填充直接接觸。
根據一些實施例，提供一種半導體元件結構的形成方法。此方法包括形成一第一鰭狀結構和一第二鰭狀結構於一半導體基板之上。此方法也包括形成一虛設閘極堆疊於半導體基板之上以部分地覆蓋第一鰭狀結構和第二鰭狀結構。此方法更包括移除虛設閘極以形成一溝槽於半導體基板之上，以及形成複數個金屬閘極堆疊層於溝槽中。此外，此方法包括形成至少一凹槽於金屬閘極堆疊層中，以將金屬閘極堆疊層分隔成至少兩個閘極堆疊，以及形成一隔離元件於至少一凹槽中。
前述內文概述了許多實施例的特徵，以使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作任意之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體基板
101A、101B‧‧‧鰭狀結構
102‧‧‧隔離特徵
110A、110B‧‧‧部分
118‧‧‧閘極介電層
120‧‧‧阻障層
122A、122B‧‧‧功函數層
124‧‧‧阻擋層
126A、126B‧‧‧金屬填充
133A、133B‧‧‧閘極堆疊
134’‧‧‧隔離元件
134s‧‧‧側壁
134a‧‧‧較低側
134b‧‧‧較高側
L‧‧‧假想線
W1、W2‧‧‧寬度
H‧‧‧高度
θ‧‧‧角度

Claims (10)

  1. 一種半導體元件結構，包括：一鰭狀結構，位於一半導體基板之上；一閘極堆疊，覆蓋該鰭狀結構的一部分，其中該閘極堆疊包括一功函數層和位於該功函數層之上的一金屬填充；以及一隔離元件，位於該半導體基板之上且相鄰該閘極堆疊，其中該隔離元件與該功函數層和該金屬填充直接接觸，其中該閘極堆疊包括一閘極介電層，位於該鰭狀結構和該功函數層之間，且該閘極介電層與該隔離元件直接接觸。
  2. 如申請專利範圍第1項所述之半導體元件結構，其中該隔離元件之一頂表面實質地與該閘極堆疊之一頂表面共平面。
  3. 如申請專利範圍第1項所述之半導體元件結構，更包括一隔離特徵，位於該半導體基板和該閘極堆疊之間，其中該隔離元件與該隔離特徵直接接觸。
  4. 如申請專利範圍第1項所述之半導體元件結構，其中該隔離元件具有一較高側和位於該較高側和該半導體基板之間的一較低側，且該較低側比該較高側寬。
  5. 一種半導體元件結構，包括：一第一鰭狀結構和一第二鰭狀結構，位於一半導體基板之上；一第一閘極堆疊，覆蓋該第一鰭狀結構的一部分；一第二閘極堆疊，覆蓋該第二鰭狀結構的一部分；以及一隔離元件，位於該半導體基板之上且位於該第一閘極堆 疊和該第二閘極堆疊之間，其中該隔離元件與一第一功函數層和該第一閘極堆疊的一第一金屬填充和一第二功函數層和該第二閘極堆疊的一第二金屬填充直接接觸。
  6. 如申請專利範圍第5項所述之半導體元件結構，更包括：一第一閘極介電層，位於該第一鰭狀結構和該第一功函數層之間；以及一第二閘極介電層，位於該第二鰭狀結構和該第二功函數層之間，其中該隔離元件與該第一閘極介電層和該第二閘極介電層直接接觸；其中該第一閘極介電層和該第二閘極介電層的材料相同。
  7. 如申請專利範圍第5項所述之半導體元件結構，其中該隔離元件具有一較高側和位於該較高側和該半導體基板之間的一較低側，且該較低側比該較高側寬。
  8. 一種半導體元件結構的形成方法，包括：形成一第一鰭狀結構和一第二鰭狀結構於一半導體基板之上；形成一虛設閘極堆疊於該半導體基板之上以部分地覆蓋該第一鰭狀結構和該第二鰭狀結構；移除該虛設閘極堆疊以形成一溝槽於該半導體基板之上；形成複數個金屬閘極堆疊層於該溝槽中；形成至少一凹槽於該金屬閘極堆疊層中，以將該金屬閘極堆疊層分隔成至少兩個閘極堆疊；以及形成一隔離元件於該至少一凹槽中。
  9. 如申請專利範圍第8項所述之半導體元件結構的形成方法， 其中形成該金屬閘極堆疊層包括：形成一第一功函數層和一第二功函數層於該溝槽中，其中該第一功函數層和該第二功函數層分別沿著該第一鰭狀結構和該第二鰭狀結構的側壁延伸；以及形成一金屬填充於該第一功函數層和該第二功函數層之上；其中該第一功函數層在該第二功函數層之前形成。
  10. 如申請專利範圍第8項所述之半導體元件結構的形成方法，其中該凹槽具有一較高的寬度和一較低的寬度，且該較低的寬度大於該較高的寬度。
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