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TWI587297B - 半導體儲存裝置 - Google Patents

半導體儲存裝置 Download PDF

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TWI587297B
TWI587297B TW104135892A TW104135892A TWI587297B TW I587297 B TWI587297 B TW I587297B TW 104135892 A TW104135892 A TW 104135892A TW 104135892 A TW104135892 A TW 104135892A TW I587297 B TWI587297 B TW I587297B
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TW
Taiwan
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memory
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memory cell
error
data
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TW104135892A
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Inventor
長田佳晃
穂谷克彥
Original Assignee
東芝股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 東芝股份有限公司 filed Critical 東芝股份有限公司
Publication of TW201633300A publication Critical patent/TW201633300A/zh
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Description

半導體儲存裝置 相關申請案之交叉參考
本申請案係基於2015年3月9日申請之先前美國臨時申請案第62/130,490號且主張該案之優先權利，該案之全部內容以引用的方式併入本文中。
本發明實施例係關於一種半導體儲存裝置。
一磁阻性隨機存取記憶體(MRAM)係其中用於儲存資訊之一記憶體胞採用具有一磁阻效應之一磁性元件之一記憶體裝置。該MRAM作為以一高速操作、一大儲存容量及非揮發性為特徵之下一代記憶體裝置而受到關注。在此期間，正進行研究及開發以用MRAM取代一動態隨機存取記憶體(DRAM)及一靜態隨機存取記憶體(SRAM)。為降低開發成本及實現容易取代，MRAM應可期望按與DRAM及SRAM相同之規格操作。
本發明提供一種記憶體系統，其包括：第一部份，其包含：一第一記憶體胞區域，其中提供一第一記憶體胞；一第二記憶體胞區域，其中提供一第二記憶體胞；及一第三記憶體區域，其儲存第一資訊，該第一資訊係用於用該第二記憶體胞取代該第一記憶體胞；及第二部分，其包含：一ECC電路，其校正藉由該第一記憶體胞儲存之資料之一錯誤；及一控制電路，若校正該第一記憶體胞中之一錯誤之一次數達到一第一值，則該控制電路用該第二記憶體胞取代該第一記憶體胞；其中該第一記憶體胞被指派有一位址；且該控制電路係：儲存其中藉由該ECC電路成功校正一錯誤之該位址；儲存在該位址處成功校正該錯誤之一次數；判定校正該第一記憶體胞中之該錯誤之該次數是否達到該第一值；產生該第三記憶體區域之一位址，以用該第二記憶體胞取代該第一記憶體胞；且進一步產生將資料寫入該第三記憶體區 域中之一電壓。
1‧‧‧記憶體系統
2‧‧‧主機
20‧‧‧磁性穿隧接面(MTJ)元件
21‧‧‧選擇電晶體/胞電晶體
100‧‧‧記憶體控制器
110‧‧‧主機介面(主機I/F)
120‧‧‧資料緩衝器
130‧‧‧狀態暫存器
140‧‧‧中央處理單元(CPU)
150‧‧‧裝置介面(I/F)
160‧‧‧錯誤校正碼(ECC)電路
170‧‧‧熔絲控制器/熔絲控制電路
170a‧‧‧失效位址暫存器
170b‧‧‧位址比較器
170c‧‧‧失效計數暫存器
170d‧‧‧熔絲位址產生器
170e‧‧‧熔絲程式電壓產生器
180‧‧‧位址計數器
190‧‧‧匯流排
200‧‧‧記憶體裝置
210‧‧‧記憶體胞陣列
210a‧‧‧普通胞陣列
210b‧‧‧冗餘胞陣列
211‧‧‧感測放大器/寫入驅動器
212‧‧‧行熔絲
213‧‧‧列解碼器
214‧‧‧列熔絲
215‧‧‧陣列控制器
220‧‧‧資料匯流排
230‧‧‧DQ電路
240‧‧‧控制器
250‧‧‧命令/位址電路
260‧‧‧內部電壓產生器
B‧‧‧非磁性層
BL0至BLj-1‧‧‧位元線
F‧‧‧鐵磁性層/記錄層/自由層
P‧‧‧鐵磁性層/固定層/釘紮層
S1001‧‧‧步驟
S1002‧‧‧步驟
S1003‧‧‧步驟
S1004‧‧‧步驟
S1005‧‧‧步驟
S1006‧‧‧步驟
S1007‧‧‧步驟
S1008‧‧‧步驟
S1009‧‧‧步驟
S1010‧‧‧步驟
S1011‧‧‧步驟
SL0至SLj-1‧‧‧源極線
WL0至WLi-1‧‧‧字線
圖1係展示根據一實施例之一記憶體系統之一例示性組態之一方塊圖。
圖2係展示該實施例之記憶體系統之一記憶體胞陣列之一例示性組態之一電路圖。
圖3繪示該實施例之記憶體系統之一記憶體胞之一基本組態。
圖4係繪示該實施例之記憶體系統之一狀態圖。
圖5係繪示該實施例之記憶體系統之一清除操作之一流程圖。
圖6係繪示該實施例之記憶體系統之清除操作之一波形圖。
圖7係繪示該實施例之記憶體系統之清除操作之一波形圖。
一般而言，根據一實施例，一記憶體系統包含：一第一記憶體胞區域，其中提供一第一記憶體胞；一第二記憶體胞區域，其中提供一第二記憶體胞；一ECC電路，其校正藉由該第一記憶體胞儲存之資料之一錯誤；及一控制電路，其在成功校正該第一記憶體胞中之一錯誤之次數達到一第一值之情況下用該第二記憶體胞取代該第一記憶體胞。
現將給出實施例之一描述。在下文描述中，具有實質上相同功能及組態之結構元件將藉由相同元件符號表示且僅在需要時給出重複描述。下文描述之實施例之各者僅展示實施該等實施例之技術理念之一例示性設備及方法。該等實施例之技術理念並不限於下文描述之材料、形狀、結構、配置等。該等實施例之技術理念可在申請專利範圍中定義之範圍內改變。
功能區塊之各者可以硬體、電腦軟體或其等之一組合之形式實施。為闡明該等功能區塊具體所指，下文將在其等之功能方面對該等區塊進行說明。該等功能是否實施為硬體或軟體係特定實施方案之一問題或取決於對整個系統施加之設計限制。熟習此項技術者可針對實施例之各者以各種方式實施該等功能且如何實施該等功能係在實施例之範圍內。
(實施例)
<1>組態
將參考其中將一MRAM應用至一記憶體胞陣列之情況描述本發明實施例。
<1-1>記憶體系統之組態
將參考圖1給出根據實施例之一記憶體系統之基本組態之一示意性描述。該記憶體系統1包括一記憶體控制器100及一記憶體裝置200。
<1-2>記憶體控制器之組態
該實施例之記憶體控制器100自一主機2接收命令。根據該等命令，記憶體控制器100自記憶體裝置200讀取資料且將資料寫入於該記憶體裝置200中。
記憶體控制器100具有一主機介面(主機I/F)110、一資料緩衝器120、一狀態暫存器130、一中央處理單元(CPU)140、一裝置介面(I/F)150、一錯誤校正碼(ECC)電路160、一熔絲控制器170及一位址計數器180。
該主機介面110連接至主機(外部設備)2(諸如一個人電腦)且進一步連接至記憶體控制器100之匯流排190。透過主機介面110在主機2與記憶體系統1之間傳輸及接收資料。
該資料緩衝器120連接至主機介面110且進一步連接至匯流排190。資料緩衝器120藉由主機介面110接收自主機2傳輸至記憶體系統1之資料且暫時儲存該資料。又，資料緩衝器120暫時儲存待藉由主機介面110自記憶體系統1傳輸至主機2之資料。資料緩衝器120可為一揮發性記憶體或一非揮發性記憶體。
CPU 140控制記憶體系統1之整體操作。例如，CPU 140根據自主機2接收之命令對記憶體裝置200執行預定處理。
狀態暫存器130係(例如)一揮發性記憶體且儲存設定資訊、藉由CPU 140執行之命令及狀態信號。狀態暫存器130可為一揮發性記憶 體或一非揮發性記憶體。
裝置介面150介接記憶體控制器100與記憶體裝置200且啟用將在該記憶體控制器100與該記憶體裝置200之間傳輸及接收之各種信號。裝置介面150連接至ECC電路160、位址計數器180及匯流排190。
ECC電路160藉由資料緩衝器120接收自主機2接收之寫入資料。ECC電路160將一錯誤校正碼添加至該寫入資料。ECC電路160將該寫入資料(包含添加至該寫入資料之錯誤校正碼)供應至資料緩衝器120或裝置介面150。
ECC電路160藉由裝置介面150接收自記憶體裝置200供應之資料。該資料係儲存於記憶體胞陣列210之一記憶體胞群組中之資料。該記憶體胞群組係一組記憶體胞MC且在讀取操作時對應於一讀取單元。ECC電路160判定自記憶體裝置200接收之資料是否含有一錯誤。若該經接收資料含有一錯誤，則ECC電路使用錯誤校正碼對該經接收資料執行錯誤校正。ECC電路160將經受錯誤校正之資料供應至資料緩衝器120、裝置介面150等。若判定自記憶體裝置200讀取之資料含有一錯誤，則ECC電路160將一錯誤通知信號「Error」供應至熔絲控制器170。若判定自記憶體裝置200讀取之資料不含有一錯誤，則ECC電路160將一通知信號「No_Error」供應至主機2。
熔絲控制器170根據一錯誤出現之次數(在本發明實施例中，該次數等於藉由ECC電路160成功校正一錯誤之次數)產生冗餘位址資訊(藉由該冗餘位址資訊，用冗餘胞取代用於儲存資料之記憶體胞)及一熔絲程式電壓產生信號。
熔絲控制器170包括一失效位址暫存器170a、一位址比較器170b、一失效計數暫存器170c、一熔絲位址產生器170d及一熔絲程式電壓產生器170e。
該失效位址產生器170a儲存表示其中藉由ECC電路160偵測一錯 誤之記憶體胞陣列210之位址資訊作為失效位址資訊。為簡潔起見，記憶體胞陣列210之位址在本發明實施例之描述中可簡稱為「位址」。「位址」係表示記憶體胞陣列210或記憶體胞群組之記憶體胞MC所處之位置之資訊。失效位址暫存器170a可儲存複數筆缺陷位址資訊。失效位址暫存器170a可為一揮發性記憶體或一非揮發性記憶體。
位址比較器170b比較ECC電路160判定為含有一錯誤之一位址與儲存於失效位址暫存器170a中之位址。更特定言之，若位址比較器170b自ECC電路160接收錯誤通知信號「Error」，則其自位址計數器180接收表示一錯誤之位置之一位址。隨後，位址比較器170b判定該經接收位址資訊是否儲存於失效位址暫存器170a中。
失效計數暫存器170c儲存表示一錯誤在儲存於失效位址暫存器170a中之缺陷位址處出現之次數(該次數等於成功校正該錯誤之次數)之資料。在藉由ECC電路160偵測一錯誤之後，失效計數暫存器170c增加一錯誤在對應於該錯誤之位址處重複之次數。當一錯誤出現之次數(成功校正該錯誤之次數)增加且達到儲存於失效計數暫存器170c中之一臨限值，則該失效計數暫存器170c將信號「Err_max」傳輸至熔絲位址產生器170d及熔絲程式電壓產生器170e。失效計數暫存器170c可為一揮發性記憶體或一非揮發性記憶體。
若錯誤在缺陷位址處出現之次數(即，成功校正該錯誤之次數)達到臨限值，則熔絲位址產生器170d產生冗餘位址資訊，藉由該冗餘位址資訊，用一冗餘胞取代對應於缺陷位址之記憶體胞MC。更特定言之，在自失效計數暫存器170c接收信號「Err_max」之後，熔絲位址暫存器170d產生一行熔絲212及/或一列熔絲214之一熔絲位址(冗餘位址資訊)使得用一冗餘胞之位址取代對應位址。熔絲位址產生器170d可經組態以依使得用一冗餘胞群組取代一記憶體胞群組或用一冗餘胞取代一單一記憶體胞之一方式產生一(或若干)熔絲位址。結合本發明 實施例，參考其中記憶體系統1用一冗餘胞取代一記憶體胞之情況。
若判定錯誤在缺陷位址處出現之次數已達到臨限值，則熔絲程式電壓產生器170e產生一熔絲程式電壓產生信號。在接收該熔絲程式電壓產生信號之後，記憶體裝置200之內部電壓產生器260產生一電壓，在該電壓下對行熔絲212及/或列熔絲214執行一熔絲程式化操作。
熔絲控制器170可包括控制失效位址暫存器170a、位址比較器170b、失效計數暫存器170c、熔絲位址產生器170d及熔絲程式電壓產生器170e之一控制器。
位址計數器180儲存用於稍後提及之清除操作之位址資訊。
<1-3>記憶體裝置之組態
實施例之記憶體裝置200包括一記憶體胞陣列(其可簡稱為一「胞陣列」)210、一感測放大器/寫入驅動器211、一行熔絲212、一列解碼器213、一列熔絲214、一陣列控制器215、一DQ電路230、一控制器240、一命令/位址電路250及一間隔電壓產生器260。
該記憶體胞陣列210係包括配置成二維矩陣圖案之複數個記憶體胞之一MRAM。記憶體胞陣列210包括一普通胞陣列(其亦可被稱為一普通記憶體區域)210a及一冗餘胞陣列(其亦可被稱為一冗餘記憶體區域)210b。該普通胞陣列210a及該冗餘胞陣列210b之各者包含複數個記憶體胞MC。該普通胞陣列210a及該冗餘胞陣列210b在記憶體胞MC之結構方面相同。普通胞陣列210a係用於一正常讀取操作或一正常寫入操作之一基本記憶體區域。冗餘胞陣列210b係用於補救普通胞陣列210a之一缺陷之一記憶體區域。例如，吾人假定普通胞陣列210a具有一固有缺陷且此缺陷係在裝運之前執行之記憶體系統1之測試操作中找到。在此情況中，用冗餘胞陣列210b之一記憶體胞取代其中出現一錯誤之記憶體胞MC。藉由此取代，防止使用固有缺陷記憶體胞MC。 如稍後將描述，可在裝運記憶體系統1之後執行之一清除操作中執行一缺陷記憶體胞之取代。在對應於待存取之一位址之冗餘資訊儲存於行熔絲212及/或列熔絲214中之情況下，存取冗餘胞陣列210b。在對應於待存取之位址之冗餘資訊未儲存於行熔絲212或列熔絲214中之情況下，存取普通胞陣列210a。在說明書中，提供於普通胞陣列210a中之一記憶體胞MC亦被稱為一普通胞且提供於冗餘胞陣列210b中之一記憶體胞亦被稱為一冗餘胞陣列。稍後將描述記憶體胞陣列210之特定組態。
感測放大器/寫入驅動器(其亦被稱為一位元線控制器)211經配置以在記憶體胞陣列210之位元線方向上延伸。該感測放大器/寫入驅動器211包含一感測放大器及一寫入驅動器。該感測放大器連接至位元線BL且在其偵測流動通過連接至一選定字線WL之一記憶體胞MC之一電流時自該記憶體胞MC讀取資料。該寫入驅動器連接至位元線BL且在其將一電流供應至連接至一選定字線WL之記憶體胞MC時將資料寫入於該記憶體胞MC中。感測/寫入驅動器211基於自陣列控制器215供應之控制信號來控制位元線BL及源極線SL。透過資料匯流排220及DQ電路230執行感測放大器/寫入驅動器211與一外部輸入/輸出終端(亦被稱為一資料線)DQ(未展示)之間的資料交換。
行熔絲212係一電可程式化非揮發性儲存器(諸如一反熔絲或一電熔絲)且儲存記憶體胞陣列210上之行冗餘資訊。該行熔絲212將(例如)該行冗餘資訊供應至陣列控制器215及感測放大器/寫入驅動器211。當行熔絲212將行冗餘資訊供應至陣列控制器215時，該陣列控制器215存取對應冗餘胞。該行冗餘資訊包含位元線對資訊(即，在一位元線及一源極線上之資訊)、行資訊等。若在下文描述之一方法中，一缺陷記憶體胞係在裝運之前之一測試中找到，則將行冗餘資訊儲存於行熔絲212中。
列解碼器213經配置以在記憶體胞陣列210之字線方向上延伸且連接至記憶體胞陣列210之字線。該列解碼器213解碼自命令/位址電路250供應之命令位址信號CAi之位址且基於一字線選擇信號選擇一字線。
列熔絲214係一電可程式化非揮發性儲存器(諸如一反熔絲或一電熔絲)且儲存記憶體胞陣列210上之列冗餘資訊。該列熔絲214將該列冗餘資訊供應至列解碼器213。當列熔絲214將列冗餘資訊供應至列解碼器213時，該列解碼器213存取對應冗餘胞。該列冗餘資訊包含字線資訊、列資訊等。若在下文描述之一方法中一缺陷記憶體胞係在裝運之前之一測試中找到，則將列冗餘資訊儲存於列熔絲214中。
行熔絲212及列熔絲214可提供為一單一熔絲(儲存區域)。若行冗餘資訊及列冗餘資訊無需彼此區別，則將其等簡稱為冗餘資訊。
陣列控制器215用作一行解碼器起作用且控制位元線BL及源極線SL。
DQ電路230藉由一外部輸入/輸出終端DQ(亦被稱為一資料線)(未展示)使資料能夠在記憶體控制器100與記憶體裝置200之間交換。
控制器240接收藉由記憶體控制器100之裝置介面150供應之各種外部控制信號(諸如一晶片選擇信號CS、一時脈信號CK、一時脈啟用信號CKE等)。該控制器240控制命令位址電路250且使位址與命令彼此區別。控制器240執行記憶體裝置200之整體控制且控制稍後描述之對記憶體胞陣列210之存取。
命令位址電路250藉由記憶體控制器100之裝置介面150接收供應至該命令位址電路250之一命令位址信號CAi。命令位址電路250將命令位址信號DCAi傳送至列解碼器213及陣列控制器215。
內部電壓產生器260產生記憶體裝置200之各操作所需之一內部電壓(例如，高於一電力供應電壓之一升壓電壓)。受控制器240控 制，該內部電壓產生器260執行一電壓升壓操作且產生一所需電壓。在接收熔絲程式電壓產生信號之後，內部電壓產生器260產生可將冗餘資訊寫入行熔絲212及列熔絲214中之一電壓。
<1-4>記憶體胞陣列
將參考圖2給出根據實施例之記憶體胞陣列之組態之一描述。如上文所描述，記憶體胞陣列210包括配置成二維矩陣圖案之複數個記憶體胞。在列方向上延伸之字線WL及在行方向上延伸之位元線BL彼此交叉。鄰近兩條位元線BL形成一對，且一記憶體胞MC係提供於字線WL與位元線對(在本發明實施例中，為描述目的將該位元元線對稱為位元線BL及源極線SL)之間的交叉點處。更明確言之，記憶體胞陣列210包括複數條字線WL0至WLi-1、複數條位元線BL0至BLj-1及複數條源極線SL0至SLj-1。記憶體胞陣列之列之一者連接至一字線WL且記憶體胞陣列之行之一者連接至藉由一位元線BL及一源極線SL形成之一對。
各記憶體胞MC包含一磁性穿隧接面(MTJ)元件20及一選擇電晶體21。該選擇電晶體21係由(例如)一N通道MOSFET形成。
該MTJ元件20之一端連接至位元線BL且其之另一端連接至選擇電晶體21之汲極。該選擇電晶體21之閘極連接至字線WL且其之源極連接至源極線SL。
普通胞陣列210a及冗餘胞陣列210b具有如上所述之實質上相同基本組態，但未提及其等之間的差異。
<1-5>記憶體胞
將參考圖3給出根據實施例之一記憶體胞之組態之一示意性描述。
如圖3中所展示，實施例之記憶體胞MC之MTJ元件20之一端連接至位元線BL且該MTJ元件20之另一端連接至胞電晶體21之電流路徑之 一者。胞電晶體21之另一端連接至源極線SL。利用穿隧磁阻(TMR)效應之MTJ元件20具有一堆疊結構，該堆疊結構包括兩個鐵磁性層F及P以及夾置於該等鐵磁性層F與P之間的一非磁性層(一穿隧絕緣膜)B。MTJ元件藉由利用由一自旋極化穿隧效應引起之磁阻之變動來儲存數位資料。可根據兩個鐵磁性層F及P之磁性定向將MTJ元件20設定為一低電阻狀態或一高電阻狀態。例如，若低電阻狀態係定義為資料「0」且高電阻狀態係定義為資料「1」，則可將1-位元資料記錄於MTJ元件20中。毋庸置疑，該低電阻狀態可定義為資料「1」且該高電阻狀態可定義為資料「0」。
例如，藉由依序堆疊一固定層(釘紮層)P、一穿隧障壁層B及一記錄層(自由層)F來形成MTJ元件。該釘紮層P及該自由層F係由一鐵磁性材料製成且該穿隧障壁層B係一絕緣膜(諸如Al2O3或MgO)。釘紮層P係其中磁性定向固定之一層，而自由層F係其中磁性定向可變且利用磁性定向儲存資料之一層。
當一電流在一寫入操作中沿著箭頭A1之方向流動時，自由層F之磁性定向變為相對於釘紮層P之磁性定向反平行(AP狀態)。因此，產生一高電阻狀態(資料「1」)。當一電流在一寫入操作中沿著箭頭A2之方向流動時，自由層F之磁性定向變為相對於釘紮層P之磁性定向平行(P狀態)。因此，產生一低電阻狀態(資料「0」)。如可見，可藉由改變一電流流動之方向來將不同資料寫入MTJ元件中。
<2>操作
<2-1>狀態轉變
將參考圖4給出根據實施例之記憶體系統之狀態轉變之一描述。在圖4中，細箭頭指示在自主機2接收一命令時MRAM之狀態如何轉變。在圖4中，粗箭頭指示在一預定操作結束時在未自主機2接收任何命令的情況下MRAM之狀態如何自動轉變。
[狀態1]電力開啟
如圖4中所展示，在將電力自主機2供應至記憶體系統1時，該記憶體系統1轉變至電力開啟狀態(狀態1)。
[狀態2]重設
當將一重設命令自主機2供應至記憶體系統1時，該記憶體系統1轉變至一重設狀態(狀態2)。當記憶體系統1處於電力開啟狀態中及/或處於閒置狀態中時，主機2可將該重設命令供應至此記憶體系統。
[狀態3]閒置
在重設處理之後，清除操作或預啟動操作結束，記憶體系統1自動轉變至閒置狀態(狀態3)。在該閒置狀態中，記憶體系統1準備起動(開啟狀態)。
[狀態4]清除
當將一清除命令自主機2供應至記憶體系統1時，該記憶體系統1轉變至一清除狀態(狀態4)。當記憶體系統1處於閒置狀態(狀態3)中時，主機2可將該清除命令供應至此記憶體系統。清除操作之細節將稍後予以描述。
[狀態5]作用中
當將一啟動命令自主機2供應至記憶體系統1時，該記憶體系統1轉變至一作用中狀態(狀態5)。當記憶體系統1處於閒置狀態(狀態3)中時，主機2可將該啟動命令供應至此記憶體系統。當讀取/寫入操作或模式暫存器讀取/寫入操作結束時，記憶體系統自動轉變至該作用中狀態(狀態5)。
[狀態6]讀取/寫入
當將一讀取/寫入命令(RD/WR)自主機2供應至記憶體系統1時，該記憶體系統1轉變至一讀取/寫入狀態(狀態6)。當記憶體系統1處於作用中狀態(狀態5)中及/或處於該讀取/寫入狀態(狀態6)中時，主機2 可將該讀取/寫入命令供應至此記憶體系統。
[狀態7]模式暫存器讀取/寫入
當將一模式暫存器讀取/寫入命令(MRR/MRW)自主機2供應至記憶體系統1時，該記憶體系統1轉變至一模式暫存器讀取/寫入狀態(狀態7)。當記憶體系統1處於作用中狀態(狀態5)中時，主機2可將該模式暫存器讀取/寫入命令供應至此記憶體系統。
「模式暫存器讀取」係自狀態暫存器130讀取資料。「模式暫存器寫入」係將資料寫入狀態暫存器130中。狀態暫存器130儲存表示記憶體裝置200之操作狀態等之資料。例如，狀態暫存器130儲存表示一叢發之種類、該叢發之長度、延時週期等之資料。
[狀態8]預啟動
當將一預作用命令自主機2供應至記憶體系統1時，該記憶體系統1轉變至一預啟動狀態(狀態8)。當記憶體系統1處於作用中狀態(狀態5)中及/或處於閒置狀態(狀態3)中時，主機2可將該預作用命令供應至此記憶體系統。
圖4中所展示之狀態轉變圖係一實例且可以一不同方式執行狀態轉變。例如，當除DDRx系統或LPDDRx系統以外之一系統處於閒置狀態中時，可將一清除命令供應至該系統，且可回應於該清除命令執行一清除操作。
<2-2>清除操作
將參考圖5給出根據實施例之記憶體系統之清除操作之一描述。
清除操作係在使用者不執行普通讀取/寫入操作時記憶體控制器100執行之一操作。藉由清除操作，循環檢查普通胞陣列210a之記憶體胞MC且校正一資料錯誤。
在清除操作中，若記憶體控制器100偵測在儲存於一預定記憶體胞MC中之資料中出現之一錯誤，則該記憶體控制器100校正該錯誤且 將經校正資料儲存於該記憶體胞MC中。如在上文闡述之<1-5>中描述，在將資料寫入記憶體胞MC中時，將一電流供應至MTJ元件20。因此，MTJ元件20可根據執行一寫入操作之次數之增加而隨著時間劣化。例如，多次經歷一錯誤之記憶體胞MC(其經歷成功錯誤校正達相同次數)極有可能係隨著時間變得有缺陷之一胞。即使將校正資料寫回至此一記憶體胞MC中，該校正資料亦無法正確寫入。因此，若將經歷一錯誤超過一臨限值之記憶體胞MC(其經歷成功錯誤校正達相同次數)視為一次要缺陷胞。應期望用一冗餘胞MC取代此一記憶體胞MC。因此，可用冗餘胞MC取代隨著時間變得有缺陷之胞。
將更特定描述上文提及之清除操作。
當記憶體系統1處於閒置狀態中時，主機2可發出一清除命令至此記憶體系統。在自主機2接收該清除命令之後，記憶體系統1開始清除操作。
[步驟S1001]
在接收清除命令之後，裝置介面150自位址計數器180讀取記憶體胞陣列210之位址n。
[步驟S1002]
裝置介面150發出位址n及一讀取命令至記憶體裝置200。該記憶體裝置200基於該經接收位址n及該讀取命令自記憶體胞之位址n讀取資料。接著，記憶體裝置200透過資料匯流排220、DQ電路230及資料線DQ(未展示)將讀取資料d供應至記憶體控制器100。因此，裝置介面150藉由資料線DQ接收資料d。
[步驟S1003]
裝置介面150將資料d供應至ECC電路160以用於資料d之錯誤偵測。ECC電路160判定該經接收資料d是否含有一錯誤。若在資料d中偵測到一錯誤，則ECC電路160使用一錯誤校正碼對資料d執行錯誤校 正。
[步驟S1004]
若判定資料d含有一錯誤(在步驟S1003中為是)，則ECC電路160將一錯誤通知信號「Error」供應至熔絲控制器170。若位址比較器170b自ECC電路160接收錯誤通知信號「Error」，則該位址比較器170b自位址計數器180接收位址n。
隨後，位址比較器170b判定位址n是否儲存於失效位址暫存器170a中。換言之，位址比較器170b判定失效位址暫存器170a是否儲存與對應於錯誤之位址資訊(位址n)相同之位址資訊。
[步驟S1005]
若位址比較器170b判定位址n未儲存於失效位址暫存器170a中(在步驟S1004中為否)，則該位址比較器170b將關於對應於錯誤之位址n之資訊儲存於失效位址暫存器170a中。
[步驟S1006]
若位址比較器170b判定位址n儲存於失效位址暫存器170a中(在步驟S1004中為是)，則失效計數暫存器170c使對應於位址n之計數M增加1(計數M：一錯誤出現之次數或成功校正該錯誤之次數)。
若失效位址暫存器170a儲存一新位址n，則對應計數M係1(M=1)。
[步驟S1007]
失效計數暫存器170c判定對應於位址n之計數M是否已達到臨限值Mmax。可以任何所要方式判定此臨限值Mmax。該臨限值Mmax係儲存於(例如)失效計數暫存器170c中。
[步驟S1008]
若一錯誤出現之次數(成功校正該錯誤之次數)已達到臨限值Mmax，則將對應於位址n之記憶體胞MC視為已隨著時間劣化且不能 夠儲存準確資料。因此期望不應使用此一記憶體胞且應代替性地使用冗餘胞陣列210b之一記憶體胞MC。將給出關於此點之一更特定描述。
若失效計數暫存器170c判定對應於位址n之計數M已達到臨限值Mmax(在步驟S1007中為是)，則該失效計數暫存器170c將信號「Err_max」供應至熔絲位址產生器170d及熔絲程式電壓產生器170e。
在接收信號「Err_max」之後，熔絲位址產生器170d基於位址n產生指定行熔絲212及列熔絲214之熔絲位址。熔絲位址產生器170d藉由裝置介面150將該等經產生之熔絲位址(冗餘位址資訊)供應至記憶體裝置200。
在接收信號「Err_max」之後，熔絲程式電壓產生器170e產生引起內部電壓產生器產生用於一熔絲程式之一電壓之一信號(即，一熔絲程式電壓產生信號)。熔絲程式電壓產生器170e藉由裝置介面150將該經產生之熔絲程式電壓產生信號供應至記憶體裝置200。
在接收熔絲位址及熔絲程式電壓產生信號之後，記憶體裝置200之控制器24對行熔絲212及列熔絲214執行一熔絲程式。因此，將冗餘資訊寫入行熔絲212及列熔絲214中，藉此在應存取位址n時實現對冗餘胞陣列210b之記憶體胞MC之存取而非對普通胞陣列之記憶體胞MC之存取。
因此，將普通胞陣列之記憶體胞MC視為不應使用之一記憶體胞MC(如一固有缺陷胞)。如上用冗餘胞陣列210b取代位址n可被稱為取代處理。
如上所述，實施例之記憶體系統1能夠補救隨著時間變得有缺陷之次要缺陷胞。
[步驟S1009]
在步驟S1008中之熔絲程式結束之後或在失效暫存器170c判定位址n之計數M還未達到臨限值Mmax(在步驟S1007中為否)之情況下，ECC電路160將經錯誤校正之資料de傳輸至裝置介面150。該裝置介面150將該經錯誤校正之資料de、位址n及一寫入命令供應至記憶體裝置200。
在接收寫入命令及位址n之後，控制器240將透過DQ電路230接收之資料de寫回至記憶體胞陣列210中。因此，將經錯誤校正之準確資料寫入記憶體胞陣列210中。
若對位址n執行取代處理，則將相關資料寫入冗餘胞陣列210b之記憶體胞MC中。
[步驟S1010]
若判定資料d並不含有一錯誤(在步驟S1003中為否)，則ECC電路160將一通知信號「No_Error」供應至主機2。
在將通知信號「No_Error」傳輸至主機2之後或在步驟S1009中之寫回操作結束之後，裝置介面150使位址計數器180之計數增加1(位址n=n+1)。因此，裝置介面150可存取位址n之下一位址。
[步驟S1011]
裝置介面150判定儲存於位址計數器180中之位址n是否為預定位址。若裝置介面150判定儲存於位址計數器180中之位址n係預定位址nmax，則結束清除操作(在步驟S1011中為是)。在結束清除操作之後，記憶體系統1自動轉變至閒置狀態。若CPU 140判定儲存於位址計數器180中之位址n並非為預定位址nmax(在步驟S1011中為否)，則流程返回至步驟S1001。
可以任何所要方式判定位址nmax。判定位址nmax係定義在清除操作中開始錯誤偵測之位址之數目。位址之數目愈大，清除操作所需之時間變得愈長。在清除操作所需之時間可變的情況下，可適當改變 位址nmax。
結合上文提及之實施例，參考其中繼續清除操作直至位址n變得等於預定位址nmax之情況。然而，此並不施加任何限制。
例如，可回應於由使用者作出之一請求而中斷清除操作。
此外，可藉由僅輸入一清除命令一次來對一單一位址執行清除操作，而非在清除操作中對複數個位址執行錯誤偵測。
<2-3>不引起錯誤之操作之特定實例
將參考圖6給出在未產生一錯誤時實施例之記憶體系統執行之一操作之一特定實例之一描述。
[時間T0]
在時間T0，記憶體系統1在自主機2接收一清除命令之後開始清除操作(對應於步驟S1001)。
[時間T1]
在時間T1，藉由DQ線(未展示)自記憶體裝置200讀取資料且供應該資料至記憶體控制器100(對應於步驟S1002)。
[時間T2]
在時間T2，將資料供應至ECC電路160且該ECC電路160開始一錯誤偵測操作(對應於步驟S1003)。
[時間T3]
若ECC電路160判定資料不含有錯誤，則其在時間T3通知主機2不存在錯誤(No_Error)(對應於步驟S1003)。
[時間T4]
在時間T4，裝置介面150使位址計數器180之位址增加1以判定接下來執行錯誤偵測之位址(對應於步驟S1010及S1011)。接著，裝置介面150判定儲存於位址暫存器180中之位址n是否為預定位址。
[時間T5]
若藉由僅輸入一清除命令一次來對一單一位址執行清除操作，則主機2準備在時間T5接收一清除命令。
在此情況中，輸入清除命令之時間與可輸入下一清除命令之時間之間的週期係定義為tSCRI1。換言之，當在主機2發出第一清除命令之後經過週期tSCRI1時，該主機可發出下一清除命令至記憶體系統1。
[時間T6至時間T8]
在主機2在時間T5接收一清除命令之後或在位址計數器180之位址在時間T4增加1且判定尚未達到預定位址，則記憶體系統1執行類似於在時間T1至T3執行之操作之操作。
<2-4>引起錯誤之操作之特定實例
將參考圖7給出在產生一錯誤時執行之一操作之一特定實例之一描述。
[時間T10至時間T12]
記憶體系統1執行類似於在時間T0至T2執行之操作之操作。
[時間T13]
在偵測資料中之一錯誤之後，ECC電路160將指示一錯誤之錯誤通知信號「Error」傳輸至熔絲控制器170(對應於步驟S1003)。記憶體系統1執行類似於在上文所描述之步驟S1004至S1007中執行之操作之操作。
[時間T14]
若相對於當前出現一錯誤之位址一錯誤在過去出現之次數(成功校正該錯誤之次數)小於一臨限值，則記憶體系統1在時間T14將資料(藉由ECC電路160校正該資料之錯誤)寫入記憶體胞陣列210中(對應於步驟S1009)。
[時間T15至時間T18]
記憶體系統1執行類似於在時間T4至T7執行之操作之操作。
在其中出現一錯誤且未執行取代之情況中所需之時間tSCRI2比在其中未出現一錯誤之情況中所需之時間tSCRI1長。此係因為在其中出現一錯誤且未執行取代之情況中必須寫入經錯誤校正之資料。
[時間T19]
記憶體系統1執行類似於在時間T13執行之操作之一操作。
[時間T20]
若判定相對於當前出現一錯誤之位址一錯誤在過去出現之次數(成功校正該錯誤之次數)已達到一預定次數，則熔絲控制電路170發出信號「Err_max」(對應於步驟S1007)。
[時間T21]
在時間T21，基於信號「Err_max」及已出現錯誤之位址發出一熔絲程式位址(對應於步驟S1008)。
[時間T22]
在時間T22，基於信號「Err_max」產生一熔絲程式電壓產生信號(對應於步驟S1008)。
[時間T23]
在時間T23，在記憶體裝置200中執行一熔絲程式操作(對應於步驟S1008)。
[時間T24]
記憶體系統1備用直至熔絲程式操作結束且接著執行類似於在時間T14執行之操作之一操作。
[時間T25及時間T26]
記憶體系統1執行類似於在時間T4及T5執行之操作之操作。
在其中出現一錯誤且執行取代之情況中所需之時間tSCRI3比在其中出現一錯誤且未執行取代之情況中所需之時間tSCRI2長。此係因 為在其中出現一錯誤且執行取代之情況中必須執行熔絲程式操作。
<3>優點
根據上文所描述之實施例，若使用者並未請求一普通讀取/寫入操作，則記憶體系統執行一清除操作。在該清除操作中，記憶體系統相對於記憶體胞陣列之記憶體胞MC執行一錯誤檢查。若在資料中偵測到一錯誤，則將對應於該錯誤之位址資訊及一錯誤在過去在相同位址處出現之次數儲存於記憶體控制器中。若一錯誤在過去出現之次數達到由使用者判定之一設定值，則用冗餘胞陣列取代討論中之記憶體胞。
如上所述，MRAM可隨著時間劣化且變得不能夠儲存準確資料。在記憶體系統之可靠性方面並不期望連續使用此一記憶體胞MC。
根據上文所描述之實施例，記憶體系統記錄出現一錯誤之位址及該錯誤在相同位址處出現之次數(成功校正該錯誤之次數)。藉此，記憶體系統1可偵測歸因於隨著時間之特性劣化而變得不能夠儲存準確資料之一記憶體胞。記憶體系統1用一冗餘胞取代不能夠儲存準確資料之記憶體胞。因此，本發明實施例之記憶體系統在操作中非常可靠。
根據本發明實施例，甚至在裝運之後可用一冗餘胞動態取代一缺陷胞。換言之，可適當補救具有一潛在缺陷胞(即，具有不良品質之一胞)之記憶體胞陣列210。出於此原因，記憶體系統在其被裝運之前無需經受嚴格篩選。因此，可降低在篩選時對記憶體系統施加之應力。因此，記憶體系統在實際使用之前並未劣化且實現確保一可靠操作之一記憶體系統。
(修改)
上文實施例係參考其中儲存器係一MRAM之情況進行描述。然 而，儲存器可實現為具有類似於上文所描述之結構元件之結構元件之另一類型之電阻變化記憶體，諸如一相變隨機存取記憶體(PCRAM)或一電阻性隨機存取記憶體(ReRAM)。此外，上文所描述之記憶體系統1可應用於一DRAM而非一MRAM。
結合上文實施例，為描述目的將位元線對描述為具有位元線BL及源極線SL。然而，該位元線對可由一第一位元線及一第二位元線構成。
在上文實施例之記憶體系統中，行熔絲212及列熔絲214係用於存取一冗餘胞，但此結構僅為一實例。例如，行熔絲212及列熔絲214之一者足以存取冗餘胞，且在此情況中亦可執行類似於上文所描述之操作之一操作。
在上文描述之實施例中，記憶體系統1經設計以將一記憶體裝置200連接至記憶體控制器100。然而，此僅為一實例。例如，記憶體系統1可經設計以將複數個記憶體裝置200連接至記憶體控制器100。
雖然已描述某些實施例，但此等實施例僅藉由實例呈現，且並非意欲限制申請專利範圍之範疇。實際上，本文中所描述之新穎方法及系統可以多種其他形式體現；而且，可在不脫離實施例之精神之情況下對本文所描述之方法及系統之形式作出各種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋如將落在實施例之範疇及精神內之此等形式或修改。
1‧‧‧記憶體系統
2‧‧‧主機
100‧‧‧記憶體控制器
110‧‧‧主機介面(主機I/F)
120‧‧‧資料緩衝器
130‧‧‧狀態暫存器
140‧‧‧中央處理單元(CPU)
150‧‧‧裝置介面(I/F)
160‧‧‧錯誤校正碼(ECC)電路
170‧‧‧熔絲控制器/熔絲控制電路
170a‧‧‧失效位址暫存器
170b‧‧‧位址比較器
170c‧‧‧失效計數暫存器
170d‧‧‧熔絲位址產生器
170e‧‧‧熔絲程式電壓產生器
180‧‧‧位址計數器
190‧‧‧匯流排
200‧‧‧記憶體裝置
210a‧‧‧普通胞陣列
210b‧‧‧冗餘胞陣列
211‧‧‧感測放大器/寫入驅動器
212‧‧‧行熔絲
213‧‧‧列解碼器
214‧‧‧列熔絲
215‧‧‧陣列控制器
220‧‧‧資料匯流排
230‧‧‧DQ電路
240‧‧‧控制器
250‧‧‧命令/位址電路
260‧‧‧內部電壓產生器

Claims (13)

  1. 一種記憶體系統，其包括：第一部份，其包含：一第一記憶體胞區域，其中提供一第一記憶體胞；一第二記憶體胞區域，其中提供一第二記憶體胞；及一第三記憶體區域，其儲存第一資訊，該第一資訊係用於用該第二記憶體胞取代該第一記憶體胞；及第二部分，其包含：一ECC電路，其校正藉由該第一記憶體胞儲存之資料之一錯誤；及一控制電路，若校正該第一記憶體胞中之一錯誤之一次數達到一第一值，則該控制電路用該第二記憶體胞取代該第一記憶體胞；其中該第一記憶體胞被指派有一位址；且該控制電路係：儲存其中藉由該ECC電路成功校正一錯誤之該位址；儲存在該位址處成功校正該錯誤之一次數；判定校正該第一記憶體胞中之該錯誤之該次數是否達到該第一值；產生該第三記憶體區域之一位址，以用該第二記憶體胞取代該第一記憶體胞；且進一步產生將資料寫入該第三記憶體區域中之一電壓。
  2. 如請求項1之記憶體系統，其進一步包括一位址計數器，該位址計數器每當存取該第一記憶體胞區域時計數一位址， 其中該ECC電路相對於該第一記憶體區域執行一錯誤檢查直至儲存於該位址計數器中之該位址達到一第一位址。
  3. 如請求項1之記憶體系統，其中該控制電路判定出現一錯誤之一位址是否相同於儲存於該控制電路中之一位址，且若出現該錯誤之一位址相同於儲存於該控制電路中之該位址，則儲存該位址。
  4. 如請求項1之記憶體系統，其中若成功校正該第一記憶體胞中之該錯誤之一次數還未達到該第一值，則該控制電路將一經校正資料寫入出現該錯誤之該位址中，且若成功校正該第一記憶體胞中之該錯誤之該次數已達到該第一值，則該控制電路將該經校正資料寫入該第二記憶體胞中。
  5. 如請求項1之記憶體系統，其中該第三記憶體區域係一非揮發性區域。
  6. 如請求項1之記憶體系統，其中該第三記憶體區域係藉由一金屬或一半導體形成。
  7. 如請求項1之記憶體系統，其中該第二記憶體區域係一冗餘區域且可根據該第一資訊存取。
  8. 如請求項1之記憶體系統，其中該第一記憶體胞及該第二記憶體胞包含能夠儲存資料之一電阻變化元件。
  9. 如請求項1之記憶體系統，其中該第一記憶體區域及該第二記憶體區域係由一磁阻性隨機存取記憶體(MRAM)、一鐵磁性隨機存取記憶體(FeRaM)、一相變隨機存取記憶體(PCRAM)或一電阻性隨機存取記憶體(ReRaM)之一者製成。
  10. 如請求項1之記憶體系統，其中該第一記憶體區域及該第二記憶體區域係DRAM。
  11. 一種記憶體系統，其包括： 第一部分，其包含：一第一記憶體胞區域，其中提供一第一記憶體胞；一第二記憶體胞區域，其中提供一第二記憶體胞；一第三記憶體區域，其儲存第一資訊，該第一資訊係用於用該第二記憶體胞取代該第一記憶體胞；及第二部分，其包含：一ECC電路，其偵測藉由該第一記憶體胞儲存之資料之一錯誤；及一控制電路，若一錯誤在該第一記憶體胞中出現之一次數達到一第一值，則該控制電路用該第二記憶體胞取代該第一記憶體胞；其中該第一記憶體胞被指派有一位址；且該控制電路係：儲存關於其中藉由該ECC電路判定出現一錯誤之一位址之資料；儲存關於該錯誤在該位址處出現之一次數之資料；判定該錯誤在該第一記憶體胞中出現之該次數是否達到該第一值；產生該第三記憶體區域之一位址，以用該第二記憶體胞取代該第一記憶體胞；且進一步產生將資料寫入該第三記憶體區域中之一電壓。
  12. 如請求項11之記憶體系統，其中該第一記憶體胞及該第二記憶體胞包含能夠儲存資料之一電阻變化元件。
  13. 如請求項11之記憶體系統，其中該第一記憶體區域及該第二記憶體區域係DRAM。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102373315B1 (ko) * 2017-10-31 2022-03-14 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
US11437120B2 (en) 2017-10-31 2022-09-06 SK Hynix Inc. Memory system for activating redundancy memory cell and operating method thereof
KR102451163B1 (ko) * 2018-02-01 2022-10-06 삼성전자주식회사 반도체 메모리 장치 및 그것의 리페어 방법
JP7005398B2 (ja) * 2018-03-15 2022-02-04 キオクシア株式会社 半導体記憶装置
JP6612392B1 (ja) 2018-06-08 2019-11-27 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
CN111863059A (zh) * 2019-04-29 2020-10-30 上海磁宇信息科技有限公司 具有动态冗余功能的mram芯片
CN111951876B (zh) * 2019-05-15 2022-06-03 上海磁宇信息科技有限公司 具有写检测功能和动态冗余的mram芯片及其数据读写方法
KR102706482B1 (ko) * 2019-08-30 2024-09-12 삼성전자주식회사 휘발성 메모리 장치의 리페어 제어 방법 및 이를 수행하는 스토리지 장치
JP2022006539A (ja) 2020-06-24 2022-01-13 キオクシア株式会社 磁気記憶装置および磁気記憶装置の制御方法
KR102917871B1 (ko) * 2020-12-23 2026-01-27 삼성전자주식회사 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 메모리 시스템 및 그것의 동작 방법
CN112685213B (zh) * 2021-01-06 2022-04-29 长江存储科技有限责任公司 非易失性存储器及其电压校准方法
CN116897343A (zh) 2021-02-16 2023-10-17 美光科技公司 用于管理多种类型的存储器的控制器
KR20250055341A (ko) * 2023-10-17 2025-04-24 에스케이하이닉스 주식회사 어드레스의 에러를 모니터링하기 위한 전자시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998008166A1 (en) * 1996-08-16 1998-02-26 Tokyo Electron Limited Semiconductor memory device having error detection and correction
WO2001022232A1 (en) * 1999-09-17 2001-03-29 Hitachi, Ltd. Storage where the number of error corrections is recorded
US20030033567A1 (en) * 2001-08-09 2003-02-13 Hitachi, Ltd. Memory card and memory controller
US20130297984A1 (en) * 2008-02-29 2013-11-07 Kabushiki Kaisha Toshiba Semiconductor storage device, method of controlling the same, and error correction system

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04101254A (ja) 1990-08-20 1992-04-02 Fujitsu Ltd 交替メモリ設定方式
JP3130796B2 (ja) 1996-06-26 2001-01-31 甲府日本電気株式会社 制御記憶装置
JPH11214640A (ja) * 1998-01-28 1999-08-06 Hitachi Ltd 半導体記憶素子、半導体記憶装置とその制御方法
US6349390B1 (en) 1999-01-04 2002-02-19 International Business Machines Corporation On-board scrubbing of soft errors memory module
US6240033B1 (en) 1999-01-11 2001-05-29 Hyundai Electronics Industries Co., Ltd. Antifuse circuitry for post-package DRAM repair
JP4129381B2 (ja) * 2002-09-25 2008-08-06 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US7594135B2 (en) * 2003-12-31 2009-09-22 Sandisk Corporation Flash memory system startup operation
JP5057796B2 (ja) 2007-02-14 2012-10-24 株式会社東芝 半導体メモリ情報蓄積装置とその不良部位対処方法
CN101882472A (zh) * 2009-05-05 2010-11-10 建兴电子科技股份有限公司 具可变动错误校正码机制的快闪储存装置及其控制方法
KR20130060791A (ko) * 2011-11-30 2013-06-10 삼성전자주식회사 마모도 제어 로직을 포함하는 메모리 시스템, 데이터 저장 장치, 메모리 카드, 그리고 솔리드 스테이트 드라이브
KR20130136341A (ko) * 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US9312885B2 (en) * 2012-08-15 2016-04-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory system error correction capability of which is improved

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998008166A1 (en) * 1996-08-16 1998-02-26 Tokyo Electron Limited Semiconductor memory device having error detection and correction
WO2001022232A1 (en) * 1999-09-17 2001-03-29 Hitachi, Ltd. Storage where the number of error corrections is recorded
US20020080650A1 (en) * 1999-09-17 2002-06-27 Kunihiro Katayama Storage device counting error correction
US20030033567A1 (en) * 2001-08-09 2003-02-13 Hitachi, Ltd. Memory card and memory controller
US20130297984A1 (en) * 2008-02-29 2013-11-07 Kabushiki Kaisha Toshiba Semiconductor storage device, method of controlling the same, and error correction system

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