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TWI585875B - 用於靜電放電（ｅｓｄ）保護之延伸汲極非平面金氧半場效電晶體（二） - Google Patents

用於靜電放電（ｅｓｄ）保護之延伸汲極非平面金氧半場效電晶體（二） Download PDF

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TWI585875B
TWI585875B TW105109464A TW105109464A TWI585875B TW I585875 B TWI585875 B TW I585875B TW 105109464 A TW105109464 A TW 105109464A TW 105109464 A TW105109464 A TW 105109464A TW I585875 B TWI585875 B TW I585875B
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TW
Taiwan
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control gate
coupled
drain region
voltage
esd protection
Prior art date
Application number
TW105109464A
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English (en)
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TW201639052A (zh
Inventor
艾克姆 亞森
華利德Ｍ 哈弗茲
Original Assignee
英特爾公司
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Publication date
Application filed by 英特爾公司 filed Critical 英特爾公司
Publication of TW201639052A publication Critical patent/TW201639052A/zh
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Description

用於靜電放電(ESD)保護之延伸汲極非平面金氧半場效電晶體(二) 發明領域
本發明之實施例大致上係有關於積體電路(IC)的靜電放電(ESD)保護，及更明確言之，係有關於採用非平面金氧半場效電晶體(MOSFET)的ESD保護裝置。
發明背景
ESD乃IC可信度的一大威脅。IC製作的新穎材料之問市及臨界電晶體互連體維度及介電質的維度縮放已經增加了電路對ESD事件的敏感度，及降級了安全地散逸ESD電荷的能力。此項技術趨勢針對有效保護結構及電路地形設計上構成甚至更大挑戰。需要減低IC晶片的高速輸入/輸出線(亦即I/O)的寄生電容，以及需要減少由ESD保護裝置所耗用的晶片面積構成進一步挑戰。在正常操作期間(亦即當無ESD事件時)與習知ESD保護裝置相聯結的漏電流乃次32奈米技術節點的另一項重大問題。
技藝界中ESD保護裝置可劃分成兩大類：電壓驟回裝置及非電壓驟回裝置。最典型的非電壓驟回裝置為p-n 接面二極體，通常係排列成雙二極體組態，於該處兩個二極體(P+/n及N+/p)係背對背連接，及該對進一步連結至一暴露I/O針腳或襯墊。ESD事件期間，二極體匯集電流因而保護該IC晶片的I/O裝置及內部電路免受損，諸如閘極氧化物擊穿、源-汲短路、層間介電質(ILD)擊穿等。最典型的電壓驟回裝置為以電晶體為基的主要為MOSFET。雖然電壓驟回裝置通常比非電壓驟回裝置具現具有相對較小的尺寸及較低的寄生電容，但針對以MOSFET為基的設計「關閉態」源-汲漏電流乃較大問題，特別在22奈米CMOS技術節點。因此針對22奈米CMOS技術節點及超出其外，需要可傳導更高電流(於ESD事件期間)及提供更低漏電流(正常操作期間)的ESD保護電壓驟回裝置。
依據本發明之一實施例，係特地提出一種靜電放電(ESD)複數個半導體鰭，其從一基體延伸出，以一閘極電極配置於該等複數個半導體鰭上；在該閘極電極的相對兩側上配置於該等複數個半導體鰭各者中的一源極區及一汲極區，其中該源極區及該閘極電極係電氣耦接至具有相同接地參考電位的一或多個積體電路(IC)節點，且該汲極區係電氣耦接至配置於該IC的一I/O端與耦接至該I/O端的該IC之核心電路間之一電路節點，且其中該汲極區有一最上層的表面；且配置於該等半導體鰭內之一輕度摻雜延伸汲極區，且其以大於該閘極電極與該等源極區間之一間距的一量將該閘極電極自該等汲極區隔開來，其中該輕度摻雜延伸汲極區有一近乎與該汲極區之最上層的表面共平面的最上層的表面。
101‧‧‧非平面MOSFET靜電放電(ESD)保護裝置
102A-N‧‧‧延伸汲極非平面以MOSFET為基的ESD保護裝置
105‧‧‧基體
110‧‧‧半導體鰭
115‧‧‧源極區
120‧‧‧通道區
125‧‧‧汲極區
130‧‧‧總輕度摻雜延伸汲極長度
131-134‧‧‧距離
138‧‧‧介電質
140‧‧‧閘極電極
145、145A-C‧‧‧介電隔件
150‧‧‧汲極接點金屬化
155‧‧‧源極接點金屬化
160‧‧‧積體電路(IC)節點
170‧‧‧I/O節點
177‧‧‧雙極接面電晶體(BJT)
180‧‧‧輕度摻雜延伸汲極區
190‧‧‧控制閘
195、195A-N‧‧‧控制閘電壓源
201、202‧‧‧IC晶片
205、205A-N‧‧‧I/O
210、210A-B‧‧‧CMOS電路
211‧‧‧HVMOS電路
215、215A-N‧‧‧電路節點
295‧‧‧方法
296-299‧‧‧操作
700‧‧‧行動運算平台
705‧‧‧顯示螢幕
710‧‧‧集積系統
711‧‧‧控制器
713‧‧‧電池
715‧‧‧電源管理積體電路(PMIC)
720‧‧‧放大視圖
725‧‧‧RF積體電路(RFIC)
777‧‧‧被封裝的裝置、記憶體/處理器
1000‧‧‧運算裝置
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
Igen‧‧‧電洞
Isub‧‧‧基體接點
P/N‧‧‧接面
Rd,1~n‧‧‧延伸汲極電阻
Vcg、Vcg,1~n‧‧‧控制閘電壓
VESD‧‧‧汲極電壓
Vh‧‧‧保持電壓
將舉例示例說明本發明之實施例，而非限制性，當結合附圖一起考慮時參考後文詳細說明部分將更完整瞭解，附圖中：圖1A為依據本發明之一實施例，延伸汲極非平面MOSFET用於靜電放電(ESD)保護裝置之一剖面等角視圖；圖1B為依據本發明之一實施例，延伸汲極非平面MOSFET具有一控制閘用於ESD保護裝置之一剖面等角視圖；圖2A為依據一實施例，組配用於耦接至一I/O襯墊的CMOS電路之ESD保護的一非平面MOSFET之一示意圖；圖2B為依據實施例，組配用於複數個CMOS電路的ESD保護的複數個延伸汲極非平面MOSFET之示意圖；圖2C為流程圖示例說明依據實施例，組配用於複數個CMOS電路的ESD保護的複數個延伸汲極非平面MOSFET之操作；圖3為I-V作圖，示例說明依據實施例在ESD事件及正常操作期間，具有可相媲美的電流容量之平面及非平面以MOSFET為基的ESD保護裝置的電壓驟回特性；圖4為依據本發明之實施例，採用一IC包括延伸汲極非平面MOSFET ESD電路的行動運算平台之一示意圖；及圖5為依據本發明之一實施例，圖4中示例說明的 行動裝置之功能方塊圖。
較佳實施例之詳細說明
於後文詳細說明部分中陳述無數細節，但將為熟諳技藝人士所顯然易知，可無此等特定細節具現本發明。於某些情況下，眾所周知之方法及裝置係以方塊圖形式而非以細節顯示以免遮掩本發明。於本說明書全文中述及「一實施例」或「於一個實施例中」表示連結該實施例描述的特定特性件、結構、功能、或特性係含括於至少一個本發明之實施例。如此，於本說明書全文中多個位置出現「於一個實施例中」一語並非必要皆係指相同的本發明之實施例。此外，該等特定特性件、結構、功能、或特性可以任何適當方式組合於一或多個實施例中。舉例言之，一第一實施例與一第二實施例並不載明為彼此互斥之任一處該等二實施例可予組合。
「耦接」及「連結」等詞連同其衍生詞可用於此處描述組件間之結構關係。須瞭解此等術語絕非意圖為彼此的同義詞。反而於特定實施例中，「連結」可用以指示二或多個元件彼此係直接實體接觸或電氣接觸。「耦接」可表示二或多個元件彼此係直接或間接(有其它中間元件介於其間)實體接觸或電氣接觸，及/或該等二或多個元件彼此協作或互動(例如如同呈因果關係)。
如此處使用，「在上方」、「在下方」、「在其間」、及「之上」係指一個材料層或組件相對於其它層或組件的 相對位置。舉例言之，配置於另一層上方或下方的一層可直接地接觸另一層，或可具有一或多個中間層。此外，配置於兩層間的可直接地接觸該等二層，或可具有一或多個中間層。相反地，在一第二層「上」的一第一層係直接地接觸該第二層。同理，除非另行明白陳述否則配置於兩個特性件間的可直接地接觸該等相鄰特性件，或可具有一或多個中間特性件。
於實施例中，電壓驟回ESD保護裝置採用一或多個非平面金氧半場效電晶體(MOSFET)。概略言之，該非平面電晶體結構又稱finFET，在正常操作期間(亦即當無出現ESD事件時)，提供比較二維或平面FET顯著更低的漏電流(例如達約50%)。減低的漏電流至少部分係由於通道區之較大閘極控制(例如通道在二、三、或甚至四邊被環繞用於閘極全包圍或奈米線設計)，其更有效地遏止次臨界或「關閉態」漏電流。此種減低的漏電流最終減少電壓驟回ESD保護裝置的功耗。此外，當該ESD保護裝置係在「啟動」態(亦即ESD事件期間)時非平面電晶體結構提升驅動電流。因此，相較於平面電壓驟回ESD保護裝置，針對該晶片的一給定面積，較高ESD電流電導率提供更穩健的ESD保護。
圖1A為依據本發明之一實施例非平面MOSFET靜電放電(ESD)保護裝置101之一剖面等角視圖。如圖所示，該ESD保護裝置101包括從一基體105的一表面延伸的複數個非平面半導體本體或鰭110。複數個半導體鰭110用於保護裝置101為優異地提供穩健ESD保護(亦即高電流傳 導能力)。取決於應用，及取決於單一鰭可達成的驅動電流，其更進一步係取決於該等鰭的z高度等，耦接至該閘極電極140的半導體鰭110之數目可有寬廣變化。如此，雖然複數個半導體鰭110係闡述為優異的實施例，但也涵蓋單一半導體裝置實施例。雖然幾何形狀為過渡為技術節點之函數，針對22奈米節點實施例，鰭110可預期為寬(y維)5-20奈米及z高度20-60奈米。一般而言，鰭110及基體105可為相同或相異材料(例如，於該處鰭為非同質磊晶層)，及雖然於該具體實施例中鰭110係示例說明為基體105的本體半導體之部分，於替代實施例中，一絕緣體層可分開鰭110與基體105(例如如同於SOI基體)。於該具體實施例中，鰭110包括矽，及更明確言之，為單晶矽限於電子活性摻雜劑類別。於其它實施例中，鰭110包含一化合物半導體合金諸如但非僅限於SiGe、III-N材料(例如GaN)、或III-V材料(例如InP、InSb、InAs等)。同理，雖然基體105也是單晶矽，但於其它實施例中，基體105可為針對鰭110列舉的半導體中之任一者，且可進一步為絕緣體，諸如藍寶石或SiC等。
如圖1A之示例說明，ESD保護裝置110進一步包括配置於該等複數個半導體鰭110上方的一閘極電極140。該單一閘極電極140係延伸於該等複數個半導體鰭110上方以電容式控制於並聯的該等半導體鰭110各自中的一通道區120。一源極區115及一汲極區125係配置於該閘極電極140的相對側上的該等半導體鰭110中之各者中。該源極區115及汲極區125皆為鰭110的重度摻雜區，及於通道區120 為p型的該具體實施例中，該源極區115及汲極區125皆為n型摻雜以形成非平面NMOS結構。該源極區115係電氣並聯耦接至源極接點金屬化155，而該汲極區125係電氣並聯耦接至汲極接點金屬化150。如圖所示，該源極接點金屬化155及該閘極電極140皆係電氣耦接至具有相同參考電位的一或多個積體電路(IC)節點160，典型地與該保護裝置101欲保護的一核心電路共通接地。該汲極接點金屬化150電氣耦接該汲極區125至配置於一IC的一I/O(例如襯墊或針腳)與該保護裝置101欲保護的該核心電路間之一I/O節點170。
圖2A為依據一實施例，組配用於耦接至一I/O襯墊的CMOS電路之ESD保護的一非平面MOSFET之一示意圖。如圖所示，一IC晶片201包括核心CMOS電路210，諸如但非僅限於微處理器邏輯閘、記憶體胞元等。CMOS電路210係電氣連接至一I/O 205，透過該I/O，CMOS電路210介接IC晶片201外部的裝置。I/O 205可為任一種習知I/O襯墊、針腳、柱、導線等。ESD保護裝置101(示例說明於圖1A)係電氣連結至配置於CMOS電路210與I/O 205間的該電路節點215。於圖1A及2A示例說明的該具體實施例中，非平面MOSFET係於接地閘(grounded-gate)N型金氧半導體(ggNMOS)組態。於此組態中，於正常操作模式中，ESD保護裝置101維持於「關閉態」，通道區120傳導極少漏電流，原因在於接地閘極電極140係存在於鰭110的三邊上。進一步參考圖1A，於ESD事件期間，在耦接至核心電路的一I/O之節點170，於汲極區125的電壓(VESD)增高，逆轉汲極區125 與基體間的p-n接面直至出現突崩擊穿。此時，汲極電流增高，所產生的電洞(Igen)朝向基體接點(Isub)漂移，提高寄生雙極接面電晶體(BJT)177的基極電壓，使得寄生BJT 177的基極-射極接面更加正向偏壓。在BJT 177啟動的汲極電壓係稱作為保護裝置101的觸發電壓(Vt)。隨著BJT 177啟動，產生更多電流，一給定汲極電流要求的汲極電壓落入保護裝置的負差電阻或稱「電壓驟回」模式直至汲極電壓降至保持電壓Vh為止。於Vh及超過的傳導電流匯集ESD事件電流，保護耦接至I/O節點170的核心電路。此種電壓驟回ESD保護表現進一步示例說明於圖3，如本文它處討論。
於實施例中，非平面以MOSFET為基的ESD保護裝置包括一輕度摻雜延伸汲極區。一輕度摻雜延伸汲極區優異地提供正常操作期間進一步減低的關閉態洩漏程度，及調節保護裝置101之電壓驟回特定之能力，或在通用IC晶片層面或在I/O-核心電路相依性層面。一輕度摻雜延伸汲極區也優異地許可與欲由ESD保護裝置支援的電壓位準獨立無關的閘極電極140之臨界維度。舉例言之，即便高電壓欲由ESD保護裝置支援，閘極電極140之臨界維度仍可與採用在組配用以於顯著較低電壓操作的核心電路的臨界維度相同。取決於該輕度摻雜延伸汲極區之幾何形狀(例如x維度間距相較於z高度等)，對關閉態洩漏的影響相對於寄生BJT 177的啟動狀態作用的相對影響可各異。舉例言之，輕度摻雜延伸汲極區在關閉態期間可能造成串聯電阻，比啟動狀態期間更顯著。仍然參考圖1A，一輕度摻雜延伸汲極區180 係配置於各個半導體鰭110中，將閘極電極140與汲極區125隔開達大於該閘極電極140與該源極區115間之一間距更大的量。換言之，沿x軸的鰭距離132係比該閘極電極140與該源極區115間之一相對應距離(通常係由配置於閘極電極140上的介電隔件145A厚度控制)更長或相對「延伸」。
如圖1A顯示，輕度摻雜延伸汲極區180延伸通過鰭110的z高度其係比由汲極區125所占有者更大。此外，輕度摻雜延伸汲極區180沿鰭110之x維度延伸且係存在於汲極區125的與閘極電極140相對側上。換言之，汲極區125係埋設於輕度摻雜延伸汲極區180內部。概略言之，針對ggNMOS實施例，輕度摻雜延伸汲極區180包含介於p型通道區120與n型汲極區125間的n井。於某些此等具體實施例中，輕度摻雜延伸汲極區180係n型摻雜至1016/立方厘米-1020/立方厘米。於進一步實施例中，輕度摻雜延伸汲極區180係配置於閘極電極140下方的一距離131，而距離131及132組成通道區120與汲極區125間的總輕度摻雜延伸汲極長度130。概略言之，連同閘極電極140的臨界維度(例如22奈米等)，距離131可透過井植入控制而設定寄生BJT 177的期望基極寬度，其影響保護裝置101的Vh，及如圖所示，可顯著地大於源極區115間的相對應重疊，或相聯結的源極區115輕度摻雜梢端(若存在)間的相對應重疊。
於實施例中，延伸汲極非平面以MOSFET為基的ESD保護裝置包括一控制閘。圖1B為依據本發明之一實施例，一延伸汲極非平面MOSFET 102具有一控制閘190用於 ESD保護的一剖面等角視圖。ESD保護裝置101與ESD保護裝置102間共通的結構件及特性件共用相同元件符號，及針對圖1A脈絡中的一特定結構件描述的任何特性係適用於圖1B描繪的一類似結構件。
一般而言，控制閘190係電容式耦接至輕度摻雜延伸汲極區180的至少一部分，且與閘極電極140電氣絕緣，使得控制閘190與閘極電極140電氣獨立至控制閘190可在與閘極電極140不同電位的程度。於該具體實施例中，閘極電極140及控制閘190二者皆係透過一相同介電質138而電容式耦接至半導體鰭110。介電質138可為技藝界已知之任一種「閘極」介電質，該具體實施例採用高k閘極介電材料(例如具有比氮化矽的本體介電常數更高的本體介電常數)。介電質138之具體實施例包括但非僅限於氧化鉿、氧化鋯、及其合金(含矽酸鹽類)。雖然控制閘190可為任一種材料，但於該具體實施例中控制閘190係具有與閘極電極相同的材料。例如，於一個ggNMOS實施例中，閘極電極140及控制閘190二者皆包括相同高功函數金屬。
如圖1B示例說明，控制閘190係與閘極電極140及汲極接點金屬化150電氣絕緣。於該具體實施例中，比較相對於閘極電極140，控制閘190係配置成較為接近汲極接點金屬化150。換言之，控制閘190係配置成沿鰭110的x維度與閘極電極140間隔達一距離134，該距離134係大於控制閘190與汲極接點金屬化150間之一距離。於一個此種實施例中，控制閘190與汲極區125間之橫向間距係與閘極電極 140與源極區115間之間距相等，介電隔件145A在閘極電極140與源極接點金屬化155間之厚度係約略等於介電隔件145C在控制閘190與汲極接點金屬化150間之厚度。於額外實施例中，距離134係約略分別等於源極及汲極接點金屬化155、150的x維度(長度)。針對該具體實施例，保護裝置102係以提供實體對稱架構的方式結合控制閘190，其可無額外遮罩操作製作，超越用於圖1A示例說明之製作ESD保護裝置101使用之方式。
概略言之，針對有一控制閘的ESD保護裝置實施例，可透過施加至控制閘的電位進一步調節電壓驟回特性。因此針對圖1B表示的實施例，控制閘190係控制輕度摻雜延伸汲極區180內部的電荷載子耗盡或積聚而調整裝置102的電壓驟回特性(例如保持電壓Vh、啟動狀態電流等)。於實施例中，控制閘190係耦接至控制閘電壓源195，提供作為控制閘電壓Vcg。一般而言，控制閘電壓源195可設定控制閘190至與閘極電極140獨立無關的任何控制閘電壓。於某些實施例中，控制閘電壓源195浮動控制閘190而給ESD保護裝置102提供預定內設延伸汲極電阻率或電阻。於另一實施例中，控制閘電壓源195設定控制閘190為預定控制閘電壓電位，其既非浮動電位也非閘極電極140的參考電位(例如受保護核心電路的共通接地)。取決於所施加的控制閘偏壓電壓，可感應延伸汲極之載子耗盡而提高有效通道電阻，可感應延伸汲極之載子積聚而減低有效通道電阻。舉例言之，針對具有n型摻雜程度於本文它處描述之範圍的 一延伸汲極的ggNMOS裝置實施例，控制閘電壓源195可設定控制閘190至約0.5伏特至1.2伏特間之預定電壓電位。
於實施例中，複數個延伸汲極非平面MOSFET係經組配用於複數個核心電路的ESD保護。圖2B為依據實施例，組配用於複數個CMOS電路的ESD保護的複數個延伸汲極非平面以MOSFET為基的ESD保護裝置102A、102B及102N之示意圖。如圖之示例說明，IC晶片202包括連結至一第一I/O 205A的一第一核心CMOS電路210A，該第一ESD保護裝置102A連結於配置其間的一節點215A。配置於IC晶片202之一第二區上方者為連結至一第二I/O 205B的一第二核心CMOS電路210B，該第二ESD保護裝置102B連結於配置其間的一節點215B。配置於IC晶片202之一第三區上方者為連結至一I/O 205N的一高電壓以MOSFET為基的電路(HVMOS)211，該ESD保護裝置102N連結於配置其間的一節點215N。值得注意者，雖然ESD保護裝置102A-102N具有延伸汲極，該等核心電路可利用缺任何此種延伸汲極的非平面MOSFET。舉個實施例，其中該CMOS電路210A為低電壓電路，及包含一或多個非平面MOSFET，未設置延伸汲極，其不存在導致標稱電晶體源極-汲極電阻Rsd。於額外實施例中，在高電壓電路HVCMOS 211的非平面MOSFET中之至少一者包括一延伸汲極區，提供比較在低電壓CMOS電路210A所見的任何一個非平面MOSFET之Rsd相對更高的Rsd。如此，此處描述的非平面延伸汲極以MOSFET為基的ESD保護裝置架構係與一定範圍的核心電路架構可相 容。
於該具體實施例中，ESD保護裝置102A、102B及102N各自包括具有一延伸汲極及一控制閘的非平面ggNMOSFET，實質上如圖1B之示例說明。進一步示例說明於圖2B，複數個控制閘電壓源195A、195B及195N分別地耦接至ESD保護裝置102A、102B及102N。雖然ggNMOS各自具有維持於參考電位(例如地電位)的閘極電極及源極區，但控制閘電壓源195A、195B及195N係可獨立地分別地控制至非為參考(地)電位的預定電壓電位Vcg,1、Vcg,2、及Vcg,n。圖2C為流程圖示例說明依據額外實施例組配用於ESD保護的複數個延伸汲極非平面MOSFET之操作。圖2B示例說明，方法295以IC晶片202始於操作296。於操作298，例如通過控制閘電壓源195A、195B及195N，施加預定控制閘偏壓電壓。於實施例中，預定控制閘電壓電位Vcg,1、Vcg,2、及Vcg,n係經選擇以根據該ESD保護裝置耦接的核心電路之特性而調整各個ESD保護裝置的驟回電壓(例如接收於操作297A)。如此，ESD保護之穩健及/或與特定ESD裝置相聯結的功耗可根據核心電路的要求而予調整。一個特性實施例為一核心電路的標稱操作電壓。例如，於較高操作電壓操作的一核心電路可耦接至一ESD裝置，組配有一控制閘被施加偏以妥當處理(亦即留在關閉態)在一相聯結的I/O感應/接收的較高電壓信號。於較低操作電壓操作的一核心電路可耦接至一ESD裝置，組配有一控制閘被施加偏以妥當處理(亦即於啟動狀態分路電流)超過在一相聯結的I/O感應/ 接收的預期較低電壓的信號。如此，在一晶片的一個I/O上許可的給定電壓位準可分路至另一個I/O作為一ESD事件。
仍然參考圖2B之具體實施例，當HVCMOS電路211具有比CMOS電路210A更高的標稱操作電壓，控制閘電壓Vcg,n可與Vcg,1相異以相較於與ESD保護裝置102A相聯結的延伸汲極電阻Rd,1，提高於ESD保護裝置102A、102B及102N的Rd,n。於某些此等實施例中，於該處低電壓CMOS電路210A可於不大於1.5伏特的電壓操作，而高電壓HVCMOS電路211係於1.5至3.3伏特電壓操作，及針對非平面ggNMOS之一個具體實施例，控制閘電壓Vcg,1及Vcg,n皆為0伏特至1.2伏特間。類似調變可進一步在兩個CMOS電路210A及210B間具現，於該處二者具有不同操作電壓(例如CMOS電路210B為具有標稱操作點低於1.0V的超低功率電路)。
於額外實施例中，相聯結的ESD保護裝置之效能係隨時間呈核心電路狀態特性之函數(例如於圖2C之操作297A的改變)藉變更控制閘偏壓(例如於圖2C之操作298)而動態調整。舉例言之，於該處核心電路210A、210B、或211中之一或多者偶爾可進入節電態(模式)或置於暫時不作用態等，閘電壓電位Vcg,1、Vcg,2、及Vcg,n中之一或多者可施加偏壓給ESD保護裝置的控制閘以隨時間調整ESD保護裝置的功耗及/或ESD保護的穩健。此外，控制閘的存在及控制閘進一步耦接至個別控制閘電壓電位可於製作後調整以分開地考慮IC製程的變化(例如輸入297B)或IC晶片202所接 觸的應用環境的變化。設定控制閘電壓，於操作299，方法295繼續IC晶片操作。
雖然圖2B及2C脈絡中描述的具體實施例示例說明ESD保護裝置的獨立控制閘施加偏壓的優點，及更明確言之，在單一IC晶片(諸如針對混合信號或SoC實施例)內部，以核心電路為基的ESD保護裝置控制閘施加偏壓的優點，但此等ESD保護裝置效能調節的優點也適用於晶圓代工製程脈絡，於該處可調整的ESD保護裝置許可橫跨ASIC之ESD保護的標準化。
圖3為I-V作圖，示例說明依據實施例在ESD事件及正常操作期間，具有可相媲美的電流容量之平面及非平面以MOSFET為基的ESD保護裝置的電壓驟回特性。於圖3中，受測裝置(DUT)之電壓及更明確言之，ggNMOS組態的汲極電壓係在x軸，而裝置電流及更明確言之，汲極電流係在y軸。值得注意地，平面ESD保護裝置的洩漏程度係顯著高於兩個非平面保護裝置實施例。於特定實施例中，於該處針對一平面ESD保護裝置的關閉態洩漏(於正常核心電路操作期間)為約1.5e-11安培/微米通道寬度，此處描述的非平面ESD保護裝置的關閉態洩漏為約4.2e-9安培/微米或以下。針對具有不同控制閘偏壓電位Vcg,1及Vcg,2的非平面以MOSFET為基的ESD保護裝置，電流傳導變化係進一步示例說明於圖3。也顯示平面、非平面裝置間啟動狀態電流之比較，進一步針對非平面裝置顯示為不同控制閘偏壓電位之函數。值得注意者，非平面ESD保護裝置的啟動狀態電流 為較高，更特別針對具有前述洩漏程度的實施例為較高，平面ESD保護裝置於11伏特汲極電壓的啟動狀態電流為約0.28安培/微米，而非平面ESD保護裝置於11伏特汲極電壓的啟動狀態電流為約0.4安培/微米或更高。
圖4為依據本發明之實施例，採用一IC包括延伸汲極非平面MOSFET ESD電路的行動運算平台700之一等角視圖及示意圖。該行動運算平台700可為組配用於電子資料顯示、電子資料處理、及無線電子資料傳輸各自的任何可攜式裝置。舉例言之，行動運算平台700可為平板、智慧型手機、膝上型電腦等中之任一者，及包括一顯示螢幕405，其於該具體實施例中為觸控螢幕(電容式、電感式、電阻式等)、晶片層級(SoC)或封裝體層級集積系統710、及一電池713。
集積系統710進一步以放大視圖720示例說明。於該具體實施例中，被封裝的裝置777包括至少一個記憶體晶片(例如RAM)，及/或帶有核心電路耦接至一I/O的至少一個處理器晶片(例如多核心微處理器及/或圖形處理器)，及配置於其間的一非平面ggNMOS ESD保護裝置。於實施例中，如本文它處以進一步細節描述，ggNMOS ESD保護裝置包括複數個半導體鰭具有配置於一閘極電極的第一側上的一輕度摻雜延伸汲極區，及比較該閘極電極與該半導體鰭之一源極區間之一間距，隔開該閘極電極更遠離該半導體鰭之該重度摻雜汲極區。該被封裝的裝置777連同下列中之一或多者進一步耦接至該板、基體、或中介層260：電源 管理積體電路(PMIC)715、RF(無線)積體電路(RFIC)725包括寬頻RF(無線)發射器及/或接收器(例如包括一數位基頻及一類比前端模組，進一步包含在發射路徑上的功率放大器及在接收路徑上的低雜訊放大器)、及其控制器711。如圖所示，此等IC各自的介面包括延伸汲極以MOSFET為基的ESD保護裝置101、102A、或102N，於該處此等元件符號表示於圖1A、1B、及2B脈絡中所述的相同裝置。於額外實施例中，在被封裝的裝置777內部採用的該等延伸汲極以MOSFET為基的ESD保護裝置中之一者、部分或全部包括一控制閘。於額外實施例中，例如圖4示例說明的ESD保護裝置102A及102N中，ESD保護裝置控制閘係與不同控制閘偏壓電壓相聯結。
於功能上，PMIC 715執行電池電力調節、DC至DC轉換等，故具有一輸入耦接至電池713，及具有一輸出提供電流供應給全部其它功能模組。容後詳述，於該具體實施例中，RFIC 725具有一輸出耦接至一天線以供具現多項無線標準或協定中之任一者，包括但非僅限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生標準或協定，以及指定用作為3G、4G、5G及其後的任何其它無線協定。於替代實施例中，此等板層面模組各自可整合至耦接至該被封裝的裝置777的封裝體基體的分開IC上，或可整合至耦接至該被封裝的裝置777的封 裝體基體的單一IC(SoC)內部。
圖5為依據本發明之一個實施例一運算裝置1000的功能方塊圖。運算裝置1000例如可出現於平台700內部，及進一步包括駐在有多個組件的一板1002，諸如但非僅限於一處理器1004(例如應用處理器)及至少一個通訊晶片1006。於實施例中，至少該處理器1004係整合於本文它處描述的實施例之III-N MOS電容器。處理器1004係實體上及電氣上耦接至板1002。處理器1004包括封裝在處理器1004內部的一積體電路晶粒。「處理器」一詞可指稱處理得自暫存器及/或記憶體的電子資料以將該等電子資料變換成可儲存於暫存器及/或記憶體的其它電子資料之任何裝置或一裝置的部分。
於若干具現中，該至少一個通訊晶片1006係也實體上及電氣上耦接至板1002。於進一步具現中，該通訊晶片1006係屬處理器1004的一部分。取決於其應用，運算裝置1000可包括其它組件，該等組件可或可非實體上及電氣上耦接至板1002。此等其它組件包括但非僅限於依電性記憶體(例如DRAM)、非依電性記憶體(例如ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀羅儀、揚聲器、相機、及大容量儲存裝置(諸如硬碟機、固態硬碟(SSD)、光碟(CD)、數位影音碟(DVD)等)。
通訊晶片1006中之至少一者許可無線通訊以將資料移轉至及自運算裝置1000。「無線」一詞及其衍生詞可用以描述可透過經由非固態媒體之調變電磁輻射的使用而通訊資料的電路、裝置、系統、方法、技術、通訊通道等。該術語並不暗示相聯結的裝置不含任何導線，但於若干實施例中可能不含。通訊晶片1006可具現多個無線標準或協定中之任一者，包括但非僅限於如本文它處描述者。運算裝置1000可包括複數個通訊晶片1006。例如第一通訊晶片1006可專用於短距離無線通訊諸如Wi-Fi及藍牙，而第二通訊晶片可專用於長距離無線通訊諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其它。
先前各段敘述多個具體實施例。於一個實施例中，例如，一種靜電放電(ESD)保護裝置包含：從一基體延伸出的複數個半導體鰭，帶有一閘極電極配置於該等複數個半導體鰭上；在該閘極電極的相對兩側上配置於該等半導體鰭各自內的一源極區及一汲極區，其中該源極區及該閘極電極係電氣耦接至具有一相等地參考電位的一或多個積體電路(IC)節點，其中該汲極區係電氣耦接至配置於該IC的一I/O與耦接至該I/O的該IC之核心電路間之一電路節點；及配置於該等半導體鰭內部之一輕度摻雜延伸汲極區，且係隔開該閘極電極與該等汲極區達大於該閘極電極與該等汲極區間之一間距的一量。於進一步實施例中，一控制閘係配置於該等半導體鰭上方介於該閘極電極與該等汲極區間，其中該控制閘係電容式耦接至該延伸汲極區之 至少一部分及與該閘極電極電氣絕緣。於進一步實施例中，該控制閘係控制在該延伸汲極區內部的電荷載子排除或積聚以調整該裝置之一驟回保持電壓。於進一步實施例中，一控制閘電壓源係耦接至該控制閘，其中該控制閘電壓源係將該控制閘設定為該閘極電極參考電位以外的一預定控制閘電壓電位。於進一步實施例中，該控制閘及該閘極電極係屬一相同材料，且係透過一相同閘極介電質而電容式耦接至該等半導體鰭，其中該控制閘係與該汲極區達小於該閘極電極與該控制閘間之一間距的一量。於實施例中，該半導體係包含在該閘極電極下方的p型摻矽，其中該等源極及汲極區係重度n型摻雜，其中該等延伸汲極區係n型摻雜至1016/立方厘米-1020/立方厘米，及其中該裝置之啟動狀態電流係為至少0.4安培/微米之通道寬度或11伏特之汲極電壓。
於實施例中，一種積體電路裝置包括：配置於一基體上方之複數個核心電路；配置於該基體上方之複數個I/O，其中該等核心電路各自係耦接至該等I/O中之至少一者以介接該等核心電路與一或多個外部裝置；複數個靜電放電(ESD)保護裝置，各個ESD保護裝置係耦接至配置於該等核心電路中之至少一者與該等I/O針腳或襯墊中之至少一者間之一節點，其中該等ESD保護裝置各自包括一延伸汲極非平面金氧半場效電晶體(MOSFET)包括：複數個半導體鰭，各自具有配置於該等半導體鰭上方之一閘極電極的相對側上配置的一源極區及汲極區；及配置於該等半導體鰭 上方之一控制閘，其係電容式耦接至配置於該等半導體鰭內介於該汲極區與該閘極電極間之一輕度摻雜延伸汲極區；及耦接至該等ESD保護裝置之複數個控制閘電壓源，其中該等控制閘電壓源中之各者係耦接至分開的控制閘。於該積體電路裝置之進一步實施例中，該等控制閘電壓源係可獨立地控制至該地電位以外的預定電壓電位。於進一步實施例中，該等預定電壓電位係為0.5伏特至1.2伏特。
於進一步實施例中，該等預定電壓電位係根據該ESD保護裝置耦接的該核心電路之一特性而調整該ESD保護裝置之一驟回電壓。於進一步實施例中，該源極、汲極及延伸汲極區係為n型，該閘極電極及該源極區係耦接至該等核心電路之於地電位的電路節點，及該等第一及第二控制閘電位為0伏特至1.2伏特。於進一步實施例中，該等複數個電路係進一步包含：耦接至該等I/O中之一第一者及耦接至該等ESD保護裝置中之一第一者的一低電壓電路；及耦接至該等I/O中之一第二者及耦接至該等ESD保護裝置中之一第二者的一高電壓電路，其中該第一ESD保護裝置具有耦接至一第一控制閘電壓源之一第一控制閘，及該第二ESD保護裝置具有耦接至在與該第一控制閘電壓源不同的一控制閘電位的一第二控制閘電壓源之一第二控制閘。於進一步實施例中，該第二控制閘電壓源係在一控制閘電壓電位，其相對於該第一ESD保護裝置的延伸汲極區之該電阻，增高該第二ESD保護裝置的延伸汲極區之該電阻。於進一步實施例中，該低電壓電路及高電壓電路二者皆係進 一步包含一或多個非平面MOSFET，及其中於該高電壓電路中之該等非平面MOSFET中之至少一者包括一延伸汲極區具有於該低電壓電路中之該等非平面MOSFET中之任一者更高的一源極-汲極電阻。於進一步實施例中，該低電壓電路可於不大於1.5伏特之電壓操作，及其中該高電壓電路可於1.5伏特至3.3伏特之電壓操作。
於實施例中，一種操作耦接至一積體電路(IC)之非平面ggNMOS ESD保護裝置之方法，該方法係包括耦接該等非平面ggNMOS ESD保護裝置中之一第一者的一閘極電極至地電位，其中該閘極電極係電容式耦接至一非平面半導體本體，及藉一輕度摻雜延伸汲極而與耦接至該積體電路的一I/O的一重度摻雜汲極隔開達大於該閘極電極與該半之一重度摻雜源極區間之間距更大的一間距；及設定與該閘極電極電氣絕緣的及電容式耦接至該延伸汲極的一控制閘至與該閘極電極不同的一電壓電位。於進一步實施例中，該方法包括耦接該等非平面ggNMOS ESD保護裝置中之一第二者的一閘極電極至一地電位；及設定該等非平面ggNMOS ESD保護裝置中之該第二者的一控制閘至與該等非平面ggNMOS ESD保護裝置中之該第一者的一不同電壓電位。
於實施例中，一種行動運算裝置包括一處理器具有耦接至一I/O的核心電路及配置於其間的一非平面ggNMOS ESD保護裝置，其中該ESD保護裝置包括複數個半導體鰭，該等半導體鰭具有配置於一閘極電極之一第一 側上的一輕度摻雜延伸汲極區，及比較該閘極電極與該半導體鰭之一源極區間之一間距，隔開該閘極電極更遠離該半導體鰭之一重度摻雜汲極區；一顯示螢幕；一RF發射器或接收器；及一天線。於進一步實施例中，該非平面ggNMOS ESD保護裝置係進一步包含電容式耦接至該輕度摻雜延伸汲極區的一控制閘，其中該控制閘係與該閘極電極電氣絕緣且係在與該閘極電極不同的一電位。於進一步實施例中，該處理器及RF發射器或接收器係在一單一積體電路(IC)上作為一單晶片系統(SoC)之組件，及其中該RF發射器或接收器係進一步包含耦接至一第二I/O的第二核心電路及配置於其間的一第二非平面ggNMOS ESD保護裝置，其中該第二ESD保護裝置係具有耦接至一第二控制閘電壓源的一控制閘。
須認知本發明並非限於如此描述的此等實施例，反而可不背離隨附之申請專利範圍各項之範圍具現修改及變化。因此，本發明之範圍須參照隨附之申請專利範圍各項連同此等申請專利範圍各項所應有的相當物之完整範圍決定。
101‧‧‧ESD保護裝置
105‧‧‧基體
110‧‧‧半導體鰭
115‧‧‧源極區
120‧‧‧通道區
125‧‧‧汲極區
130‧‧‧總輕度摻雜延伸汲極長度
131、132‧‧‧距離
138‧‧‧介電質
140‧‧‧閘極電極
145A、145B‧‧‧介電隔件
150‧‧‧汲極接點金屬化
155‧‧‧源極接點金屬化
160‧‧‧積體電路(IC)節點
170‧‧‧I/O節點
177‧‧‧雙極接面電晶體(BJT)
180‧‧‧輕度摻雜延伸汲極區
Igen‧‧‧電洞
ISUB‧‧‧基體接點
P/N‧‧‧接面
VESD‧‧‧汲極電壓

Claims (18)

  1. 一種靜電放電(ESD)保護裝置，其包含：複數個半導體鰭，其從一基體延伸出，以一閘極電極配置於該等複數個半導體鰭上；在該閘極電極的相對兩側上配置於該等複數個半導體鰭各者中的一源極區及一汲極區，其中該源極區及該閘極電極係電氣耦接至具有相同接地參考電位的一或多個積體電路(IC)節點，且該汲極區係電氣耦接至配置於該IC的一I/O端與耦接至該I/O端的該IC之核心電路間之一電路節點，且其中該汲極區有一最上層的表面；且配置於該等半導體鰭內之一輕度摻雜延伸汲極區，且其以大於該閘極電極與該等源極區間之一間距的一量將該閘極電極自該等汲極區隔開來，其中該輕度摻雜延伸汲極區有一近乎與該汲極區之最上層的表面共平面的最上層的表面。
  2. 如請求項1之裝置，其係進一步包含：配置於該等半導體鰭上方介於該閘極電極與該等汲極區間之一控制閘，其中該控制閘係電容式耦合至該輕度摻雜延伸汲極區之至少一部分且與該閘極電極電氣地絕緣。
  3. 如請求項2之裝置，其中該控制閘是要控制在該輕度摻雜延伸汲極區內部的電荷載子排除或積聚，以調整該裝 置之一驟回保持電壓。
  4. 如請求項2之裝置，其係進一步包含耦接至該控制閘的一控制閘電壓源，其中該控制閘電壓源是要將該控制閘設定於該閘極電極參考電位以外的一預定控制閘電壓電位。
  5. 如請求項4之裝置，其中該控制閘及該閘極電極係具有一相同材料，且係透過一相同閘極介電質而電容式耦合至該等半導體鰭，其中該控制閘係以小於該閘極電極與該控制閘間之一間距的一量與該汲極區間隔開來。
  6. 如請求項1之裝置，其中該等半導體鰭包含在該閘極電極下方的p型摻雜矽，其中該等源極及汲極區為重度n型摻雜，其中該等輕度摻雜延伸汲極區係n型摻雜為1016/立方厘米至1020/立方厘米，及其中該裝置之啟動狀態電流係為至少0.4安培/微米之通道寬度或11伏特之汲極電壓。
  7. 一種積體電路裝置，其包含：配置於一基體上方之複數個核心電路；配置於該基體上方之複數個I/O端，其中該等核心電路之各者係耦接至該等複數個I/O端中之至少一者以將該等核心電路與一或多個外部裝置介接；複數個靜電放電(ESD)保護裝置，各個ESD保護裝置係耦接至配置於該等核心電路中之至少一者與該等複數個I/O端針腳或襯墊之至少一者之間的一節點，其中該等ESD保護裝置之各者包含一延伸汲極非平面金 氧半導體場效電晶體(MOSFET)，該延伸汲極非平面金氧半導體場效電晶體包括：複數個半導體鰭，各自具有配置於一閘極電極的相對側上之一源極區及汲極區，該閘極電極配置於該等半導體鰭上方，其中該汲極區有一最上層的表面；及配置於該等半導體鰭上方之一控制閘，其係電容式耦合至配置於該等半導體鰭內介於該汲極區與該閘極電極間之一輕度摻雜延伸汲極區，其中該輕度摻雜延伸汲極區有近乎與該汲極區之該最上層的表面共平面的一最上層的表面；及耦接至該等ESD保護裝置之複數個控制閘電壓源，其中該等控制閘電壓源中之各者係耦接至分開的控制閘。
  8. 如請求項7之積體電路裝置，其中該等控制閘電壓源係可獨立地控制於接地電位以外的預定電壓電位。
  9. 如請求項8之積體電路裝置，其中該等預定電壓電位係介於0.5伏特至1.2伏特。
  10. 如請求項8之積體電路裝置，其中該等預定電壓電位基於該ESD保護裝置所耦接的該核心電路之一特性而調整該ESD保護裝置之一驟回電壓。
  11. 如請求項10之積體電路裝置，其中該源極區、該汲極區及該輕度摻雜延伸汲極區係為n型，該閘極電極及該源極區係耦接至該等核心電路之位於接地電位的電路節 點，且該等控制閘電位係介於0伏特和1.2伏特間。
  12. 如請求項10之積體電路裝置，其中該等複數個核心電路係進一步包含：耦接至該等I/O端中之一第一者及耦接至該等ESD保護裝置中之一第一者的一低電壓電路；及耦接至該等I/O端中之一第二者及耦接至該等ESD保護裝置中之一第二者的一高電壓電路，其中該第一ESD保護裝置具有耦接至一第一控制閘電壓源之一第一控制閘，且該第二ESD保護裝置具有耦接至一第二控制閘電壓源之一第二控制閘，該第二控制閘電壓源係與該第一控制閘電壓源在不同的一控制閘電位。
  13. 如請求項11之積體電路裝置，其中該第二控制閘電壓源係處於一控制閘電壓電位，該控制閘電壓電位相對於該第一ESD保護裝置的輕度摻雜延伸汲極區之電阻來增高該第二ESD保護裝置中的該輕度摻雜延伸汲極區之電阻。
  14. 如請求項12之積體電路裝置，其中該等低電壓電路及高電壓電路二者皆係進一步包含一或多個非平面MOSFET，且其中於該高電壓電路中之該等非平面MOSFET中之至少一者包括一延伸汲極區，該延伸汲極區具有比該低電壓電路中之該等非平面MOSFET中之任一者更高的一源極-汲極電阻。
  15. 如請求項12之積體電路裝置，其中該低電壓電路可於不大於1.5伏特之電壓操作，及其中該高電壓電路可於介於 1.5伏特至3.3伏特之電壓操作。
  16. 一種行動運算裝置，其包含：一處理器，其具有耦接至一I/O端的核心電路，及配置於其間的一非平面ggNMOS ESD保護裝置，其中該ESD保護裝置包括複數個半導體鰭，該等半導體鰭具有一輕度摻雜延伸汲極區，其配置於一閘極電極之一第一側上，且該輕度摻雜區使該閘極電極與該等半導體鰭之一重度摻雜汲極區以比該閘極電極與該等半導體鰭之一源極區之間距更大的距離間隔開，其中該重度摻雜延伸汲極區有一最上層的表面，且其中該輕度摻雜延伸汲極區有近乎與該重度摻雜汲極區之最上層的表面共平面的一最上層的表面；一顯示螢幕；一RF發射器或接收器；及一天線。
  17. 如請求項16之行動運算裝置，其中該非平面ggNMOS ESD保護裝置係進一步包含電容式耦合至該輕度摻雜延伸汲極區的一控制閘，其中該控制閘係電氣絕緣於該閘極電極且係在與該閘極電極不同的一電位。
  18. 如請求項17之行動運算裝置，其中該處理器及RF發射器或接收器係在一單一積體電路(IC)上作為一單晶片系統(SoC)之組件，及其中該RF發射器或接收器係進一步包含耦接至一第二I/O端的第二核心電路及配置於其間的一第二非平面ggNMOS ESD保護裝置，其中該第二ESD保護裝置具有耦接至一第二控制閘電壓源的一控制閘。
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