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TWI582831B - 用於III-Ｎ磊晶之具有Ｓｉ（１１１）平面於Ｓｉ（１００）晶片上的奈米結構及奈米特徵 - Google Patents

用於III-Ｎ磊晶之具有Ｓｉ（１１１）平面於Ｓｉ（１００）晶片上的奈米結構及奈米特徵 Download PDF

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TWI582831B
TWI582831B TW104139661A TW104139661A TWI582831B TW I582831 B TWI582831 B TW I582831B TW 104139661 A TW104139661 A TW 104139661A TW 104139661 A TW104139661 A TW 104139661A TW I582831 B TWI582831 B TW I582831B
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漢威 鄧
薩納斯 珈納
班傑明 朱功
馬可 拉多撒福傑維克
宋承宏
羅伯特 喬
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英特爾股份有限公司
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Description

用於III-N磊晶之具有Si(111)平面於Si(100)晶片上的奈米結構及奈米特徵
本文描述的實施例相關於電子裝置製造的領域，且特別相關於III-V材料為底質之裝置的製造。
通常，針對具有互補式金屬氧化物半導體(「CMOS」)電晶體的系統單晶片(「SoC」)高電壓及射頻(「RF」)裝置將III-V材料積集在沿著<100>晶體定向(「Si(100)」)對準的矽(「Si」)基板上，由於III-V材料及矽的相異晶格性質，引起巨大挑戰。典型地，當III-V材料生長在矽(「Si」)基板上時，缺陷由於III-V材料及Si之間的晶格失配而產生。此等缺陷能降低III-V材料中的載體(例如，電子、電洞、或二者)的遷移率。
目前，GaN(或任何其他III-N材料)在Si(100)晶圓上的積集包含使用厚緩衝層(>1.5um)及具有2-8°斜切 角的起始斜切Si(100)晶圓，以提供用於裝置層生長之缺陷密度夠低的層。典型地，GaN(或任何其他III-N材料)在Si(100)晶圓上的積集包含覆磊晶生長處理。
當氮化鎵(「GaN」)在Si(100)基板上生長時，GaN及Si(100)之間的大晶格失配(約42%)導致不能用於裝置製造的許多不可取缺陷的產生。因此，III-V材料及Si之間的大晶格失配對用於裝置製造之III-V材料在Si(100)基板上的磊晶生長提供巨大挑戰。
此外，GaN及結合有用於GaN之習知高生長溫度的Si之間的大熱失諧(約116%)導致表面破裂形成在磊晶層上，因此使彼等不適合用於裝置製造。
100、400、700、1300、1400、1500、1600、1700‧‧‧橫剖面圖
101‧‧‧基板
102‧‧‧硬遮罩
103、107‧‧‧頂表面
104‧‧‧絕緣層
105‧‧‧各向異性蝕刻
106、108、114、115‧‧‧側壁
109‧‧‧鰭
112、113、126、128‧‧‧表面
120、123‧‧‧深度
121、129‧‧‧寬度
131、136、212、213、214‧‧‧部分
134‧‧‧頂部分
135‧‧‧基底
200、300、500、600、800、900、1900‧‧‧圖
201‧‧‧選擇性成核/種層
202‧‧‧裝置層
203‧‧‧極化感應層
204‧‧‧二維電子氣體(「2DEG」)部
205‧‧‧平面
211‧‧‧頂點部分
1000、1100、1200‧‧‧透視圖
1801、1802、1803、1821、1822、1823、1901、2001、2100、2103‧‧‧相片
2101‧‧‧AlN層
2102‧‧‧GaN層
2200‧‧‧計算裝置
2201‧‧‧處理器
2202‧‧‧板
2203‧‧‧照相機
2204、2205‧‧‧通訊晶片
2206‧‧‧晶片組
2208‧‧‧揮發性記憶體
2209‧‧‧功率放大器
2210‧‧‧非揮發性記憶體
2211‧‧‧觸控控制器
2212‧‧‧圖形處理器
2213‧‧‧全球定位系統(GPS)裝置
2214‧‧‧羅盤
2215‧‧‧揚聲器
2216‧‧‧天線
2217‧‧‧觸控顯示器
2218‧‧‧電池
圖1顯示根據一實施例之電子裝置結構的橫剖面圖。
圖2係與圖1相似之在根據一實施例將鰭形成在沿著預定晶體定向對準的基板上之後的圖。
圖3係與圖2相似之在根據一實施例將絕緣層沉積在鰭之間的基板101上，並將硬遮罩移除之後的圖。
圖4係根據一實施例之顯示於圖3中的電子裝置結構之部分的橫剖面圖。
圖5係與圖4相似之描繪根據一實施例修改在基板上之絕緣層上方的鰭以暴露沿著對應於第二晶體定向之第二晶體平面對準的表面的圖。
圖6係與圖5相似之在已根據一實施例修改鰭之後的 圖。
圖7係顯示於圖2中之電子裝置結構的部分在根據另一實施例將絕緣層沉積在鰭之間的基板上，並將硬遮罩移除之後的橫剖面圖。
圖8係與圖7相似之在根據另一實施例各向異性蝕刻鰭之後的圖。
圖9係與圖8相似之在根據一實施例使絕緣層凹陷之後的圖。
圖10係根據一實施例之具有如圖6所描畫的鰭之電子裝置結構的透視圖。
圖11係根據一實施例之具有如圖9所描畫的鰭之電子裝置結構的透視圖。
圖12係根據一實施例之具有如圖8所描畫的鰭之電子裝置結構的透視圖。
圖13係與圖6相似之在根據一實施例將選擇性成核/種層沉積在沿著第二晶體定向對準之鰭的表面上、將裝置層沉積在成核/種層上、及將極化感應層沉積在裝置上之後的橫剖面圖。
圖14係與圖9相似之在根據一實施例將選擇性成核/種層沉積在沿著第二晶體定向對準之鰭的表面上、將裝置層沉積在成核/種層上、及將極化感應層沉積在裝置上之後的橫剖面圖。
圖15係如圖16所描畫之電子裝置結構的透視圖。
圖16係與圖6相似之在根據另一實施例將裝置層沉 積在沿著第二晶體定向對準之鰭的表面上，並將極化感應層沉積在裝置層上之後的橫剖面圖。
圖17係與圖6相似之在根據另一實施例將選擇性成核/種層沉積在沿著第二晶體定向對準之鰭的表面上、將裝置層沉積在成核/種層上、及將極化感應層沉積在裝置上之後的橫剖面圖。
圖18A-1、18A-2、及18A-3顯示如本文描述之結構的實施例的橫剖面掃描式電子顯微鏡(「XSEM」)相片。
圖18B-1、18B-2、及18B-3顯示描畫在鰭已根據一實施例在TMAH溶液中蝕刻相同時間之後，具有不同尺寸之鰭的相片。
圖19係顯示根據一實施例以高溫退火重塑形鰭之相片1901的圖1900。
圖20-1、20-2、21-1、及21-2描繪根據實施例之III-N材料層在Si(111)類平面上的生長。
圖22描繪根據一實施例的計算裝置。
【發明內容與實施方式】
在以下描述中，依序陳述許多具體細節，諸如具體材料、元件尺寸等，以提供對本文所述之一或多個實施例的徹底理解。然而，明顯地，熟悉本技術的人士可能實踐本文所述的一或多個實施例而無需此等具體細節。在其他情形中，並未非常詳盡地描述半導體製程、技術、材料、裝 備等，以避免不必要地模糊此說明書。
在描述並在隨附圖式中顯示特定例示實施例的同時，待理解此種實施例只係說明性而非限制性的，並待理解因為修改可為熟悉本技術的人士所想到，實施例並未受限於所示及描述的具體構造及配置。
於本說明書各處提及之「一實施例」、「另一實施例」、「實施例」意指相關於該實施例描述的明確特性、結構、或特徵包括在至少一實施例中。因此，出現在本說明書通篇各位置的片語，諸如，「一實施例」及「實施例」並不必然全部指稱相同實施例。此外，特定特性、結構、或特徵可能在一或多個實施例中以任何適當方式組合。
再者，發明態樣有比單一揭示實施例的所有特性更少的特性。因此，將實施方式之後的申請專利範圍明確地併入此實施方式中，將各獨立申請專利範圍作為個別實施例。在已於本文中描述例示實施例的同時，熟悉本技術的人士將承認此等例示實施例能用本文描述的修改及變化實踐。因此將該描述視為係說明性而非限制性的。
本文描述製造電子裝置的方法及設備。修改在沿著第一晶體定向對準的基板上之絕緣層上方的鰭以形成沿著第二晶體定向對準的表面。將裝置層沉積在沿著該第二晶體定向對準之該鰭的該表面上方。在至少部分實施例中，基板包括矽，且裝置層包括III-V材料。通常，III-V材料係指包含週期表之III族元素的至少一者，例如，鋁 (「Al」)、鎵(「Ga」)、銦(「In」)，及週期表之V族元素的至少一者，例如，氮(「N」)、磷(「P」)、砷(「As」)、銻(「Sb」)，的化合物半導體材料。
在實施例中，描述將具有沿著<111>晶體定向之暴露表面(「(111)平面」)的Si奈米鰭形成在Si(100)晶圓上的方法。具有暴露(111)平面的Si奈米鰭(奈米特徵)提供用於III-V(例如，III-氮化物(「N」))磊晶層之磊晶生長的優秀樣板。通常，III-N磊晶層對Si(111)具有比對Si(100)更少的晶格失配。例如，Si(100)上的GaN具有40%的晶格失配，然而Si(111)上的GaN具有~17%的晶格失配。Si(111)晶格單元胞具有六角對稱性，且因此適用於也具有六角形晶體結構的III-N材料生長。此與具有立體晶體結構的Si(100)相反，且因此生長六角形GaN晶體可導致將六角形GaN晶體定向在立體Si(100)單元胞上的問題。
本文描述的至少部分實施例關於將(111)Si奈米特徵產生在Si(100)上，因此致能III-N材料在Si奈米樣板上的經改善磊晶。奈米樣板致能在磊晶生長期間使用自由表面鬆弛的利益，且鰭狀尺寸導致能導致不使用緩衝層積集III-N材料及降低矽(100)上之III-V材料的缺陷密度的基板順應性。當目前晶圓仍係Si(100)時，將(111)Si奈米特徵形成在Si(100)上致能針對系統單晶片(「SoC」)應用及其他電子裝置系統二者將III-N 積集在大尺寸Si(100)晶圓上。
圖1顯示根據一實施例之電子裝置結構的橫剖面圖100。該電子裝置結構包含基板101。在實施例中，基板101係具有沿著預定晶體定向對準之頂表面103的基板。
通常，晶體定向係指鏈接晶體結點(例如，原子、離子、或分子)的方向。晶體平面典型係指沿著晶體的晶體定向鏈接結點(例如，原子、離子、或分子)的平面。通常，晶體定向及晶體平面係藉由熟悉電子裝置製造技術的人士所知的米勒指數(例如，<100>、<111>、<110>、及其他米勒指數)所界定。典型地，晶體的部分方向及平面具有比該晶體的其他方向及平面更高的結點密度。
在實施例中，具有沿著預定晶體定向對準之頂表面的基板101包括半導體材料，例如，單晶矽(「Si」)、鍺(「Ge」)、鍺化矽(「SiGe」)、III-V材料為底質的材料，例如，砷化鎵(「GaAs」)、或彼等的任何組合。在一實施例中，基板101包括用於積體電路的金屬化互連體層。在至少部分實施例中，基板101包括藉由電絕緣層，例如，層間介電質、溝槽絕緣層、或熟悉電子裝置製造技術的人士已知的任何其他絕緣層，分離的電子裝置，例如，電晶體、記憶體、電容器、電阻器、光電裝置、開關、及任何其他主動及被動電子裝置。在至少部分實施例中，基板101包括組態成連接金屬化層的互連體，例如，穿孔。
在實施例中，基板101係包括塊體下基板、中絕緣 層、及沿著預定晶體定向，例如，<100>晶體定向，對準的頂單晶層的絕緣層覆矽(SOI)基板。頂單晶層可包含任何上列材料，例如，矽。
在實施例中，基板101係沿著<100>晶體定向對準的矽基板(「Si(100)」)。
圖2係與圖1相似之在根據一實施例將鰭形成在沿著預定晶體定向對準的基板上之後的圖200。如圖2所示，將鰭，諸如，鰭103，形成在基板101上。如圖2所示，將型樣化硬遮罩102沉積在基板101上。能使用熟悉電子裝置製造技術的人士已知之型樣化及蝕刻技術的一者將硬遮罩102形成在基板101上。在實施例中，將基板101之未由硬遮罩102覆蓋的部分蝕刻至預定深度以形成鰭，諸如，鰭103。如圖2所示，各鰭103具有頂表面及相鄰於頂表面的二相對側壁。硬遮罩102在各鰭的頂表面上。如圖2所示，鰭在基板101上彼此相距。在實施例中，在基板101上的鰭103之間的距離至少為100奈米(「nm」)，且更具體地說，至少200nm。在實施例中，在基板101上的鰭103之間的距離在從約30nm至約300nm的大致範圍中。
圖3係與圖2相似之在根據一實施例將絕緣層沉積在鰭之間的基板101上，並將硬遮罩移除之後的圖300。將絕緣層104沉積在鰭103之間，如圖3所示。絕緣層104能係適於絕緣相鄰裝置並防止漏電流的任何材料。在一實施例中，電絕緣層104係氧化物層，例如，二氧化矽、或 藉由電子裝置設計決定的任何其他電絕緣層。在一實施例中，絕緣層104包含層間介電質(ILD)，例如，二氧化矽。在一實施例中，絕緣層102可包括聚醯亞胺、環氧樹脂、可光界定材料，諸如，苯環丁烯(BCB)、及WPR-系材料、或旋塗式玻璃。在一實施例中，絕緣層104係低介電係數(低-k)ILD層。典型地，低-k係指具有比二氧化矽的介電係數更低之介電常數(介電係數k)的介電質。
在一實施例中，絕緣層104係淺溝槽隔離(STI)層，以提供將基板101上的鰭彼此絕緣的場絕緣區域。在一實施例中，層104的厚度在從500埃(Å)至10000Å的大致範圍中。絕緣層104能使用熟悉電子裝置製造技術的人士已知的任何技術，諸如，但未受限於化學氣相沉積(CVD)、及物理氣相沉積(PVP)，覆沉積，然後回磨以移除絕緣層104及硬遮罩102並暴露鰭。硬遮罩層能藉由研磨處理，諸如，熟悉電子裝置製造技術的人士已知的化學機械平坦化(「CMP」)處理，從鰭103的頂部移除。在實施例中，例如，使用熟悉電子裝置製造技術的人士已知之蝕刻技術的一者使鰭103之間的絕緣層104向下凹陷至由裝置設計決定的深度。
圖4係根據一實施例之顯示於圖3中的電子裝置結構之部分的橫剖面圖400。將鰭103形成在基板101上的絕緣層104上方。如圖4所示，鰭103具有頂表面107、側壁106、及側壁108。絕緣層104從頂表面107向下凹陷 至深度108。在一實施例中，使用熟悉電子裝置製造技術的人士已知之選擇性蝕刻技術，諸如，但未受限於濕蝕刻，及使用對基板101上之鰭具有實質高選擇性的化學物質的乾蝕刻，使絕緣層104凹陷，同時留下完整的鰭103。此意謂著化學物質主要蝕刻絕緣層104而非基板101的鰭。在一實施例中，絕緣層104對鰭的蝕刻率的比率至少係10：1。在實施例中，如熟悉電子裝置製造技術的人士已知的，使用氫氟酸(「HF」)溶液選擇性地蝕刻氧化矽的絕緣層104。
如圖4所示，絕緣層104向下凹陷至界定鰭103相對於絕緣層104的頂表面之高度(「Hsi」)的深度120。鰭103的高度120及寬度(「Wsi」)121典型係由設計決定。在實施例中，鰭103相對於絕緣層104之頂表面的高度120係從約10nm至約200nm，且鰭109的寬度從約5nm至約100nm。在實施例中，鰭103相對於絕緣層104之頂表面的高度120係從約10nm至約80nm。在實施例中，鰭109的寬度係從約10nm至約100nm。在實施例中，鰭的寬度121少於鰭的高度120。鰭103具有沿著對應於基板101之第一晶體定向的第一晶體平面對準的頂表面107。第一晶體平面能係任何晶體平面，例如，100、110、111、或任何其他晶體平面。在實施例中，鰭的側壁106及108沿著對應於<110>晶體定向的晶體平面(110)對準，且鰭的頂表面107沿著對應於<100>晶體定向的晶體平面(100)對準。在其他實施例中，側壁106及108 沿著對應於其他晶體定向的其他晶體平面對準，例如，晶體平面(100)。在實施例中，鰭103代表沿著(100)晶體平面定向的初始鰭。
圖5係與圖4相似之描繪根據一實施例修改在基板上之絕緣層上方的鰭以暴露沿著對應於第二晶體定向之第二晶體平面對準的表面的圖500。第二晶體平面能係任何晶體平面，例如，111、110、100，或任何其他晶體平面。能使用許多方法修改沿著第一晶體平面對準的鰭，以產生具有沿著與該第二晶體平面不同之第二晶體平面對準的表面的奈米樣板。
異位形成
在實施例中，蝕刻鰭以暴露沿著對應於與基板的定向不同之晶體定向的晶體平面對準的表面。在實施例中，將鰭103各向異性蝕刻105以暴露沿著與基板101的晶體定向(例如，(100)晶體平面)不同之晶體定向(例如，(111)晶體平面)對準的表面。如圖5所示，對應於(100)晶體平面的頂表面107比對應於(110)晶體平面的側壁108及106蝕刻得更快，以暴露對應於(111)平面之鰭的表面。在實施例中，使用蝕刻溶液(例如，氫氧化四甲銨(「TMAH」)、氫氧化鉀(「KOH」)、氫氧化銨(「NH4OH」))以各向異性地蝕刻Si鰭，以暴露對應於(111)晶體平面之鰭的表面。在實施例中，將Si鰭定向，使得側壁係(110)平面。在各向異性蝕刻期間 (例如，使用TMAH、KOH、NH4OH為底質的溶液)，(100)平面典型地蝕刻得最快。由於(111)平面的高密度原子鍵結，蝕刻在名義上停止於該平面上。
原位形成
在實施例中，將鰭退火以形成沿著對應於與基板的定向不同之晶體定向的晶體平面對準的表面。在實施例中，在III-N磊晶生長之前，將Si(111)類平面原位形成在MOCVD室中。高溫氫氣體(「H2」)退火導致Si(111)類平面從初始Si鰭形成。在實施例中，氫藉由導致Si原子移動以沿著(111)平面形成最強鍵結的退火而吸附在Si(100)鰭的表面。在實施例中，鰭在GaN生長處理期間受高溫(例如，多於約800℃，且更具體地說，多於約1000℃)，且來自Si鰭之Si的表面回流導致具有(111)類平面的更滾圓鰭樣板。在實施例中，在從約30至約600秒的大致時間範圍之約每分鐘5標準公升(「slm」)至約100slm的氫(「H2」)流下，用於重塑形(100)Si鰭以暴露(111)表面的原位鰭回流溫度在從約850℃至約1100℃的大致範圍中。
圖6係與圖5相似之在已根據一實施例修改初始鰭103之後的圖600。在實施例中，修改(例如，藉由各向異性蝕刻、退火、或二者)最初沿著對應於第一晶體定向的第一晶體平面(例如，(100)晶體平面)對準的鰭103以形成沿著對應於第二晶體定向之第二晶體平面(例 如，(111)晶體平面)對準的表面126及表面128。在實施例中，修改鰭103以暴露對應於第二晶體平面的表面126及128。如圖6所示，在修改後對應於第一晶體平面的頂表面107變得實質小於鰭103在絕緣層104之頂表面水平的寬度129。
在實施例中，鰭103在絕緣層104之上的部分131具有實質三角形(「結構A」)。如圖6所示，實質蝕出對應於(100)晶體平面的頂表面107。對應於(111)晶體平面的表面126及128在形成三角形形狀的頂表面頂點107彼此相鄰。通常，經修改鰭的最終形狀係取決於蝕刻溶液的溫度、初始鰭高度Hsi及寬度Wsi、鰭的初始定向、退火溫度、或彼等的任何組合，並由裝置設計決定。例如，若鰭的初始Hsi大於初始寬度Wsi，能得到結構A。
在實施例中，將在從約30℃至約100℃的溫度之TMAH濕蝕刻溶液使用從約5秒至約100秒的時間以各向異性蝕刻Si鰭，以暴露對應於(111)晶體平面之鰭的表面以產生結構A。在實施例中，將在從約20℃至約80℃的溫度之KOH溶液及NH4OH溶液的至少一者使用從約30秒至約150秒的時間以各向異性蝕刻Si鰭，以暴露對應於(111)晶體平面之鰭的表面以產生結構A。
圖10係根據一實施例之具有如圖6所描畫的鰭之電子裝置結構的透視圖1000。該電子裝置結構具有鰭，諸如，在基板101上之絕緣層104上方的鰭103。如上文所 述，基板101沿著對應於第一晶體定向的第一晶體平面(例如，(100)晶體平面)對準。如上文所述，各鰭103具有沿著對應於第二晶體定向的第二晶體平面(例如，(111)晶體平面)對準的表面126及表面128。
圖7係顯示於圖2中之電子裝置結構的部分在根據另一實施例將絕緣層104沉積在鰭之間的基板101上，並將硬遮罩移除之後的橫剖面圖700。如圖7所示，鰭103的頂表面107與基板101上之絕緣層104的頂表面109在相同水平。絕緣層104能使用熟悉電子裝置製造技術的人士已知的任何技術，諸如，但未受限於化學氣相沉積(CVD)、及物理氣相沉積(PVD)，覆沉積，然後回磨以移除絕緣層104及硬遮罩102並暴露鰭的頂表面107。硬遮罩層能藉由研磨處理，諸如，熟悉電子裝置製造技術的人士已知的化學機械平坦化(「CMP」)處理，從鰭103的頂部移除。
圖8係與圖7相似之在根據另一實施例各向異性蝕刻初始鰭103之後的圖800。如圖8所示，藉由各向異性蝕刻修改最初沿著對應於第一晶體定向的第一晶體平面(例如，(100)晶體平面)對準的鰭103以形成沿著對應於第二晶體定向之第二晶體平面(例如，(111)晶體平面)對準的表面112及表面113。蝕刻鰭103以暴露對應於第二晶體平面的表面112及113。如圖8所示，使用各向異性蝕刻以蝕刻對應於(100)晶體平面的頂表面107。各向異性蝕刻在對應於(111)晶體平面的表面112 及113上終止。
如圖8所示，鰭103的頂部分134具有V形狀(「結構B」)。如圖8所示，已實質蝕出對應於(100)晶體平面的頂表面107，使得對應於(111)晶體平面的表面132及133變成在基底135彼此相鄰。
在實施例中，將在從約30℃至約100℃的溫度之TMAH濕蝕刻溶液使用從約30秒至約150秒的時間以各向異性蝕刻Si鰭，以暴露對應於(111)晶體平面之鰭的表面以產生結構B。在實施例中，將在從約20℃至約80℃的溫度之KOH溶液及NH4OH溶液的至少一者使用從約30秒至約150秒的時間以各向異性蝕刻Si鰭，以暴露對應於(111)晶體平面之鰭的表面以產生結構B。
圖12係根據一實施例之具有如圖8所描畫的鰭之電子裝置結構的透視圖1200。該電子裝置結構具有在基板101上之絕緣層104上方的鰭103。如上文所述，基板101沿著對應於第一晶體定向的第一晶體平面(例如，(100)晶體平面)對準。如上文所述，鰭103具有沿著對應於第二晶體定向的第二晶體平面(例如，(111)晶體平面)對準的表面113及表面115。
圖9係與圖8相似之在根據一實施例使絕緣層104凹陷之後的圖900。絕緣層104從頂表面向下凹陷至深度123。在一實施例中，如上文所述的使用選擇性蝕刻技術使絕緣層104凹陷，同時留下完整的鰭103。如圖9所示，絕緣層102向下凹陷至界定鰭103相對於絕緣層104 的頂表面之高度(「Hsi」)的深度123。如上文所述，鰭103的高度Hsi及寬度(「Wsi」)典型係由設計決定。在實施例中，相對於絕緣層104之頂表面的高度123係從約10nm至約200nm，且更具體地說，約50nm。
如圖9所示，鰭103的頂部分136具有M形狀(「結構C」)。在實施例中，部分136具有沿著對應於第三晶體定向之第三晶體平面(例如，(110)晶體平面)對準的側壁114及115，且沿著第二晶體平面(例如，(111)晶體平面對準的表面112及113在基底135彼此相鄰。
在實施例中，將在從約30℃至約100℃的溫度之TMAH濕蝕刻溶液使用從約30秒至約150秒的時間以各向異性蝕刻Si鰭，以暴露對應於(111)晶體平面之鰭的表面以產生結構C。在實施例中，將在從約20℃至約80℃的溫度之KOH溶液及NH4OH溶液的至少一者使用從約30秒至約150秒的時間以各向異性蝕刻Si鰭，以暴露對應於(111)晶體平面之鰭的表面以產生結構C。
圖11係根據一實施例之具有如圖9所描畫的鰭之電子裝置結構的透視圖1100。該電子裝置結構具有在基板101上之絕緣層104上方的鰭103。如上文所述，基板101沿著對應於第一晶體定向的第一晶體平面(例如，(100)晶體平面)對準。如上文所述，鰭103具有沿著對應於第二晶體定向的第二晶體平面(例如，(111)晶體平面)對準的表面113及表面115，及沿著對應於第三 晶體定向之第三晶體平面(例如，(110)晶體平面)對準的側壁114及115。
圖18A-1、18A-2、及18A-3顯示根據實施例之上述結構的橫剖面掃描式電子顯微鏡(「XSEM」)相片。
圖18A-1顯示描繪根據一實施例藉由異位蝕刻修改之Si鰭的相片1801。形成在Si基板(100)上之絕緣層(STI)上方的經修改Si鰭具有經暴露Si表面(111)。如上文所述，經修改Si鰭具有與結構A相似的三角形形狀。
圖18A-2顯示描繪根據一實施例藉由異位蝕刻修改之Si鰭的相片1802。由Si基板(100)上之絕緣層(STI)圍繞的經修改Si鰭具有經暴露表面Si(111)。如上文所述，各經修改Si鰭具有與結構B相似的V-形狀。
圖18A-3顯示描繪根據一實施例藉由異位蝕刻修改之Si鰭的相片1802。在Si基板(100)上的經修改Si鰭具有經暴露表面Si(111)。經修改鰭藉由基板上的絕緣層(STI)分隔。如上文所述，在實施例中，經修改Si鰭係基於與結構C相似的形狀形成。
圖18B-1、18B-2、及18B-3顯示描畫在鰭已根據一實施例在TMAH溶液中蝕刻相同時間之後，具有不同尺寸之鰭的相片1821、1822、及1823。如相片1821、1822、及1823所示，依據初始鰭寬度及高度，鰭的最終輪廓改變。
圖19係顯示根據一實施例以高溫退火重塑形鰭之相 片1901的圖1900。
圖13係與圖6相似之在根據一實施例將選擇性成核/種層沉積在沿著第二晶體定向對準之鰭的表面上、將裝置層沉積在成核/種層上、及將極化感應層沉積在裝置上之後的橫剖面圖1300。將選擇性成核/種層201沉積在表面126及128上及在絕緣層104的部分212上。將裝置層202沉積在選擇性成核/種層201上及在絕緣層104的部分213上。將極化感應層203沉積在裝置層202上及在絕緣層104的部分214上。在實施例中，沉積極化感應層203以在裝置層202中引發二維電子氣體(「2DEG」)。
如圖13所示，選擇性成核/種層201、裝置層202、及極化感應層203在垂直於鰭103之表面126及128的方向上延伸開。在部分實施例中，選擇性成核/種層201、裝置層202、及極化感應層203能在鰭103之頂點部分211上方橫向地生長。
在實施例中，降低暴露表面126及128之晶格參數及選擇性成核/種層201的晶格參數之間的不匹配。能使用熟悉電子裝置製造技術的人士已知之磊晶技術的一者，諸如，化學氣相沉積(「CVD」)、有機金屬化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、或使用熟悉電子裝置製造技術的人士已知的其他磊晶生長技術，將選擇性成核/種層201選擇性地沉積在鰭103的表面126及128上。在實施例中，將氮化鋁(「AlN」)的選擇性成核/種層在矽鰭的(111)表面上沉積至從約2nm至約 25nm的厚度。
在其他實施例中，將裝置層202直接沉積在鰭的表面126及128上。在實施例中，實質降低暴露表面126及128之晶格參數及裝置層202的晶格參數之間的不匹配。
在實施例中，裝置層202包括III-V材料。在一實施例中，裝置層202包括III-N材料。在實施例中，裝置層202係GaN、InGaN、任何其他III-N材料、任何其他III-V材料、或彼等的任何組合。裝置層202的厚度由裝置設計決定。在實施例中，裝置層202的寬度係從約1nm至約100nm。在實施例中，裝置層202包括二維電子氣體(「2DEG」)部分。
在實施例中，使用選擇性區域磊晶將裝置層202沉積在表面128及126上方。如圖13所示，將裝置層202區域地生長在選擇性成核/種層上。能使用熟悉電子裝置製造技術的人士已知之磊晶技術的一者，諸如，化學氣相沉積(「CVD」)、有機金屬化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、或使用熟悉電子裝置製造技術的人士已知的其他磊晶生長技術，選擇性地沉積磊晶裝置層202。
在實施例中，極化感應層203包括III-V材料。在一實施例中，極化感應層203包括III-N材料。在實施例中，極化感應層203係AlGaN、InAlN、任何其他III-N材料、任何其他III-V材料、或彼等的任何組合。在實施例中，極化感應層203係AlxGa1-xN，其中x從約0.2至 約0.35。在實施例中，極化感應層203係InxAl1-xN，其中x從約0.17至約0.22。
極化感應層203的厚度由裝置設計決定。在實施例中，極化感應層203的寬度係從約3nm至約20nm。在實施例中，沉積極化感應層203以將2DEG引入裝置層203中。
在實施例中，使用選擇性區域磊晶將極化感應層203沉積在裝置層202上。如圖13所示，將極化感應層203區域地生長在選擇性裝置層上。能使用熟悉電子裝置製造技術的人士已知之磊晶技術的一者，諸如，化學氣相沉積(「CVD」)、有機金屬化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、或使用熟悉電子裝置製造技術的人士已知的其他磊晶生長技術，選擇性地沉積極化感應層203。
圖16係與圖6相似之在根據另一實施例將裝置層沉積在沿著第二晶體定向對準之鰭的表面上，並將極化感應層沉積在裝置層上之後的橫剖面圖1600。圖15係如圖16所描畫之電子裝置結構的透視圖1500。如上文所述，將裝置層202沉積在表面126及128上。如上文所述，將極化感應層203沉積在裝置層202上。圖15及16所示的電子裝置結構與圖13所示之電子裝置結構的不同在於將裝置層202直接沉積在鰭的表面126及128上，且裝置層202及極化感應層203均未延伸至絕緣層104上。如圖15及16所示，將裝置層202及極化感應層203與絕緣層 104分隔開。如圖15及16所示，如上文所述，裝置層202包括藉由極化感應層203提供的二維電子氣體(「2DEG」)部204。在實施例中，沿著III-N材料為底質之裝置層202的厚度的平面205係m-平面(1-100)。III-N材料中的m-平面係非極平面，其意謂著沉積在該平面上的晶體不擁有任何內建極化場在彼等內。生長在m-平面上的GaN/InGaN的多量子井結構能用於製造提供高照明效率及免於由於對生長在c-平面(由垂直於層203、202的表面所指示)上的發光裝置發生的極化場所導致之發光衰減的發光裝置。在實施例中，沿著鰭103的表面126及128延伸之III-N材料為底質的極化感應層203的平面係二維電子氣體204沿著其引發的C-平面(0001)。
圖17係與圖6相似之在根據另一實施例將選擇性成核/種層沉積在沿著第二晶體定向對準之鰭的表面上、將裝置層沉積在成核/種層上、及將極化感應層沉積在裝置上之後的橫剖面圖1700。如上文所述，將選擇性成核/種層201沉積在表面126及128上。如上文所述，將裝置層202沉積在選擇性成核/種層201上。如上文所述，將極化感應層203沉積在裝置層202上。圖15所示的電子裝置結構與圖13所示之電子裝置結構的不同在於選擇性成核/種層201、裝置層202、及極化感應層203覆蓋鰭103的頂點部分211。如圖17所示，如上文所述，裝置層202包括藉由極化感應層203提供的二維電子氣體 (「2DEG」)部204。
圖14係與圖9相似之在根據一實施例將選擇性成核/種層沉積在沿著第二晶體定向對準之鰭的表面上、將裝置層沉積在成核/種層上、及將極化感應層沉積在裝置上之後的橫剖面圖1400。
如圖9所描畫的，將選擇性成核/種層201沉積在具有M-形狀之鰭103(結構C)的表面126及128上及側壁114及115上。如圖14所示，選擇性成核/種層201、裝置層202、及極化感應層203覆蓋鰭103的所有四個表面，包括表面126及128及側壁114及115。在實施例中，將氮化鋁(「AlN」)的選擇性成核/種層在矽鰭的(111)表面及(110)側壁上沉積至從約2nm至約25nm的厚度。
在實施例中，降低暴露表面126及128之晶格參數及選擇性成核/種層201的晶格參數之間的不匹配。亦即，將選擇性成核/種層201沉積在表面126、128及側壁114、115上導致比將選擇性成核/種層201沉積在表面107更低的晶格失配。
如上文所述，能使用熟悉電子裝置製造技術的人士已知之磊晶技術的一者，諸如，化學氣相沉積(「CVD」)、有機金屬化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、分子束磊晶(MBE)、或使用熟悉電子裝置製造技術的人士已知的其他磊晶生長技術，將選擇性成核/種層201選擇性地沉 積在鰭103的表面126及128及側壁114及115上。
如上文所述，將裝置層202沉積在選擇性成核/種層201上。在實施例中，將裝置層202直接沉積在鰭的表面126及128及(110)側壁114及115上。在實施例中，如上文所述，實質降低暴露表面126及128之晶格參數及裝置層202的晶格參數之間的不匹配。亦即，將裝置層202沉積在表面126、128及側壁114、115上導致比將裝置層202沉積在表面107更低的晶格失配。例如，GaN及Si(100)之間的晶格失配約40%、GaN及Si(111)之間的晶格失配約17%、且GaN及Si(110)之間的晶格失配約20。取代將GaN裝置層及GaN成核/種層的至少一者沉積在Si(100)上而將GaN裝置層及GaN成核/種層的至少一者沉積在Si(111)及Si(110)之表面的一者上將GaN裝置層及GaN成核/種層的至少一者與Si基板之間的晶格失配降低至少二倍。如上文所述，將極化感應層203沉積在裝置層202上。
因為實質降低Si鰭的暴露(111)表面之晶格參數及III-N裝置層的晶格參數之間的不匹配，本文描述的實施例提供不需要使用厚緩衝層的優點。本文描述的實施例相較於習知技術降低生長時間、成本、並提供將III-N裝置更輕易地積集至Si上的SoC處理流程。GaN或III-N材料在Si(111)平面上而不係在Si(100)平面上生長。如上文所述，將Si(111)平面產生在奈米級樣板上且能具有由裝置設計界定的不同形狀及幾何。此係用於III-N 磊晶之兩全其美的新穎方式：使用在能具有CMOS電路於其上並導致III-N電晶體及Si CMOS共積集之Si(100)大面積晶圓上的起始Si(111)樣板。因為Si樣板係奈米級的，Si基板更順應於裝置積集。因為奈米特徵(例如，鰭)的三維本質，許多自由表面面積可用為自由表面鬆弛的磊晶層。本文描述的實施例容許將實質降低缺陷密度的III-N膜沉積在Si(100)基板上的Si(111)樣板上，並能導致實質無缺陷的III-N材料。
修改用於Si(100)上之III-N材料生長的初始樣板(鰭)以提供具有(111)平面的奈米樣板(例如，鰭，或任何其他奈米結構)使起始基板更順應於III-N材料磊晶，且因此能吸收部分晶格失配應變。奈米樣板的形狀也直接影響可用於自由表面鬆弛之磊晶層的自由表面面積。此等因子能降低將大晶格失配系統積集在Si上的挑戰、降低III-N材料為底質的磊晶層生長在Si基板上的厚度、並降低III-N材料為底質的磊晶膜中的缺陷密度。Si(111)相較於Si(100)具有對GaN較低的晶格失配。Si(111)也具有六角形對稱單元胞，且因此協助將六角形GaN單元胞更佳地晶體配準在其頂部上。此不會係Si(100)的情形，其中單元胞具有立體(鑽石晶格結構)對稱且因此將六角形晶體(III-N材料)定向在立體材料上可導致多區形成。
如本文所述的III-N材料(GaN、AlGaN、InGaN、InAlN)在具有Si(111)平面之奈米樣板上的生長具有下 列優點：
1 GaN晶體結構具有六角形對稱性且Si(111)單元胞也是如此。因此更易於將晶體GaN磊晶成核在Si(111)上。Si(111)也在表面上提供雙階結構，且因此極性材料(像是GaN)在此表面上的生長不產生像是逆相區的缺陷。
2 GaN相對於使用習知方式的Si(100)的晶格失配[~40%]，對Si(111)具有較低的晶格失配[17%]。
3 如本文所述的奈米樣板，例如，鰭或奈米帶或奈米線，對晶格失配磊晶膜的生長提供數個優點。由於較少基板體積並也由於具有可用於磊晶膜以受自由表面鬆弛的自由表面之奈米樣板的形狀，基板現在係順應的。相較於習知鰭(具有較大的Hsi)，本文描述的結構甚至具有更減少的基板體積，且更減少的基板體積將導致用於磊晶膜生長的更多基板順應性。
4 如本文所述之GaN在奈米樣板上的生長不需要使用其通常係厚層的「緩衝」層(例如，大於1.5微米)。覆膜沉積中的緩衝層試圖保持在磊晶層及基板之間的底介面的差排缺陷。使用本文描述之「無緩衝」的方法，可生長磊晶膜的薄層(例如，從約1nm至約40nm)，且由於因為基板順應性及自由表面鬆弛的應變共享效應，導致在Si上的III-N材料的薄膜具有適用於裝置層的低缺陷密度。
5 如本文所述之GaN在結構上的生長也能同時導致 具有GaN之多晶體平面的GaN晶體的生長。此對照於圖16解釋。習知磊晶導致僅有一較佳晶體平面生長。例如，GaN在Si(111)或Si(100)覆晶圓上的生長僅能導致GaN c-平面(0001)的生長。由於此等奈米樣板的獨特結構，能形成GaN的多晶體平面(例如，如圖16描述之C-平面(0001)及m-平面(1-100))能藉由改變生長條件而形成的結構，且彼等在特定裝置及LED操作中能係有用的。此對GaN類材料、纖鋅礦級的晶體也係相當獨特的，以至於此晶格系統中的晶體平面不係對稱的且因此也具有相異的材料及電性質。
6 除了生長用於SoC應用的GaN電晶體外，本文描述的實施例也能應用於用於LED及雷射二極體之GaN為底質的磊晶層的生長。使多晶體平面能共存的因子能導致具有不同波長頻譜及高效率的LED結構。
圖20-1、20-2、21-1、及21-2描繪根據實施例之III-N材料層在Si(111)類平面上的生長。相片2001顯示包括在具有暴露(111)平面之矽鰭上的AlN層2101上之GaN層2102的能量散佈x-光光譜儀(「EDX」)映射。相片2001係顯示幾乎沒有線差排缺陷存在於GaN層(用於末來SoC應用的裝置層)中的HRTEM影像。缺陷可由於將有效應變轉移至矽鰭而可形成在矽鰭中，且由於Si鰭的體積少於GaN層的體積，Si鰭開始形成缺陷以累積錯配應變。相片2100顯示具有2微米厚度之緩衝層的最先前GaN裝置。如相片2100所示，在Si(100)上的最 先進GaN堆疊具有線差排缺陷2102及2101。相片2103顯示如本文描述之沉積在Si奈米結構鰭上的GaN層。如相片2103所示，未在GaN中觀察到線差排。
圖22描繪根據一實施例的計算裝置2200。計算裝置2200收納板2202。板2202可包括許多組件，包括但未受限於處理器2201及至少一通訊晶片2204。將處理器2201實體地及電性地耦接至板2202。在部分實作中，也將至少一通訊晶片實體地及電性地耦接至板2202。在其他實作中，至少一通訊晶片2204係處理器2201的一部分。
取決於其應用，計算裝置2200可包括會或不會實體地及電性地耦接至板2202的其他組件。此等其他組件包括，但未受限於記憶體，諸如，揮發性記憶體2208(例如，DRAM)、非揮發性記憶體2210(例如，ROM)、快閃記憶體、圖形處理器2212、數位訊號處理器(未圖示)、加密處理器(未圖示)、晶片組2206、天線2216、顯示器，例如，觸控顯示器2217、顯示控制器，例如，觸控控制器2211、電池2218、音訊編碼解碼器(未圖示)、視訊編碼解碼器(未圖示)、放大器，例如，功率放大器2209、全球定位系統(GPS)裝置2213、羅盤2214、加速度計(未圖示)、迴轉儀(未圖示)、揚聲器2215、照相機2203、及大量儲存裝置(諸如，硬碟驅動器、光碟(CD)、及數位多樣化光碟(DVD)等)(未圖示)。
通訊晶片，例如，通訊晶片2204，致能用於將資料 轉移至計算裝置2200並自其轉移資料的無線通訊。術語「無線」及其衍生術語可能用於描述可能透過非實質媒體經由使用調變電磁輻射通訊資料的電路、裝置、系統、方法、技術、通信頻道等。該術語未暗示該等關聯裝置不包含任何線路，雖然在部分實施例中彼等可能不含。通訊晶片2204可實作任何數量的無線標準或協定，包括但未受限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、彼等的衍生物，以及指定為3G、4G、5G、及之後的任何其他無線協定。計算裝置2200可包括複數個通訊晶片。例如，通信晶片2204可能專用於較短範圍的無線通訊，諸如，Wi-Fi及藍牙，且通信晶片2236可能專用於較長範圍的無線通訊，諸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
如本文描述的，在至少部分實施例中，計算裝置2200的處理器2201包括具有將來自多晶片封裝的熱轉移最大化之整合式散熱器設計的積體電路晶粒封裝。處理器的積體電路晶粒包括一或多個裝置，諸如，如本文描述的電晶體或金屬互連體。術語「處理器」可能指處理來自暫存器及/或記憶體之電子資料的任何裝置或裝置之一部分，以將該電子資料轉移為可能儲存在暫存器及/或記憶體中的其他電子資料。根據本文描述的實施例之通訊晶片 2205也包括具有將來自多晶片封裝之熱轉移最大化的整合式散熱器設計的積體電路晶粒封裝。在其他實作中，根據本文描述的實施例之收容在計算裝置2200內的其他組件可包含具有將來自多晶片封裝之熱轉移最大化的整合式散熱器設計的積體電路晶粒封裝。如本文所述，根據一實作，通訊晶片的積體電路晶粒包括一或多個裝置，諸如，電晶體及金屬互連體。在各種實作中，計算裝置2200可能係膝上型電腦、易網機、筆記型電腦、超輕薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視訊錄影機。在其他實作中，計算裝置2200可能係處理資料的任何其他電子裝置。
以下範例關於其他實施例：
一種製造電子裝置的方法，包含修改在沿著第一晶體定向對準的基板上之絕緣層上方的鰭以形成沿著第二晶體定向對準的表面；及將裝置層沉積在沿著該第二晶體定向對準之該鰭的該表面上方。
一種製造電子裝置的方法，包含修改在沿著第一晶體定向對準的基板上之絕緣層上方的鰭以形成沿著第二晶體定向對準的表面；沉積成核層在沿著該第二晶體定向對準之該鰭的該表面上；及沉積裝置層在該成核層上。
一種製造電子裝置的方法，包含修改在沿著第一晶體 定向對準的基板上之絕緣層上方的鰭以形成沿著第二晶體定向對準的表面；及將裝置層沉積在沿著該第二晶體定向對準之該鰭的該表面上方，其中修改該鰭包含蝕刻該鰭以暴露沿著該第二晶體定向對準的該表面。
一種製造電子裝置的方法，包含修改在沿著第一晶體定向對準的基板上之絕緣層上方的鰭以形成沿著第二晶體定向對準的表面；及將裝置層沉積在沿著該第二晶體定向對準之該鰭的該表面上方，其中修改該鰭包含退火該鰭以形成沿著該第二晶體定向對準的該表面。
一種製造電子裝置的方法，包含修改在沿著第一晶體定向對準的基板上之絕緣層上方的鰭以形成沿著第二晶體定向對準的表面；及將裝置層沉積在沿著該第二晶體定向對準之該鰭的該表面上方，其中該基板包括矽，且該裝置層包括III-V材料。
一種製造電子裝置的方法，包含修改在沿著第一晶體定向對準的基板上之絕緣層上方的鰭以形成沿著第二晶體定向對準的表面；沉積裝置層在沿著該第二晶體定向對準之該鰭的該表面上方；及沉積極化感應層在該裝置層上以提供二維電子氣體。
一種製造電子裝置的方法，包含經由遮罩蝕刻該基板以形成鰭；沉積該絕緣層在該基板上；修改在沿著第一晶體定向對準的該基板上之該絕緣層上方的該鰭以形成沿著第二晶體定向對準的表面；將裝置層沉積在沿著該第二晶體定向對準之該鰭的該表面上方。
一種製造電子裝置的方法，包含修改在沿著第一晶體定向對準的基板上之絕緣層上方的鰭以形成沿著第二晶體定向對準的表面；及將裝置層沉積在沿著該第二晶體定向對準之該鰭的該表面上方，其中該第一晶體定向係<100>晶體定向，且該第二晶體定向係<111>晶體定向。
一種製造電子裝置的方法，包含修改在沿著第一晶體定向對準的基板上之絕緣層上方的鰭以形成沿著第二晶體定向對準的表面；及將裝置層沉積在沿著該第二晶體定向對準之該鰭的該表面上方，其中該裝置層的該厚度從1奈米至40奈米。
一種製造電子裝置的方法，包含修改在沿著第一晶體定向對準的基板上之絕緣層上方的鰭以形成沿著第二晶體定向對準的表面；及將裝置層沉積在沿著該第二晶體定向對準之該鰭的該表面上方，其中該第一鰭的該寬度少於該第一鰭的該高度。
一種電子裝置，包含在沿著第一晶體定向對準的基板上之絕緣層上方的鰭，該鰭具有沿著第二晶體定向對準的第一表面；及沉積在沿著該第二晶體定向對準之該鰭的該第一表面上方的裝置層。
一種電子裝置，包含在沿著第一晶體定向對準的基板上之絕緣層上方的鰭，該鰭具有沿著第二晶體定向對準的第一表面；及在沿著該第二晶體定向對準之該鰭的該第一表面上的成核層及在該成核上的該裝置層。
一種電子裝置，包含在沿著第一晶體定向對準的基板 上之絕緣層上方的鰭，該鰭具有沿著第二晶體定向對準的第一表面；沉積在沿著該第二晶體定向對準之該鰭的該第一表面上方的裝置層；及在該裝置層上的極化感應層以提供二維電子氣體。
一種電子裝置，包含在沿著第一晶體定向對準的基板上之絕緣層上方的鰭，該鰭具有沿著第二晶體定向對準的第一表面；及沉積在沿著該第二晶體定向對準之該鰭的該第一表面上方的裝置層，其中該鰭具有相鄰於該第一表面之沿著該第二晶體定向對準的第二表面。
一種電子裝置，包含在沿著第一晶體定向對準的基板上之絕緣層上方的鰭，該鰭具有沿著第二晶體定向對準的第一表面；及沉積在沿著該第二晶體定向對準之該鰭的該第一表面上方的裝置層，其中該鰭具有三角形形狀。
一種電子裝置，包含在沿著第一晶體定向對準的基板上之絕緣層上方的鰭，該鰭具有沿著第二晶體定向對準的第一表面；及沉積在沿著該第二晶體定向對準之該鰭的該第一表面上方的裝置層，其中該鰭具有V形狀。
一種電子裝置，包含在沿著第一晶體定向對準的基板上之絕緣層上方的鰭，該鰭具有沿著第二晶體定向對準的第一表面；及沉積在沿著該第二晶體定向對準之該鰭的該第一表面上方的裝置層，其中該鰭具有M形狀。
一種電子裝置，包含在沿著第一晶體定向對準的基板上之絕緣層上方的鰭，該鰭具有沿著第二晶體定向對準的第一表面；及沉積在沿著該第二晶體定向對準之該鰭的該 第一表面上方的裝置層，其中該基板包括矽，且該裝置層包括III-V材料。
一種電子裝置，包含在沿著第一晶體定向對準的基板上之絕緣層上方的鰭，該鰭具有沿著第二晶體定向對準的第一表面；及沉積在沿著該第二晶體定向對準之該鰭的該第一表面上方的裝置層，其中該第一晶體定向係<100>晶體定向，且該第二晶體定向係<111>晶體定向。
一種電子裝置，包含在沿著第一晶體定向對準的基板上之絕緣層上方的鰭，該鰭具有沿著第二晶體定向對準的第一表面；及沉積在沿著該第二晶體定向對準之該鰭的該第一表面上方的裝置層，其中該裝置層的厚度從1奈米至40奈米。
100‧‧‧橫剖面圖
101‧‧‧基板

Claims (18)

  1. 一種製造電子裝置的方法，包含：形成具有沿著第一晶體定向對準的基板上的第一表面的鰭；將絕緣層沉積在該基板上；修改該鰭以具有沿著第二晶體定向對準的第二表面；將裝置層沉積在該表面上方；及將極化感應層沉積在該裝置層上以提供二維電子氣體。
  2. 如申請專利範圍第1項的方法，其中介於該裝置層與該第二表面之間的晶格失配小於介於該裝置層與該第一表面之間的晶格失配。
  3. 如申請專利範圍第1項的方法，更包含將成核層沉積在該鰭及該裝置層之間。
  4. 如申請專利範圍第1項的方法，其中修改該鰭包含蝕刻該鰭以暴露該第二表面。
  5. 如申請專利範圍第1項的方法，其中修改該鰭包含退火該鰭以形成該第二表面。
  6. 如申請專利範圍第1項的方法，其中該基板包括矽，且該裝置層包括III-V材料。
  7. 如申請專利範圍第1項的方法，其中該第一晶體定向係<100>晶體定向，且該第二晶體定向係<111>晶體 定向。
  8. 如申請專利範圍第1項的方法，其中該裝置層的厚度從1奈米至40奈米。
  9. 如申請專利範圍第1項的方法，其中該鰭的寬度小於該鰭的高度。
  10. 一種電子裝置，包含在基板上的絕緣層上方之具有沿著第一晶體定向對準的第一表面的鰭，該鰭具有沿著第二晶體定向對準的第二表面；及沉積在該第二表面上方的裝置層，其中介於該裝置層與該第二表面之間的晶格失配小於介於該裝置層與該第一表面之間的晶格失配；及在該裝置層上的極化感應層。
  11. 如申請專利範圍第10項的電子裝置，更包含在該鰭及該裝置層之間的成核層。
  12. 如申請專利範圍第10項的電子裝置，其中該鰭具有三角形形狀。
  13. 如申請專利範圍第10項的電子裝置，其中該第二表面具有V形狀。
  14. 如申請專利範圍第10項的電子裝置，其中該第二表面具有M形狀。
  15. 如申請專利範圍第10項的電子裝置，其中該基板包括矽，且該裝置層包括III-V材料。
  16. 如申請專利範圍第10項的電子裝置，其中該第 一晶體定向係<100>晶體定向，且該第二晶體定向係<111>晶體定向。
  17. 如申請專利範圍第10項的電子裝置，其中該裝置層的厚度從1奈米至40奈米。
  18. 如申請專利範圍第10項的電子裝置，其中該裝置層具有沿著該裝置層的厚度的非極平面。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013103602A1 (de) * 2013-04-10 2014-10-16 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zu seiner Herstellung
US9634185B2 (en) * 2015-03-26 2017-04-25 Imec Vzw Optical semiconductor device and method for making the device
US9355914B1 (en) 2015-06-22 2016-05-31 International Business Machines Corporation Integrated circuit having dual material CMOS integration and method to fabricate same
US9558943B1 (en) * 2015-07-13 2017-01-31 Globalfoundries Inc. Stress relaxed buffer layer on textured silicon surface
WO2017111852A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Vertical iii-n transistors with lateral epitaxial overgrowth
US10181526B2 (en) 2016-06-02 2019-01-15 Samsung Electronics Co., Ltd. Field effect transistor including multiple aspect ratio trapping structures
US20180083000A1 (en) * 2016-09-20 2018-03-22 Qualcomm Incorporated Fin epitaxy with lattice strain relaxation
US10263151B2 (en) * 2017-08-18 2019-04-16 Globalfoundries Inc. Light emitting diodes
US11437255B2 (en) * 2017-09-27 2022-09-06 Intel Corporation Epitaxial III-N nanoribbon structures for device fabrication
US10504747B2 (en) 2017-09-29 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of gap filling using conformal deposition-annealing-etching cycle for reducing seam void and bending
CN108231881A (zh) * 2017-12-25 2018-06-29 中国电子科技集团公司第五十五研究所 图形化的Si（100）衬底GaN-HEMT外延片及其制备方法
WO2019196021A1 (zh) * 2018-04-10 2019-10-17 深圳大学 光电记忆器件、光电记忆读出器件及相机模组
TWI683362B (zh) * 2018-12-17 2020-01-21 許富翔 矽鰭片結構的修整方法
US11145507B2 (en) * 2019-12-16 2021-10-12 Wafer Works Corporation Method of forming gallium nitride film over SOI substrate
US11652105B2 (en) 2020-07-22 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxy regions with large landing areas for contact plugs

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100068866A1 (en) * 2008-08-11 2010-03-18 Chia-Lin Yu III-V Compound Semiconductor Epitaxy From a Non-III-V Substrate

Family Cites Families (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5244173A (en) * 1975-10-06 1977-04-06 Hitachi Ltd Method of flat etching of silicon substrate
US4762382A (en) * 1987-06-29 1988-08-09 Honeywell Inc. Optical interconnect circuit for GaAs optoelectronics and Si VLSI/VHSIC
US5040032A (en) * 1988-02-09 1991-08-13 Bell Communications Research, Inc. Semiconductor superlattice heterostructures on non-planar substrates
US5114877A (en) * 1991-01-08 1992-05-19 Xerox Corporation Method of fabricating quantum wire semiconductor laser via photo induced evaporation enhancement during in situ epitaxial growth
JPH06232099A (ja) * 1992-09-10 1994-08-19 Mitsubishi Electric Corp 半導体装置の製造方法，半導体装置の製造装置，半導体レーザの製造方法，量子細線構造の製造方法，及び結晶成長方法
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
US5780343A (en) * 1995-12-20 1998-07-14 National Semiconductor Corporation Method of producing high quality silicon surface for selective epitaxial growth of silicon
US5770475A (en) * 1996-09-23 1998-06-23 Electronics And Telecommunications Research Institute Crystal growth method for compound semiconductor
WO2001043174A2 (en) * 1999-12-13 2001-06-14 North Carolina State University Fabrication of gallium nitride layers on textured silicon substrates
US20020011612A1 (en) * 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
KR100476940B1 (ko) * 2003-06-20 2005-03-16 삼성전자주식회사 기판으로부터 수직으로 연장된 게이트 채널을 갖는디램기억 셀 및 그 제조방법
KR100496891B1 (ko) * 2003-08-14 2005-06-23 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법
JP4865331B2 (ja) * 2003-10-20 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US7385247B2 (en) * 2004-01-17 2008-06-10 Samsung Electronics Co., Ltd. At least penta-sided-channel type of FinFET transistor
US7300837B2 (en) * 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
JP4675585B2 (ja) * 2004-06-22 2011-04-27 シャープ株式会社 電界効果トランジスタ
US7262099B2 (en) * 2004-08-23 2007-08-28 Micron Technology, Inc. Methods of forming field effect transistors
US6969644B1 (en) * 2004-08-31 2005-11-29 Texas Instruments Incorporated Versatile system for triple-gated transistors with engineered corners
KR100601138B1 (ko) * 2004-10-06 2006-07-19 에피밸리 주식회사 Ⅲ-질화물 반도체 발광소자 및 그 제조 방법
KR100849177B1 (ko) * 2005-01-04 2008-07-30 삼성전자주식회사 패싯 채널들을 갖는 모스 트랜지스터를 채택하는 반도체집적회로 소자들 및 그 제조방법들
JP2006196631A (ja) * 2005-01-13 2006-07-27 Hitachi Ltd 半導体装置及びその製造方法
US8324660B2 (en) * 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7494858B2 (en) * 2005-06-30 2009-02-24 Intel Corporation Transistor with improved tip profile and method of manufacture thereof
US8466490B2 (en) * 2005-07-01 2013-06-18 Synopsys, Inc. Enhanced segmented channel MOS transistor with multi layer regions
US7586158B2 (en) * 2005-07-07 2009-09-08 Infineon Technologies Ag Piezoelectric stress liner for bulk and SOI
US7666741B2 (en) * 2006-01-17 2010-02-23 International Business Machines Corporation Corner clipping for field effect devices
JP4635897B2 (ja) * 2006-02-15 2011-02-23 株式会社東芝 半導体装置及びその製造方法
WO2007112066A2 (en) * 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
US7566949B2 (en) * 2006-04-28 2009-07-28 International Business Machines Corporation High performance 3D FET structures, and methods for forming the same using preferential crystallographic etching
US7582516B2 (en) * 2006-06-06 2009-09-01 International Business Machines Corporation CMOS devices with hybrid channel orientations, and methods for fabricating the same using faceted epitaxy
JP2008141187A (ja) * 2006-11-09 2008-06-19 Matsushita Electric Ind Co Ltd 窒化物半導体レーザ装置
US20080237634A1 (en) * 2007-03-30 2008-10-02 International Business Machines Corporation Crystallographic recess etch for embedded semiconductor region
FR2914783A1 (fr) * 2007-04-03 2008-10-10 St Microelectronics Sa Procede de fabrication d'un dispositif a gradient de concentration et dispositif correspondant.
US8237151B2 (en) * 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US8927353B2 (en) * 2007-05-07 2015-01-06 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method of forming the same
US8174073B2 (en) * 2007-05-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structures with multiple FinFETs
US7956370B2 (en) * 2007-06-12 2011-06-07 Siphoton, Inc. Silicon based solid state lighting
JP2009032955A (ja) * 2007-07-27 2009-02-12 Toshiba Corp 半導体装置、およびその製造方法
JP2010538495A (ja) * 2007-09-07 2010-12-09 アンバーウェーブ・システムズ・コーポレーション 多接合太陽電池
US8188513B2 (en) * 2007-10-04 2012-05-29 Stc.Unm Nanowire and larger GaN based HEMTS
US7727830B2 (en) * 2007-12-31 2010-06-01 Intel Corporation Fabrication of germanium nanowire transistors
US8030666B2 (en) * 2008-04-16 2011-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Group-III nitride epitaxial layer on silicon substrate
US8987092B2 (en) * 2008-04-28 2015-03-24 Spansion Llc Methods for fabricating memory cells having fin structures with semicircular top surfaces and rounded top corners and edges
US20090283829A1 (en) * 2008-05-13 2009-11-19 International Business Machines Corporation Finfet with a v-shaped channel
US8134169B2 (en) * 2008-07-01 2012-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Patterned substrate for hetero-epitaxial growth of group-III nitride film
US20110114917A1 (en) * 2008-07-21 2011-05-19 Pan Shaoher X Light emitting device
JP2010040973A (ja) * 2008-08-08 2010-02-18 Sony Corp 半導体装置およびその製造方法
US8268729B2 (en) * 2008-08-21 2012-09-18 International Business Machines Corporation Smooth and vertical semiconductor fin structure
US8313967B1 (en) * 2009-01-21 2012-11-20 Stc.Unm Cubic phase, nitrogen-based compound semiconductor films epitaxially grown on a grooved Si <001> substrate
US7906802B2 (en) * 2009-01-28 2011-03-15 Infineon Technologies Ag Semiconductor element and a method for producing the same
JP4875115B2 (ja) * 2009-03-05 2012-02-15 株式会社東芝 半導体素子及び半導体装置
US8816391B2 (en) * 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
CN101853882B (zh) * 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
CN102473642B (zh) * 2009-07-08 2014-11-12 株式会社东芝 半导体装置及其制造方法
US8264021B2 (en) * 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8629478B2 (en) * 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8350273B2 (en) * 2009-08-31 2013-01-08 Infineon Technologies Ag Semiconductor structure and a method of forming the same
US8362575B2 (en) * 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8415718B2 (en) * 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
US8759203B2 (en) * 2009-11-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Growing III-V compound semiconductors from trenches filled with intermediate layers
US9087725B2 (en) * 2009-12-03 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin height and EPI height setting
US8598003B2 (en) * 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
US8722441B2 (en) * 2010-01-21 2014-05-13 Siphoton Inc. Manufacturing process for solid state lighting device on a conductive substrate
US8674383B2 (en) * 2010-01-21 2014-03-18 Siphoton Inc. Solid state lighting device on a conductive substrate
US20110233521A1 (en) * 2010-03-24 2011-09-29 Cree, Inc. Semiconductor with contoured structure
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8609517B2 (en) * 2010-06-11 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. MOCVD for growing III-V compound semiconductors on silicon substrates
KR101217209B1 (ko) * 2010-10-07 2012-12-31 서울대학교산학협력단 발광소자 및 그 제조방법
US8183134B2 (en) * 2010-10-19 2012-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method with improved epitaxial quality of III-V compound on silicon surfaces
US8709921B2 (en) * 2010-11-15 2014-04-29 Applied Materials, Inc. Method for forming a semiconductor device using selective epitaxy of group III-nitride
US20120199888A1 (en) * 2011-02-09 2012-08-09 United Microelectronics Corporation Fin field-effect transistor structure
US8624292B2 (en) * 2011-02-14 2014-01-07 Siphoton Inc. Non-polar semiconductor light emission devices
US8217418B1 (en) * 2011-02-14 2012-07-10 Siphoton Inc. Semi-polar semiconductor light emission devices
KR20120122776A (ko) * 2011-04-29 2012-11-07 에스케이하이닉스 주식회사 반도체 소자 및 그의 제조 방법
US9214538B2 (en) * 2011-05-16 2015-12-15 Eta Semiconductor Inc. High performance multigate transistor
US8841701B2 (en) * 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8946829B2 (en) * 2011-10-14 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications
US20130093062A1 (en) * 2011-10-18 2013-04-18 Ying-Chih Lin Semiconductor structure and process thereof
WO2013058746A1 (en) * 2011-10-18 2013-04-25 Intel Corporation Antifuse element utilizing non-planar topology
KR101867999B1 (ko) * 2011-10-31 2018-06-18 삼성전자주식회사 Ｉｉｉ-ｖ족 물질층을 형성하는 방법, ｉｉｉ-ｖ족 물질층을 포함하는 반도체 소자 및 그 제조방법
KR20130047813A (ko) * 2011-10-31 2013-05-09 삼성전자주식회사 Ｉｉｉ-ｖ족 화합물 반도체층을 포함하는 반도체 소자 및 그 제조방법
KR101805634B1 (ko) * 2011-11-15 2017-12-08 삼성전자 주식회사 Ⅲ-ⅴ족 배리어를 포함하는 반도체 소자 및 그 제조방법
WO2013095340A1 (en) * 2011-12-19 2013-06-27 Intel Corporation Pulsed laser anneal process for transistors with partial melt of a raised source-drain
KR101678044B1 (ko) * 2011-12-19 2016-11-21 인텔 코포레이션 비평면 iii-n 트랜지스터
US8629038B2 (en) * 2012-01-05 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with vertical fins and methods for forming the same
US8546891B2 (en) * 2012-02-29 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin profile structure and method of making same
US8629512B2 (en) * 2012-03-28 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack of fin field effect transistor with slanted sidewalls
US9012286B2 (en) * 2012-04-12 2015-04-21 Globalfoundries Inc. Methods of forming FinFET semiconductor devices so as to tune the threshold voltage of such devices
US9368388B2 (en) * 2012-04-13 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for FinFETs
US9559189B2 (en) * 2012-04-16 2017-01-31 United Microelectronics Corp. Non-planar FET
WO2013165620A1 (en) * 2012-05-04 2013-11-07 Stc.Unm Growth of cubic crystalline phase structure on silicon substrates and devices comprising the cubic crystalline phase structure
US8669147B2 (en) * 2012-06-11 2014-03-11 Globalfoundries Inc. Methods of forming high mobility fin channels on three dimensional semiconductor devices
US8729634B2 (en) * 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
KR101909204B1 (ko) * 2012-06-25 2018-10-17 삼성전자 주식회사 내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법
US8883570B2 (en) * 2012-07-03 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate FETs and methods for forming the same
US9142400B1 (en) * 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US8729607B2 (en) * 2012-08-27 2014-05-20 Kabushiki Kaisha Toshiba Needle-shaped profile finFET device
US9064709B2 (en) * 2012-09-28 2015-06-23 Intel Corporation High breakdown voltage III-N depletion mode MOS capacitors
KR20140052734A (ko) * 2012-10-25 2014-05-07 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US8768271B1 (en) * 2012-12-19 2014-07-01 Intel Corporation Group III-N transistors on nanoscale template structures
US8785907B2 (en) * 2012-12-20 2014-07-22 Intel Corporation Epitaxial film growth on patterned substrate
CN103943498B (zh) * 2013-01-22 2016-08-10 中芯国际集成电路制造(上海)有限公司 三维量子阱晶体管及其形成方法
US9123633B2 (en) * 2013-02-01 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming semiconductor regions in trenches
US9196709B2 (en) * 2013-02-01 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming semiconductor regions in trenches
US9054044B2 (en) * 2013-03-07 2015-06-09 Globalfoundries Inc. Method for forming a semiconductor device and semiconductor device structures
US9159832B2 (en) * 2013-03-08 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor fin structures and methods for forming the same
CN104218082B (zh) * 2013-06-04 2017-08-25 中芯国际集成电路制造(上海)有限公司 高迁移率鳍型场效应晶体管及其制造方法
US9275861B2 (en) * 2013-06-26 2016-03-01 Globalfoundries Inc. Methods of forming group III-V semiconductor materials on group IV substrates and the resulting substrate structures
US20150014808A1 (en) * 2013-07-11 2015-01-15 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US9240342B2 (en) * 2013-07-17 2016-01-19 Globalfoundries Inc. Methods of forming replacement fins for a FinFET semiconductor device by performing a replacement growth process
EP3050110A4 (en) * 2013-09-25 2017-05-17 Intel Corporation Forming iii-v device structures on (111) planes of silicon fins

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100068866A1 (en) * 2008-08-11 2010-03-18 Chia-Lin Yu III-V Compound Semiconductor Epitaxy From a Non-III-V Substrate

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