TWI570729B - 記憶體裝置與其讀取方法 - Google Patents

Description

記憶體裝置與其讀取方法

本案是有關於一種記憶體裝置與其讀取方法。

在記憶體讀取過程中，有可能會發生讀取干擾誤差(read disturbance error)。讀取干擾誤差是指，由於記憶體晶體電晶體之閘極電壓太高，使得通道的電子或源極/汲極內的電子/電洞被吸引到浮動閘內，造成儲存的資料改變(由1變成0)。比如，被選頁(page)正在被讀取時，施加至未讀取頁電晶體閘極之電壓如果太高的話，可能會對其他未被讀取頁造成讀取干擾誤差。如果讀取次數高達數千或數百萬次的話，則讀取干擾誤差可能變成更嚴重。

故而，本案提出一種記憶體裝置與其讀取方法，其能減少讀取干擾誤差。

本案係有關於一種記憶體裝置，包括一偶源極線(耦接至複數偶位元線)與一奇源極線(耦接至複數奇位元線)，但此偶數源極線與奇數源極線彼此電性絕緣。

本案係有關於另一種記憶體裝置，包括一偶接地選 擇線(耦接至複數偶位元線)與一奇接地選擇線(耦接至複數奇位元線)，但該偶接地選擇線與該奇接地選擇線彼此電性絕緣。

本案係有關於一種記憶體裝置之讀取方法，在讀取時，利用強迫偏壓或自我升壓，來降低未讀取/未被選之記憶體晶胞之閘極-源極跨壓，以減少讀取干擾誤差的出現。

根據本案一實施例，提出一種記憶體裝置，包括：複數導電堆疊結構，包括至少一串選擇線、複數字元線與至少一接地選擇線；複數記憶體晶胞，形成於該些導電堆疊結構之內；複數位元線，形成於該些導電堆疊結構之上；以及至少一奇共同源極線，與至少一偶共同源極線，形成於該些導電堆疊結構之上。該奇共同源極線耦接至該些位元線之複數奇位元線，該偶共同源極線耦接至該些位元線之複數偶位元線。

根據本案另一實施例，提出一種記憶體裝置，包括：複數導電堆疊結構，包括至少一串選擇線、複數字元線、至少一奇接地選擇線與至少一偶接地選擇線；複數記憶體晶胞，形成於該些導電堆疊結構之內；複數位元線，形成於該些導電堆疊結構之上；以及至少一共同源極線，形成於該些導電堆疊結構之上。該奇接地選擇線耦接至該些位元線之複數奇位元線，該偶接地選擇線耦接至該些位元線之複數偶位元線。

根據本案又一實施例，提出一種記憶體裝置之讀取方法。該記憶體裝置包括複數第一位元線，複數第二位元線，耦接至該些第一位元線之至少一第一共同源極線，與耦接至該些第 二位元線之至少一第二共同源極線。於讀取一被選頁之該些第一位元線時：施加一參考電壓至該被選頁之該第一共同源極線；施加一位元線電壓至該被選頁之該些第一位元線；以及施加該位元線電壓與一另一參考電壓兩者之任一者至該被選頁之該些第二位元線與該第二共同源極線，該位元線電壓高於該參考電壓，該另一參考電壓高於該參考電壓，使得該被選頁之該些第一位元線上之複數記憶體晶胞之一第一跨壓高於該被選頁之該些第二位元線上之複數記憶體晶胞之一第二跨壓。對於一未選頁：施加該參考電壓至該未選頁之該第一共同源極線；施加該位元線電壓至該未選頁之該些第一位元線；以及施加該位元線電壓與該另一參考電壓兩者之任一者至該未選頁之該些第二位元線與該第二共同源極線，使得該未選頁之該些第一位元線上之複數記憶體晶胞之該第一跨壓高於該未選頁之該些第二位元線上之複數記憶體晶胞之該第二跨壓。

根據本案更一實施例，提出一種記憶體裝置之讀取方法。該記憶體裝置包括複數第一位元線，複數第二位元線，耦接至該些第一位元線與該些第二位元線之至少一共同源極線，控制該些第一通道之一第一接地選擇線，控制該些第二通道之一第二接地選擇線。於讀取一被選頁之該些第一位元線時，施加一參考電壓至該被選頁之該共同源極線；施加一位元線電壓至該被選頁之該些第一位元線；以及施加該位元線電壓與一另一參考電壓兩者之任一者至該被選頁之該些第二位元線，該位元線電壓高於 該參考電壓，該另一參考電壓高於該參考電壓，施加該另一參考電壓至該第一接地選擇線以導通該些第一位元線上之複數接地選擇開關，施加一關閉電壓至該第二接地選擇線以關閉該些第二位元線上之複數接地選擇開關，使得該被選頁之該些第一位元線上之複數記憶體晶胞之一第一跨壓高於該被選頁之該些第二位元線上之複數記憶體晶胞之一第二跨壓。對於一未選頁：施加該參考電壓至該未選頁之該共同源極線；施加該位元線電壓至該未選頁之該些第一位元線；以及施加該位元線電壓與該另一參考電壓兩者之任一者至該未選頁之該些第二位元線，施加該另一參考電壓至該第一接地選擇線以導通該未選頁之該些第一通道上之複數接地選擇開關，施加該關閉電壓至該第二接地選擇線以關閉該未選頁之該些第二通道上之複數接地選擇開關，使得該未選頁之該些第一位元線上之複數記憶體晶胞之該第一跨壓高於該未選頁之該些第二位元線上之複數記憶體晶胞之該第二跨壓。

為了對本案之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

100‧‧‧記憶體裝置

BL1-BL4‧‧‧位元線

SSL0-SSL3‧‧‧串選擇線

GSL‧‧‧接地選擇線

WL1-WLN‧‧‧字元線

CSL_odd‧‧‧奇共同源極線

CSL_even‧‧‧偶共同源極線

110‧‧‧基板

120‧‧‧介電層

130‧‧‧絕緣層

140‧‧‧記憶體晶胞

I1-I2‧‧‧電流路徑

T01-TG1、T02-TG2、T03-TG3、T04-TG4‧‧‧電晶體

BL1’-BL4’‧‧‧位元線

T01’-TG1’、T02’-TG2’、T03’-TG3’、T04’-TG4’‧‧‧電晶體

400‧‧‧記憶體裝置

GSL_odd‧‧‧奇接地選擇線

GSL_even‧‧‧偶接地選擇線

CSL‧‧‧共同源極線

410‧‧‧基板

420‧‧‧介電層

430‧‧‧絕緣層

440‧‧‧記憶體晶胞

I3-I4‧‧‧電流路徑

第1圖顯示根據本案第一實施例之記憶體裝置之一部份之剖面圖。

第2A圖與第2B圖顯示根據本案第一實施例之一讀取方法(強迫偏壓(force-bias))之示意圖。

第3A圖與第3B圖顯示根據本案第一實施例之另一讀取方法(自我升壓(self-boosting))之示意圖。

第4圖顯示根據本案第二實施例之記憶體裝置之一部份之剖面圖。

第5A圖與第5B圖顯示根據本案第二實施例之一讀取方法(強迫偏壓)之示意圖。

第6A圖與第6B圖顯示根據本案第二實施例之另一讀取方法(自我升壓)之示意圖。

本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。

現請參考第1圖，其顯示根據本案第一實施例之記憶體裝置100之一部份之剖面圖。如第1圖所示，根據本案第一實施例之記憶體裝置100包括：位元線BL1-BL3、串選擇線(string select line，SSL)SSL0-SSL3、接地選擇線GSL(ground select line)、字元線WL1-WLN(N為正整數)、奇共同源極線(common source line)CSL_odd、偶共同源極線CSL_even、基板110、介電層120、 多個絕緣層130與多個記憶體晶胞140。

串選擇線SSL0與字元線WL1之間夾有絕緣層130；相鄰兩字元線之間也夾有絕緣層130；以及字元線WLN與接地選擇線GSL之間也夾有絕緣層130。

絕緣層130比如包括層間介電材質，如二氧化矽(silicon dioxide)，或者其他具有介電常數之材質等。

上述結構形成於介電層120之上，而介電層120則形成於基板110之上。

此外，記憶體晶胞140，其可用於儲存資料，比如包括多層隧道結構(multilayer tunneling structure)、介電電荷捕捉層(dielectric charge trapping layer)與阻擋層(blocking layer)。

在第1圖之記憶體裝置100中，共同源極線CSL包括奇共同源極線CSL_odd與偶共同源極線CSL_even，其中，奇共同源極線CSL_odd耦接至所有奇位元線(如BL1，BL3…)；而偶共同源極線CSL_even耦接至所有偶位元線(如BL2，…)。

第1圖之記憶體裝置100中，該串選擇線、該些字元線與該接地選擇線堆疊成複數導電堆疊結構，其中，比如，串選擇線與該些字元線之第一字元線群組(如字元線WL1、WL2…)堆疊成一第一導電堆疊結構，而接地選擇線與該些字元線之第二字元線群組(如字元線WLN…)堆疊成第二導電堆疊結構。而記憶體裝置100之該些記憶體晶胞140則是形成該些導電堆疊結構之內，比如，該些記憶體晶胞140形成於該些導電堆疊之側壁 (sidewall)之上。該些位元線形成於該些導電堆疊結構之上。

奇共同源極線CSL_odd絕緣於偶共同源極線CSL_even。奇共同源極線CSL_odd與偶共同源極線CSL_even形成於該些導電堆疊結構之上。

不論是哪個頁被選擇，由奇位元線所傳來的串電流(string current)流經通道後(亦即，流經一相關導電堆疊結構)，流向奇共同源極線CSL_odd，如電流路徑I1所示。相同地，由偶位元線所傳來的串電流流經通道後(亦即，流經一相關導電堆疊結構)，流向偶共同源極線CSL_even，如電流路徑I2所示。

現請參考第2A圖與第2B圖，其顯示根據本案第一實施例之一讀取方法(強迫偏壓(force-bias))之示意圖。第2A圖顯示根據本案第一實施例之強迫偏壓讀取方法對選擇頁之操作示意圖。第2B圖顯示根據本案第一實施例之強迫偏壓讀取方法對未選擇頁之操作示意圖。

在第2A圖中，一頁至少包括位元線BL1-BL4，每一條位元線BL1-BL4則分別耦接多個電晶體T01-TG1、T02-TG2、T03-TG3、T04-TG4。當然，本案並不受限於圖示所顯示之位元線或電晶體之數量。

電晶體T01-T04之閘極皆耦接至串選擇線SSL(所以，電晶體T01-T04也可稱為串選擇開關)；電晶體T11-T14之閘極皆耦接至第一字元線WL1；電晶體T21-T24之閘極皆耦接至第二字元線WL2；電晶體T31-T34之閘極皆耦接至第三字元線 WL3；…；電晶體TN1-TN4之閘極皆耦接至第N字元線WLN；電晶體TG1-TG4之閘極皆耦接至接地選擇線GSL(所以，電晶體TG1-TG4也可稱為接地選擇開關)。

第2B圖之耦接情況類似。另一頁至少包括位元線BL1’-BL4’，每一條位元線BL1’-BL4’則分別耦接多個電晶體T01’-TG1’、T02’-TG2’、T03’-TG3’、T04’-TG4’。電晶體T01’-TG1’(串選擇開關)之閘極皆耦接至串選擇線SSL；電晶體T11’-T14’之閘極皆耦接至第一字元線WL1；電晶體T21’-T24’之閘極皆耦接至第二字元線WL2；電晶體T31’-T34’之閘極皆耦接至第三字元線WL3；…；電晶體TN1’-TN4’之閘極皆耦接至第N字元線WLN；電晶體TG1’-TG4’(接地選擇開關)之閘極皆耦接至接地選擇線GSL。

在第2A圖與第2B圖中，各電晶體T11-TN1、T12-TN2、T13-TN3、T14-TN4、T11’-TN1’、T12’-TN2’、T13’-TN3’、T14’-TN4’構成一個記憶體晶胞。第3A圖、第3B圖、第5A圖、第5B圖、第6A圖與第6B圖也是如此。

如第2A圖所示，對於選擇頁，所有位元線BL1-BL4皆施加電壓VBL，VBL為大於0V之正電壓，通常值為0.6-1V。串選擇線SSL被施加電壓Vssl，使得電晶體T01-T04被導通。在此以讀取字元線WL3上的電晶體為例做說明。字元線WL3被施加讀取電壓Vread以導通耦接至字元線WL3的電晶體T31-T34，其餘的字元線則被施加通過電壓Vpass以導通所耦接的電晶體。 接地選擇線GSL則被施加電壓Vgsl，以導通耦接至接地選擇線GSL的電晶體TG1-TG4。也就是說，在此讀取方法中，被選頁之所有通道皆為導通，其中，通道是指，由耦接至同一位元線之所有電晶體所組成的。

在本案第一實施例之第一種讀取方法(強迫偏壓)中，如果要讀取被選頁之奇位元線的話，則奇共同源極線CSL_odd被施加接地電位(0V)，而偶共同源極線CSL_even則施加電壓VBL。相似地，如果要讀取被選頁之偶位元線的話，則奇共同源極線CSL_odd被施加電壓VBL，而偶共同源極線CSL_even則施加接地電位(0V)。

透過上式的電壓施加方式，可減輕未讀取/未選擇電晶體之閘極-源極跨壓，以減緩讀取干擾誤差。比如，以第2A圖為例，當在讀取被選頁之奇位元線時，偶位元線(如BL2)上之電晶體(如T32)之閘極-源極跨壓為(Vpass-VBL)。相較之下，於目前做法中，當在讀取被選頁之奇位元線時，偶位元線(如BL2)上之電晶體(如T32)之閘極-源極跨壓為(Vpass-0)。所以，由此可知，在本案第一實施例中，對於被選頁上之未讀取電晶體而言，其閘極-源極跨壓較為降低，所以，可以減緩讀取干擾誤差。

相似地，對於未選頁而言，串選擇線SSL被施加電壓Vunssl，使得電晶體T01’-T04’被關閉。至於施加至位元線BL1’-BL4’、字元線WL1-WLN、接地選擇線GSL之電壓則相同或相似於施加至被選頁之位元線BL1-BL4、字元線 WL1-WLN、接地選擇線GSL之電壓，其細節在此不重述。

同樣地，對於未選頁而言，偶位元線上之電晶體(比如，位元線BL2’上之電晶體T32’)之閘極-源極跨壓為(Vpass-VBL)(如果目前是在讀取被選頁之奇位元線的話)，較為降低，故而可有效減緩讀取干擾誤差。至於未選頁之奇位元線上之電晶體(比如，位元線BL1’上之電晶體T31’)之閘極-源極跨壓為(Vpass-0V)(如果目前是在讀取被選頁之奇位元線的話)。

現請參考第3A圖與第3B圖，其顯示根據本案第一實施例之另一讀取方法(自我升壓(self-boosting))之示意圖。第3A圖顯示利用本案第一實施例之自我升壓讀取方法對選擇頁之操作示意圖。第3B圖顯示利用本案第一實施例之自我升壓讀取方法對未選擇頁之操作示意圖。

如第3A圖所示，以讀取被選頁之奇位元線為例做說明，奇位元線BL1、BL3…皆施加位元線電壓VBL，而偶位元線BL2、BL4…皆施加參考電壓Vcc(其高於電壓Vssl)。串選擇線SSL被施加電壓Vcc，使得電晶體T01-T04被導通。在此以讀取字元線WL3上的電晶體為例。字元線WL3被施加讀取電壓Vread以導通耦接至字元線WL3的電晶體T31-T34，其餘的字元線則被施加通過電壓Vpass以導通耦接至其他字元線的電晶體。接地選擇線GSL則被施加電壓Vcc(其高於電壓Vgsl)，以導通所耦接的電晶體。

在本案第一實施例之第二種讀取方法(自我升壓) 中，如果要讀取被選頁之奇位元線的話，則奇共同源極線CSL_odd被施加接地電位(0V)，而偶共同源極線CSL_even則施加電壓Vcc，所以，如第3A圖所示，電晶體TG1與TG3為導通，而電晶體TG2與TG4則為關閉。相似地，如果要讀取被選頁之偶位元線的話，則奇共同源極線CSL_odd被施加電壓Vcc，而偶共同源極線CSL_even則施加接地電位(0V)。

在讀取過程中，在被選頁中，在未選擇位元線(如BL2)上，其通道一端之接地選擇開關(如電晶體TG2)處於關閉，而其通道之另一端之串選擇開關(如電晶體T02)則導通。

之後，字元線WL1-WLN被施加通過電壓Vpass(除了要被讀取的字元線WL3被施加讀取電壓Vread)。透過耦合效應，電晶體TN2之源極電壓被上拉至電位Vch，其中，電位Vch之值有關於通過電壓Vpass與耦合係數C。比如，以耦合係數C為0.8，而通過電壓Vpass為8V，則電位Vch=Vpass*C=6.4V。故而，對於被選頁之未讀取位元線上之電晶體TN2而言，其閘極-源極跨壓為Vpass-Vch。相較於習知技術中，被選頁之未讀取位元線上之電晶體之閘極-源極跨壓為Vpass-0V，本案第一實施例之第二種讀取方式可有效減緩讀取干擾誤差。

也就是說，在此讀取方法中，在被選頁中，位於未被讀取位元線上之電晶體處於浮接(除了通道兩端之電晶體(如T02與TG2))，如電晶體T12-TN2、T14-TN4等，這些處於浮接的電晶體會受到電壓耦合的影響，使其閘極-源極跨壓降低為 Vpass-Vch。

相似地，對於未選頁而言，如第3B圖，串選擇線SSL被施加電壓Vunssl，使得電晶體T01’-T04’被關閉。至於施加至位元線BL1’-BL4’與字元線WL1-WLN之電壓則相同或相似於施加至被選頁之位元線BL1-BL4與字元線WL1-WLN之電壓，其細節在此不重述。未選頁之接地選擇線GSL也被施加電壓Vcc。

同樣地，當在讀取被選頁之奇位元線時，未選頁之偶位元線上之電晶體(如T12’-TN2’)也為浮接，故而也被施加自我升壓操作。比如，偶位元線BL2’上之電晶體(如T32’)之閘極-源極跨壓為(Vpass-Vch)，較為降低，故而可有效減緩讀取干擾誤差。

現請參考第4圖，其顯示根據本案第二實施例之記憶體裝置之一部份之剖面圖。如第4圖所示，記憶體裝置400包括：位元線(BL1-BL2)、串選擇線(SSL0)、奇接地選擇線GSL_odd、偶接地選擇線GSL_even、字元線WL1-WLN、共同源極線CSL、基板410、介電層420、多個絕緣層430與多個記憶體晶胞440。

基本上，基板410、介電層420、多個絕緣層430與多個記憶體晶胞440相同或相似於第1圖之基板110、介電層120、多個絕緣層130與多個記憶體晶胞140，故其細節在此省略。

不同於第1圖之記憶體裝置100之處在於，在第4圖之記憶體裝置400中，共同源極線CSL是耦接至複數位元線。 奇接地選擇線GSL_odd耦接至所有奇位元線(如BL1，…)，偶接地選擇線GSL_even耦接至所有偶位元線(如BL2，…)。不論是哪個頁被選擇，由奇位元線所傳來的串電流(string current)流經通道後，流向共同源極線CSL，如電流路徑I3所示。相似地，由偶位元線所傳來的串電流流經通道後，流向共同源極線CSL，如電流路徑I4所示。

現請參考第5A圖與第5B圖，其顯示根據本案第二實施例之一讀取方法(強迫偏壓)之示意圖。第5A圖顯示根據本案第二實施例之強迫偏壓讀取方法對選擇頁之操作示意圖。第5B圖顯示根據本案第二實施例之強迫偏壓讀取方法對未選擇頁之操作示意圖。

在第5A圖與第5B圖中，接地選擇線分為奇接地選擇線GSL_odd與偶接地選擇線GSL_even。奇接地選擇線GSL_odd耦接至所有奇位元線，而偶接地選擇線GSL_even耦接至所有偶位元線。此外，共同源極線CSL則耦接至所有位元線。

如第5A圖所示，對於選擇頁，所有位元線BL1-BL4皆施加電壓VBL。串選擇線SSL被施加電壓Vpass或者是Vcc，使得電晶體T01-T04被導通。在此以讀取字元線WL3上的電晶體為例。字元線WL3被施加讀取電壓Vread以導通耦接至字元線WL3的電晶體T31-T34，其餘的字元線則被施加通過電壓Vpass以導通耦接至其他字元線的電晶體。耦接至要被讀取奇位元線之奇接地選擇線GSL_odd被施加電壓Vpass或者是Vcc，以導通耦 接至奇接地選擇線GSL_odd的電晶體TG1、TG3…。耦接至未讀取偶位元線之偶接地選擇線GSL_even被施加電壓VGSL，以關閉耦接至偶接地選擇線GSL_even的電晶體TG2、TG4…。共同源極線CSL則被施加接地電位(0V)。

在本案第二實施例之第一種讀取方法(強迫偏壓)中，透過上式的電壓施加方式，可減輕未讀取/未選擇電晶體之閘極-源極跨壓，以減緩讀取干擾誤差。比如，以第5A圖為例，當在讀取被選頁之奇位元線時，偶位元線(如BL2)上之電晶體(如T32)之閘極-源極跨壓為(Vpass-VBL)(因為自我升壓的關係)。其原因在於，在偶位元線上之電晶體，除了電晶體TG2、TG4外，電晶體T12-TN2、T14-TN4處於浮接，所以，浮接電晶體T12-TN2、T14-TN4之源極電壓被自我升壓為VBL。

相較之下，於目前做法中，當在讀取被選頁之奇位元線時，偶位元線(如BL2)上之電晶體(如T32)之閘極-源極跨壓為(Vpass-0)。所以，由此可知，在本案第二實施例中，對於被選頁上之未讀取位元線上之電晶體而言，其閘極-源極跨壓較為降低，所以，可以減緩讀取干擾誤差。

此外，在第二實施例之第一種讀取方法中，由於所有的位元線皆施加相同電壓，故而，位元線間之耦合電容值大幅降低，故能有效改善預充電。

相似地，對於未選頁而言，如第5B圖所示，串選擇線SSL被施加電壓Vunssl，使得電晶體T01’-T04’被關閉。 至於施加至位元線BL1’-BL4’、字元線WL1-WLN之電壓則相同或相似於施加至被選頁之位元線BL1-BL4、字元線WL1-WLN之電壓，其細節在此不重述。耦接至被讀取奇位元線之奇接地選擇線GSL_odd被施加電壓Vpass或者是Vcc，以導通耦接至奇接地選擇線GSL_odd的電晶體TG1、TG3…。耦接至未讀取偶位元線之偶接地選擇線GSL_even被施加電壓VGSL，以關閉耦接至偶接地選擇線GSL_even的電晶體TG2、TG4…。共同源極線CSL則被施加接地電位(0V)。

同樣地，在第5B圖中，未選頁之偶位元線上之導通電晶體(如電晶體T02’-TN2’)則會被自我升壓，其理由如上所述。也就是說，未選頁之偶位元線上之導通電晶體之閘極-源極電壓降低為(Vpass-Vch)，故而可有效減緩讀取干擾誤差。至於未選頁之奇位元線之電晶體之閘極-源極電壓則為Vpass-0V。

亦即，在第6A圖中，雖其為強迫偏壓讀取法，但未讀取位元線上之電晶體仍會被自我升壓。

現請參考第6A圖與第6B圖，其顯示根據本案第二實施例之另一讀取方法(自我升壓)之示意圖。第6A圖顯示根據本案第二實施例之自我升壓讀取方法對選擇頁之操作示意圖。第6B圖顯示根據本案第二實施例之自我升壓讀取方法對未選擇頁之操作示意圖。

在此以讀取被選頁之奇位元線為例做說明。如第6A圖所示，所有被選頁之奇位元線BL1、BL3…皆被施加電壓VBL， 而所有被選頁之偶位元線BL2、BL4…皆被施加電壓Vcc。串選擇線SSL被施加電壓Vpass或者是Vcc，使得電晶體T01-T04被導通。在此以讀取字元線WL3上的電晶體為例。字元線WL3被施加讀取電壓Vread以導通耦接至字元線WL3的電晶體T31-T34，其餘的字元線則被施加通過電壓Vpass以導通耦接至其他字元線的電晶體。耦接至要被讀取的奇位元線之奇接地選擇線GSL_odd被施加電壓Vpass或者是Vcc，以導通耦接至奇接地選擇線GSL_odd的電晶體TG1、TG3…。耦接至未讀取的偶位元線之偶接地選擇線GSL_even被施加電壓VGSL，以關閉耦接至偶接地選擇線GSL_even的電晶體TG2、TG4…。共同源極線CSL則被施加接地電位(0V)。

在本案第二實施例之第二種讀取方法(自我升壓)中，透過上式的電壓施加方式，可減輕未讀取/未選擇電晶體之閘極-源極跨壓，以減緩讀取干擾誤差。比如，以第6A圖為例，當在讀取被選頁之奇位元線時，偶位元線(如BL2)上之電晶體(如T32)之閘極-源極跨壓為(Vpass-VBL)(因為自我升壓的關係)，其中，在偶位元線上之電晶體，電晶體T12-TN2、T14-TN4處於浮接，故而，浮接電晶體T12-TN2、T14-TN4…之源極電壓會被自我升壓為VBL。

相較之下，於目前做法中，當在讀取被選頁之奇位元線時，偶位元線(如BL2)上之電晶體(如T32)之閘極-源極跨壓為(Vpass-0)。所以，由此可知，在本案第二實施例中，對於被選 頁上之未讀取位元線上之電晶體而言，其閘極-源極跨壓較為降低，所以，可以減緩讀取干擾誤差。

至於被選頁之奇位元線上之電晶體之閘極-源極電壓則仍為Vpass-0V或者是Vread-0V。

相似地，對於未選頁而言，如第6B圖所示，串選擇線SSL被施加電壓Vunssl，使得電晶體T01’-T04’被關閉。至於施加至位元線BL1’-BL4’、字元線WL1-WLN之電壓則相同或相似於施加至被選頁之位元線BL1-BL4、字元線WL1-WLN之電壓，其細節在此不重述。耦接至奇位元線之奇接地選擇線GSL_odd被施加電壓Vpass或者是Vcc，以導通耦接至奇接地選擇線GSL_odd的電晶體TG1、TG3…。耦接至未讀取的偶位元線之偶接地選擇線GSL_even被施加電壓VGSL，以關閉耦接至偶接地選擇線GSL_even的電晶體TG2、TG4…。共同源極線CSL則被施加接地電位(0V)。

同樣地，對於未選頁而言，在第6B圖中，偶位元線上之導通電晶體(如電晶體T02’-TN2’)則會被自我升壓，其理由如上所述，於此不再重述。也就是說，未選頁之偶位元線上之導通電晶體之閘極-源極電壓降低為(Vpass-Vch)，故而可有效減緩讀取干擾誤差。至於未選頁之奇位元線之電晶體之閘極-源極電壓則為Vpass-0V。

在本案第二實施例中，下表1顯示在讀取操作期間，當選擇串選擇線SSL與位元線時，如何施加電壓給奇接地選 擇線GSL_odd與偶接地選擇線GSL_even。

在上表1中，當選擇要讀取相關於SSL0之頁時，(1)在讀取奇位元線時，施加至奇共同源極線GSL_odd之電壓為Vcc，而施加至偶共同源極線GSL_even之電壓為VGSL；(2)在讀取偶位元線時，施加至奇共同源極線GSL_odd之電壓為VGSL，而施加至偶共同源極線GSL_even之電壓為Vcc。

相似地，當選擇要讀取相關於SSL1之頁時，(1)在讀取奇位元線時，施加至奇共同源極線GSL_odd之電壓為VGSL，而施加至偶共同源極線GSL_even之電壓為Vcc；(2)在讀取偶位元線時，施加至奇共同源極線GSL_odd之電壓為Vcc，而施加至偶共同源極線GSL_even之電壓為VGSL。

選擇要讀取SSL2、SSL4、SSL6…之頁時，其電壓 施加情形相同於SSL0之電壓施加情形。選擇要讀取SSL3、SSL5、SSL7…之頁時，其電壓施加情形相同於SSL1之電壓施加情形。

綜上所述可知，在本案上述兩個實施例中，不論是以強迫偏壓或者是以自我升壓來讀取，未被選/未讀取之電晶體之閘極-源極跨壓可被有效降低，所以，可以有效減少讀取干擾誤差之出現。

此外，對於預充電而言，在本案上述實施例中，如果奇位元線與偶位元線皆被施加相同電壓的話，則其耦合電容值可被有效降低，故而，可有效改善預充電、感應雜訊與電流消耗。

綜上所述，雖然本案已以實施例揭露如上，然其並非用以限定本案。本案所屬技術領域中具有通常知識者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾。因此，本案之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧記憶體裝置

BL1-BL3‧‧‧位元線

SSL0-SSL1‧‧‧串選擇線

GSL‧‧‧接地選擇線

WL1、WLN‧‧‧字元線

CSL_odd‧‧‧奇共同源極線

CSL_even‧‧‧偶共同源極線

110‧‧‧基板

120‧‧‧介電層

130‧‧‧絕緣層

140‧‧‧記憶體晶胞

I1-I2‧‧‧電流路徑

Claims (11)

1. 一種記憶體裝置，包括：複數導電堆疊結構，各該導電堆疊結構包括至少一串選擇線、複數字元線與至少一接地選擇線；複數記憶體晶胞，形成於該些導電堆疊結構之內；複數位元線，形成於該些導電堆疊結構之上；以及至少一奇共同源極線，與至少一偶共同源極線，形成於該些導電堆疊結構之上；其中，該奇共同源極線耦接至該些位元線之複數奇位元線，該偶共同源極線耦接至該些位元線之複數偶位元線。
2. 如申請專利範圍第1項所述之記憶體裝置，其中，由該些奇位元線之任一奇位元線所傳來的一串電流流經該些導電堆疊結構之一相關導電堆疊結構後，流向該奇共同源極線；由該些偶位元線之任一偶位元線所傳來的另一串電流流經該些導電堆疊結構之另一相關導電堆疊結構後，流向該偶共同源極線；該串選擇線與該些字元線之一第一字元線群組堆疊成該些導電堆疊結構之一第一導電堆疊結構；該接地選擇線與該些字元線之一第二字元線群組堆疊成該些導電堆疊結構之一第二導電堆疊結構；該些記憶體晶胞形成該些導電堆疊之複數側壁之上；以及 該奇共同源極線絕緣於該偶共同源極線。
3. 一種記憶體裝置，包括：複數導電堆疊結構，包括至少一串選擇線、複數字元線、至少一奇接地選擇線與至少一偶接地選擇線，各該導電堆疊結構包括該串選擇線及該些字元線，且包括該奇接地選擇線與該偶接地選擇線之其中一者；複數記憶體晶胞，形成於該些導電堆疊結構之內；複數位元線，形成於該些導電堆疊結構之上；以及.至少一共同源極線，形成於該些導電堆疊結構之上；其中，該奇接地選擇線耦接至該些位元線之複數奇位元線，該偶接地選擇線耦接至該些位元線之複數偶位元線。
4. 如申請專利範圍第3項所述之記憶體裝置，其中，由該些奇位元線之任一奇位元線所傳來的一串電流流經該些導電堆疊結構之一相關導電堆疊結構後，流向該共同源極線；由該些偶位元線之任一偶位元線所傳來的另一串電流流經該些導電堆疊結構之另一相關導電堆疊結構後，流向該共同源極線；該串選擇線與該些字元線之一第一字元線群組堆疊成該些導電堆疊結構之一第一導電堆疊結構；該接地選擇線與該些字元線之一第二字元線群組堆疊成該些導電堆疊結構之一第二導電堆疊結構；該些記憶體晶胞形成該些導電堆疊之複數側壁之上；以及 該奇接地選擇線絕緣於該偶接地選擇線。
5. 一種記憶體裝置之讀取方法，該記憶體裝置包括複數第一位元線，複數第二位元線，耦接至該些第一位元線之至少一第一共同源極線，與耦接至該些第二位元線之至少一第二共同源極線，該讀取方法包括：於讀取一被選頁之該些第一位元線時，施加一參考電壓至該被選頁之該第一共同源極線；施加一位元線電壓至該被選頁之該些第一位元線；以及施加該位元線電壓與一另一參考電壓兩者之任一者至該被選頁之該些第二位元線與該第二共同源極線，該位元線電壓高於該參考電壓，該另一參考電壓高於該參考電壓，使得該被選頁之該些第一位元線上之複數記憶體晶胞之一第一跨壓高於該被選頁之該些第二位元線上之複數記憶體晶胞之一第二跨壓；對於一未選頁：施加該參考電壓至該未選頁之該第一共同源極線；施加該位元線電壓至該未選頁之該些第一位元線；以及施加該位元線電壓與該另一參考電壓兩者之該者至該未選頁之該些第二位元線與該第二共同源極線，使得該未選頁之該些第一位元線上之複數記憶體晶胞之該第一跨壓高於該未選頁之該些第二位元線上之複數記憶體晶胞之該第二跨壓。
6. 如申請專利範圍第5項所述之讀取方法，其中，於讀取該被選頁之該些第一位元線時， 如果施加該位元線電壓至該被選頁之該些第二位元線與該第二共同源極線：施加一串選擇導通電壓至該被選頁之該些第一與該第二位元線上之複數串選擇開關，以導通該被選頁之該些串選擇開關；以及施加一接地選擇導通電壓至該被選頁之該些第一與該第二位元線上之複數接地選擇開關，以導通該被選頁之該些接地擇開關；以及對於該未選頁：如果施加該位元線電壓至該被選頁之該些第二位元線與該第二共同源極線：施加一串選擇關閉電壓至該未選頁之該些第一與該些第二位元線上之複數串選擇開關，以關閉該未選頁之該些串選擇開關；以及施加該接地選擇導通電壓至該未選頁之該些第一與該第二位元線上之複數接地擇開關，以導通該未選頁之該些接地擇開關。
7. 如申請專利範圍第5項所述之讀取方法，其中，於讀取該被選頁之該些第一位元線時，如果施加該另一參考電壓至該被選頁之該些第二位元線與該第二共同源極線：施加該另一參考電壓至該被選頁之該些第一與該第二 位元線上之複數串選擇開關，以導通該被選頁之該些串選擇開關；施加該另一參考電壓至該被選頁之該些第一位元線上之複數接地擇開關，以導通該被選頁之該些第一位元線上之該些接地擇開關；施加該另一參考電壓至該被選頁之該些第二位元線上之複數接地擇開關，以關閉該被選頁之該些第二位元線上之該些接地擇開關；以及於關閉該被選頁之該些第二位元線上之該些接地擇開關之後，施加一通過電壓或一讀取電壓至複數字元線，以使得該被選頁之該些第二位元線上之該些記憶體晶胞處於浮接，以將該被選頁之該些第二位元線上之該些浮接記憶體晶胞之一端電壓透過電壓耦合而自我升壓至一電壓，該電壓有關於該另一參考電壓與一耦合係數；以及對於該未選頁：如果施加該另一參考電壓至該未選頁之該些第二位元線與該第二共同源極線：施加一串選擇關閉電壓至該未選頁之該些第一與該第二位元線上之複數串選擇開關，以關閉該未選頁之該些第一與該第二位元線上之該些串選擇開關；施加該另一參考電壓至該未選頁之該些第一位元線上之複數接地擇開關，以導通該未選頁之該些第一位元線上之該些 接地擇開關；施加該另一參考電壓至該未選頁之該些第二位元線上之複數接地擇開關，以關閉該未選頁之該些第二位元線上之該些接地擇開關；以及於關閉該未選頁之該些第二位元線上之該些接地擇開關之後，施加該通過電壓或該讀取電壓至該些字元線，以使得該未選頁之該些第二位元線上之該些記憶體晶胞處於浮接，以將該被選頁之該些第二位元線上之該些浮接記憶體晶胞之一端電壓透過電壓耦合而自我升壓至該電壓。
8. 一種記憶體裝置之讀取方法，該記憶體裝置包括複數第一位元線，複數第二位元線，耦接至該些第一位元線與該些第二位元線之至少一共同源極線，控制複數第一通道之一第一接地選擇線，控制複數第二通道之一第二接地選擇線，該讀取方法包括：於讀取一被選頁之該些第一位元線時，施加一參考電壓至該被選頁之該共同源極線；施加一位元線電壓至該被選頁之該些第一位元線；以及施加該位元線電壓與一另一參考電壓兩者之任一者至該被選頁之該些第二位元線，該位元線電壓高於該參考電壓，該另一參考電壓高於該參考電壓，施加該另一參考電壓至該第一接地選擇線以導通該些第一位元線上之複數接地選擇開關，施加一關閉電壓至該第二接地選擇線以關閉該些第二位元線上之複數接地選擇開關，使得該被選頁之該些第一位元線上之複數記憶體 晶胞之一第一跨壓高於該被選頁之該些第二位元線上之複數記憶體晶胞之一第二跨壓；對於一未選頁：施加該參考電壓至該未選頁之該共同源極線；施加該位元線電壓至該未選頁之該些第一位元線；以及施加該位元線電壓與該另一參考電壓兩者之該者至該未選頁之該些第二位元線，施加該另一參考電壓至該第一接地選擇線以導通該未選頁之該些第一通道上之複數接地選擇開關，施加該關閉電壓至該第二接地選擇線以關閉該未選頁之該些第二通道上之複數接地選擇開關，使得該未選頁之該些第一位元線上之複數記憶體晶胞之該第一跨壓高於該未選頁之該些第二位元線上之複數記憶體晶胞之該第二跨壓。
9. 如申請專利範圍第8項所述之讀取方法，其中，於讀取該被選頁之該些第一位元線時，如果施加該位元線電壓至該被選頁之該些第二位元線：導通該被選頁之該些第一與該些第二位元線上之複數串選擇開關；以及對於該未選頁：如果施加該位元線電壓至該被選頁之該些第二位元線：施加一串選擇關閉電壓至該未選頁之該些第一與該些第二位元線上之複數串選擇開關，以關閉該未選頁之該些第一與該些第二位元線上之該些串選擇開關。
10. 如申請專利範圍第8項所述之讀取方法，其中，於讀取該被選頁之該些第一位元線時，如果施加該另一參考電壓至該被選頁之該些第二位元線：施加該另一參考電壓至該被選頁之該些第一與該些第二位元線上之複數串選擇開關，以導通該被選頁之該些第一與該些第二位元線上之該些串選擇開關；以及於關閉該被選頁之該些第二位元線上之該些串選擇開關之後，施加一通過電壓或一讀取電壓至複數字元線，以使得該被選頁之該些第二位元線上之該些記憶體晶胞處於浮接，以將該被選頁之該些第二位元線上之該些浮接記憶體晶胞之一端電壓透過電壓耦合而自我升壓至一電壓，該電壓有關於該另一參考電壓與一耦合係數；以及對於該未選頁：如果施加該另一參考電壓至該未選頁之該些第二位元線：施加一串選擇關閉電壓至該未選頁之該些第一與該第二位元線上之複數串選擇開關，以關閉該未選頁之該些第一與該第二位元線上之該些串選擇開關；以及於關閉該未選頁之該些第二位元線上之該些接地擇開關之後，施加該通過電壓或該讀取電壓至該些字元線，以使得該未選頁之該些第二位元線上之該些記憶體晶胞處於浮接，以將該未選頁之該些第二位元線上之該些浮接記憶體晶胞之一端電壓透過電壓耦合而自我升壓至該電壓。
11. 一種記憶體裝置，包括：複數個導電堆疊結構，各該導電堆疊結構包括複數個導電層及複數個絕緣層，各該導電堆疊中該些導電層及該些絕緣層係交互堆疊，各該導電堆疊中之該些導電層包括至少一串選擇線、複數字元線與至少一接地選擇線；複數記憶體晶胞，形成於該些導電堆疊結構之內；複數位元線，形成於該些導電堆疊結構之上；以及至少一奇共同源極線，與至少一偶共同源極線，形成於該些導電堆疊結構之上；其中，該奇共同源極線耦接至該些位元線之複數奇位元線，該偶共同源極線耦接至該些位元線之複數偶位元線。