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TWI570782B - 金屬氧化半導體電容器、製造其之方法以及使用其之半導體裝置 - Google Patents

金屬氧化半導體電容器、製造其之方法以及使用其之半導體裝置 Download PDF

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TWI570782B
TWI570782B TW101147307A TW101147307A TWI570782B TW I570782 B TWI570782 B TW I570782B TW 101147307 A TW101147307 A TW 101147307A TW 101147307 A TW101147307 A TW 101147307A TW I570782 B TWI570782 B TW I570782B
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林庭燮
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愛思開海力士有限公司
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Description

金屬氧化半導體電容器、製造其之方法以及使用其之半導體裝置 【相關申請交叉參考】
本發明宣告於2012年7月17日提交的韓國專利申請案第10-2012-77878號的優先權，其所披露的內容藉由參考方式整體併入於此。
本發明關於一種金屬氧化半導體電容器、製造其之方法以及使用其之半導體裝置，更特別地係關於使用虛設單元作為在半導體裝置中之MOS電容器而作為一開放的位元線結構之技術。
節省成本在動態隨機存取存儲器(DRAM)中為重要的因素，而減縮晶片的尺寸可有效的節省成本。
截至目前為止，記憶體單元尺寸已透過微型化處理技術而被縮減，但是有更進一步的需求係藉由改變記憶體的安置來縮減晶片尺寸。
特別是，安置一記憶體單元之設計圖，其包含一個電晶體和一個電容器，並且依檢測放大器經建構以檢測並且放大該記憶體單元之數據，該安置之方案為影響DRAM之晶片尺寸的一重要設計因素。安置一包含複數個記憶體單元區塊(或複數個記憶體單元墊)以及檢測放大器之記憶體單元陣列的設計圖包含一浮動位元線設計圖以及一開放位元線設計圖。
因此，在該浮動位元線設計圖中，一個檢測放大器係 被安置在四個位元線之間距中，該檢測放大器之佈線設計係較簡單於該開放位元線設計圖之佈線設計。然而，由於該浮動位元線設計圖需要一記憶體單元範圍，其係兩倍大於開放位元線設計圖之區域，則該晶片尺寸增加。
根據該開放位元線設計圖，記憶體單元係被安置在字元線和位元線的所有交叉處，如此則該記憶體單元之密度為最高並且可達到小尺寸的晶片。然而，連接至不同的記憶體單元區塊之位元線和互補位元線係被連接至在該開放位元線設計圖中之一檢測放大器區塊。也就是，在一檢測放大器安置設計中，一個檢測放大器區塊係被安置在兩個位元線之間距中。
在一開放位元線型記憶體單元陣列中，當一檢測放大器係被連接至耦接至不同的記憶體單元區塊之位元線時，在該最外部記憶體單元區塊中之一半的該等位元線留在一虛設狀態中。也就是，耦接至在虛設狀態中之該等位元線且不能作為記憶體單元的該等虛設單元係被安置在該最外部記憶體單元區塊中。因此，該晶片尺寸之不需要的虛耗發生在連接中。
本發明之實施例導向一種能夠增加一晶片之淨晶粒的半導體裝置，其使用一虛設單元作為在一開放的位元線結構中之一MOS電容器以及一種製造其之方法。
根據一範例性實施例之一個態樣，其提供一MOS裝置，該MOS裝置為被安置在一開放位元線型單元陣列中之 一最外部單元區塊中的一半導體裝置。該半導體裝置可包含：第一電極，其含有通道區域和虛設單元之儲存節點接觸，該虛設單元係被置於施用為開放的位元線結構之單元陣列的最外層的單元區塊中；介電層，其被置於該通道區域之一部分上；以及第二電極，其被置於該介電層且包含該虛設單元之位元線。
該位元線包含一多晶矽層和含有鎢(W)的一金屬層之一堆疊結構。
該通道區域包含N型離子佈植區域。
該N型離子佈植區域係以一預定深度而形成於一形成於半導體基板之主動區域的凹陷之下。
該半導體裝置可包含虛設單元，該虛設單元包含一主動區域，其含有位元線接觸(bit line contact，BLC)區域、儲存節點接觸(storage node contact，SNC)區域和該通道區域；一第一閘極和一第二閘極，該些係被置於該通道區域之上；以及該儲存節點接觸係被置於該儲存節點接觸區域中。
該第一電極進一步包含一金屬接觸和一金屬線，該些係被安置於該儲存節點接觸之上。
該介電層包含由下面所組成之群組中之任一者：氧化矽(SiO2)、氮氧化矽(SiON)、如二氧化鉿(HfO2)或氧化鉭(Ta2O5)之高k值材料以及該些之組合。
根據一範例性實施例之另一態樣，其提供有一安置在開放的位元線結構中之單元陣列的最外層的單元區塊中之一半導體裝置。該半導體裝置可包含一主動區域，其包含 位元線接觸(BLC)區域、儲存節點接觸(SNC)區域以及通道區域；一第一電極；一介電層，其鄰近於該第一電極並且置於該位元線接觸區域之下；以及一第二電極，其置於該介電層之上並且包含一虛設位元線，其中，該第一電極包含：在該通道區域中之一N型離子佈植區域；一儲存節點接觸，其置於該儲存節點接觸區域之中；以及一金屬接觸以及一金屬線，該些係安置於該儲存節點接觸之上，並且其中，該第一電極、該介電層以及該第二電極構成一電容器。
該N型離子佈植區域係以一預定深度而被置於形成在該主動區域中之凹陷的下方。
該第二電極包含多晶矽層和含有鎢(W)之金屬層的堆疊結構。
該介電層包含由下面所組成之群組中之任一者：氧化矽(SiO2)、氮氧化矽(SiON)、如二氧化鉿(HfO2)或氧化鉭(Ta2O5)之高k值材料以及該些之組合。
根據一範例性實施例之另一態樣，其提供一種製造一安置於開放的位元線結構中之單元陣列的最外層的單元區塊中的半導體裝置之一MOS電容器的方法。該方法可包含：形成一第一電極，該第一電極含有一通道區域和一儲存節點接觸；形成一介電層，其形成於該通道區域之一部分的上方；以及形成一第二電極於該介電層的上方，該第二電極含有一虛設位元線，其中，該第一電極、該介電層以及該第二電極構成該MOS電容器。
形成該虛設位元線包含形成一多晶矽層於該半導體基板的上方；以及形成一金屬層於該多晶矽層的上方，其中，該金屬層含有鎢。
形成該第一電極包含執行一N型離子佈植處理。
執行該N型離子佈植處理包含以一預定深度離子佈植N型離子進入在該半導體基板之主動區域中的一凹陷中。
該方法可進一步包形成該第一電極，其包含形成一主動區域，該主動區域包含一位元線接觸區域、一儲存節點接觸區域以及該通道區域；在該通道區域中形成一第一閘極和一第二閘極；以及在該儲存節點接觸區域中形成該儲存節點接觸。
該方法可進一步包含形成該第一電極進一步包含形成一金屬接觸和一金屬線於該儲存節點接觸的上方。
該介電層包含由下面所組成之群組中之任一者：氧化矽(SiO2)、氮氧化矽(SiON)、如二氧化鉿(HfO2)或氧化鉭(Ta2O5)之高k值材料以及該些之組合。
該些及其他特性、態樣以及實施例係被描述於下文中之命名為【實施方式】之段落中。
下文中，範例性實施例將參照隨附圖式而被較詳細地描述。
描述於下文中之範例性實施例係參照橫截面圖，該橫截面圖係為範例性實施例(以及中間結構)之示意圖。因此，從該等示意圖所變化而成的例如製造技術及/或容差係為所 期待的。因此，範例性實施例不應被解釋為用以限制為圖示於本文中之該些特定形狀的區域，但是可能包含例如由於製程所造成的形狀的偏差結果。在該些圖式中，該些層和區域的長度和尺寸可能被放大以用以清楚說明。在該些圖式中，相同的元件符號表示為相同的元件。亦應當瞭解的是，當一層係被提及為在另一層或是基板”之上”時，其可為直接在該另一層或基板之上，或者是可能出現有中間層。
下文中，本發明之範例性實施例將參照圖1至圖5I而被描述。
圖1為圖示在半導體裝置之開放的位元線結構中的虛設單元之視圖。如圖1中所示，在該最外部的記憶體單元區塊中的位元線10之一半係不被耦接至任何檢測放大器，因此他們保留在一虛設狀態。根據本發明之一實施例，虛設位元線10可被使用作為MOS電容器。
圖2為圖示一半導體裝置之平面視圖。如圖2中所示，金屬接觸147係被形成於儲存節點接觸上且位於每個虛設位元線DBL之兩側處，並且該等虛設位元線DBL係透過該等金屬接觸147而被連接至金屬線149。因此，該等虛設單元係被使用作為其他區域之MOS電容器，該其他區域包含周圍電路區域，如此則所有的晶片區域係減少以增加淨晶粒數。
圖3為根據本發明之一實施例的半導體裝置之橫截面視圖。
在圖3中，(i)顯示記憶體單元範圍之橫截面視圖，且(ii) 顯示虛設單元範圍之橫截面視圖。該記憶體單元範圍(i)顯示沿著圖2之線A-A’所得的橫截面視圖，並且該虛設單元範圍(ii)顯示沿著圖2之線B-B’所得的橫截面視圖。
在該虛設單元範圍(ii)中，氧化物層125係被形成於在半導體基板101上方的埋藏閘極115b之間的一區域中。接著，位元線接觸129係被形成於氧化物層125上。接著，阻障金屬131、鎢層133以及硬遮罩132係被依序地堆疊在位元線接觸129上以形成虛設位元線150。位元線接觸129可包含多晶矽層。氧化物層125可包含氧化矽(SiO2)、氮氧化矽(SiON)或如二氧化鉿(HfO2)或氧化鉭(Ta2O5)之高k值材料。
間隙136係被形成於虛設位元線150之兩側上，並且儲存節點接觸145a係被形成於半導體基板101之一通道區域、一源極區域和一汲極區域的上方。儲存節點接觸間隙141b，其係形成於在絕緣層103中之埋藏閘極115a的上方，該儲存節點接觸間隙141b係被形成於儲存節點接觸145a之側壁上。此外，金屬接觸147係提供於儲存節點接觸145a上，並且金屬線149係形成於金屬接觸147上以被連接至金屬接觸147。
該通道區域在埋藏閘極115b、源極和汲極區域之下，而儲存節點接觸145a、金屬接觸147以及金屬線149構成一第一電極。氧化物層125提供做為一介電層。虛設位元線150提供做為一第二電極。因此，一MOS電容器係形成為含有該第一電極、該介電層以及該第二電極。
也就是說，該等儲存節點接觸145a係被連接至該等源極和汲極區域，並且該等金屬接觸147係被連接至儲存節點接觸145a，如此則儲存節點接觸145a和金屬接觸147作為該MOS電容器之該第一電極。
在一實施例中，氧化物層125作為該MOS電容器之該之該介電層，並且虛設位元線150係被形成於氧化物層125的上方，如此則虛設位元線150作為該MOS電容器之該第二電極。因此，該虛設單元範圍可使用作為一MOS電容器範圍，並且則晶片範圍可被減少。
下文中，根據本發明之第一實施例的製造半導體裝置之方法將參照圖4A至4M而被描述。在圖4A至4M中，(i)為記憶體單元範圍之橫截面視圖，而(ii)為虛設單元範圍之橫截面視圖。
參照圖4A，用於圖案化埋藏閘極之硬遮罩105係被形成於含有絕緣層103之半導體基板101上。凹陷107a係被形成於絕緣層103中，並且該埋藏閘極構造之凹陷107b係使用硬遮罩105而被形成於半導體基板101之主動區域中。接著，埋藏閘極氧化層111係沿著凹陷107b之表面而形成。在此同時，埋藏閘極氧化層111可透過一退火處理而被形成。
接下來，用於執行N型離子佈植進入該虛設單元範圍(ii)之凹陷107b中的光阻113係被形成於絕緣層103之一側上方而打開凹陷107b，並且接著N型雜質係被離子佈植進入該虛設單元範圍(ii)之凹陷107b之中。因此，N型離子係 被佈植進入凹陷107b中，而形成一N型離子佈植區域提供做為在凹陷107b下方之通道區域。
參照圖4B，光阻113係被移除。鎢(W)層係被沉積在已移除光阻113之一結構上以被埋藏於凹陷107b之中並且接著被回蝕刻而形成埋藏閘極115a和115b。用於埋藏閘極密封之氮化物層117係被形成於埋藏閘極115a和115b以及硬遮罩105上。根據另一實施例，埋藏閘極115a和115b可由如鈦(Ti)、氮化鈦(TiN)、多晶矽層或是該些之組合的金屬所形成。之後，一位元線接觸遮罩(未顯示)係被形成該記憶體單元範圍(i)上，同時該虛設單元範圍(ii)係以氮化物層117覆蓋。一位元線接觸蝕刻處理係使用該位元線接觸遮罩而被執行以形成在該記憶體單元範圍(i)中之位元線接觸孔洞119。位元線接觸孔洞119係被形成於半導體基板101之一部分上並且在形成於半導體基板101中的埋藏閘極115b之上方。
參照圖4C，一多晶矽材料係被沉積以埋藏於該記憶體單元範圍(i)的位元線接觸孔洞119之中且封蓋氮化物層118係被沉積於該多晶矽層和氮化物層117上以形成位元線接觸121。根據另一實施例，該封蓋氮化物層可包含一氧化矽層。在圖4C之處理以及後續的處理中，該封蓋氮化物層和氮化物層117係被稱作位元線封蓋氮化物層118。
在該虛設單元範圍(ii)之該等埋藏閘極115b上的硬遮罩105和位元線封蓋氮化物層118係使用一用於周圍電路之開口遮罩(未顯示)而被蝕刻，同時該記憶體單元範圍(i) 係被位元線封蓋氮化物層118所覆蓋，則位元線接觸孔洞123係被形成以在該虛設單元範圍(ii)之該等埋藏閘極115b之間曝露該半導體基板。
參照圖4D，氧化物層125係被形成於該虛設單元範圍(ii)之位元線接觸孔洞123的底部上，同時該記憶體單元範圍(i)係以位元線封蓋氮化物層118覆蓋。在此同時，形成氧化物層125之處理係同時地執行，其係以形成一閘極氧化物層於周圍電路範圍(未顯示)之處理來執行。氧化物層125可透過一退火處理來形成。
參照圖4E，多晶矽層127係被沉積於該記憶體單元範圍(i)和該虛設單元範圍(ii)上。多晶矽層127係被形成以填充該虛設單元範圍(ii)之位元線接觸孔洞123。
參照圖4F，藉由使用一單元開口遮罩來平坦化在該記憶體單元範圍(i)和該虛設單元範圍(ii)中之多晶矽層127和位元線封蓋氮化物層118之一部分或蝕刻在該記憶體單元範圍(i)和該虛設單元範圍(ii)中之多晶矽層127和位元線封蓋氮化物層118之該部分使位元線接觸121被曝露並且使虛設位元線接觸129被形成。
參照圖4G，阻障金屬131、鎢層133和硬遮罩132係被依序地沉積於位元線接觸121和虛設位元線接觸129上，並且全面位元線遮罩(global bit line mask)134被沉積於硬遮罩132上用於形成位元線圖案和位元線接觸圖案。
參照圖4H，阻障金屬131、鎢層133、硬遮罩132和位元線接觸121係使用全面位元線遮罩134而被蝕刻，該位 元線圖案和位元線接觸圖案122被形成。接著，間隙136係被形成於該位元線圖案之上表面和該位元線圖案和位元線接觸圖案122之側壁上成為預定厚。在此之後，硬遮罩132、間隙136可包含氮化物層。
參照圖4I，接著氧化物層137係被沉積於間隙136之上表面和兩側上。參照圖4J，氧化物層137係使用單元開口遮罩而被圖案化以形成用於儲存節點接觸間隙構造之孔洞139。
參照圖4K，氮化物層141係被形成於氧化物層137上並且填充形成於圖4J中之孔洞139，並且接著執行平坦化處理於氮化物層141上以曝露經圖案化之氧化物層137。
參照圖4L，經圖案化的氧化物層137係使用用於儲存節點接觸構造之一遮罩而被完全地移除。在其之後，在第一儲存節點接觸間隔141a和第二儲存節點接觸間隔141b之間的一區域中之氮化物層118和硬遮罩105係被移除以曝露半導體基板101和絕緣層103，從而形成用於儲存節點接觸構造之孔洞143。
參照圖4M，一多晶矽材料係被沉積以填充形成於圖4L中之該記憶體單元範圍(i)和該虛設單元範圍(ii)的孔洞143，且接一流水處理以及化學機械研磨(CMP)處理係被執行於該多晶矽材料上以形成儲存節點接觸145a於該主動區域上方以及在該第一和第二儲存節點接觸間隔141a和141b之間的該區域中，該第一和第二儲存節點接觸間隔141a和141b係形成於每個儲存節點接觸145a之兩側上。在此同 時，第一儲存節點接觸間隔141a係被形成於埋藏閘極115b之上方，並且第二儲存節點接觸間隔141b係被形成於經形成在絕緣層103中的埋藏閘極115a之上方。因此，儲存節點接觸145a係被沉積在第一和第二儲存節點接觸間隔141a和141b之間。當第一和第二儲存節點接觸間隔141a和141b形成時，多晶矽材料145b係被沉積於第二儲存節點接觸間隔141b之另一側上(所對應之儲存節點接觸145a的對面)
接著，金屬接觸147係被形成於該虛設單元範圍(ii)之儲存節點接觸145a上，並且金屬線149係被形成於金屬接觸147上。
在上述之第一實施例中，當該記憶體單元範圍(i)之位元線接觸被行程時，該虛設單元範圍(ii)之該位元線接觸係不被形成。取而代之的是，一蝕刻處理係使用用於周圍電路範圍之一開口遮罩而被執行，如此則虛設位元線150係被形成以與在該周圍電路範圍中之一閘極具有相同的結構。因此，虛設位元線150和在該周圍電路範圍中之該閘極具有一結構，在該結構中，阻障金屬131、鎢層133以及硬遮罩132係被依序地堆疊。
在埋藏閘極115b和氧化物層125下方之通道區域、儲存節點接觸145a、金屬接觸147以及金屬線149構成一第一電極。氧化物層125提供做為一介電層。多晶矽層129、阻障金屬131以及鎢層133依序地堆疊於氧化物層125上以構成第二電極。該第一電極、該介電層以及該第二電極構成一電容器。
下文中，將參照圖5A至5I描述根據一第二實施例之一種製造半導體裝置的方法。
在圖5A至5I中，(i)顯示記憶體單元範圍之橫截面視圖，及(ii)顯示虛設單元範圍之橫截面視圖。
參照圖5A，絕緣層103係被形成於半導體基板101中，並且一墊氧化物層(未顯示)係被沉積於絕緣層103和半導體基板101上。在其之後，一結構沉積有該墊氧化物層之處係被圖案化。在此同時，墊氧化物層201保留在一虛設位元線區域中使用一遮罩或是選擇性的蝕刻以具有一預定厚度。
接著，用於圖案化埋藏閘極之硬遮罩105係被形成於含有絕緣層103之半導體基板101上，並且接著用於該埋藏閘極構造之凹陷係被形成於半導體基板101和絕緣層103中。接著，埋藏閘極氧化層111係被形成於經形成在半導體基板101中之該等凹陷中。埋藏閘極115a係被形成於經形成在絕緣層103中之該些凹陷中，並且埋藏閘極115b係被形成於形成在半導體基板101中之該些凹陷中之埋藏閘極氧化層111上。於其之後，氮化物層117係被沉積於埋藏閘極115a和115b以及硬遮罩105上。
參照圖5B，一硬遮罩氮化物材料係被沉積於氮化物層117上並且被圖案化，如此則氮化物層203保留一預定厚度於墊氧化物層201和埋藏閘極115b之上方。
參照圖5C，位元線接觸孔洞119和205係藉由一蝕刻處理而分別被形成在該記憶體單元範圍(i)和該虛設單元範 圍(ii)之埋藏閘極115b之間的一區域中。仔在此同時，該記憶體單元範圍(i)之位元線接觸孔洞119係藉由蝕刻在該記憶體單元範圍(i)中之氮化物層117和硬遮罩105直到半導體基板101被曝露。該虛設單元範圍(ii)之位元線接觸孔洞205被形成係藉由蝕刻在該虛設單元範圍(ii)中之氮化物層203和117以及硬遮罩105直到墊氧化物層201被曝露。當在該虛設單元範圍(ii)中之氮化物層203和117以及硬遮罩105蝕刻時，在該虛設單元範圍(ii)中之墊氧化物層201藉由氮化物層203而不被移除。
參照圖5D，一多晶矽層係被沉積於該記憶體單元範圍(i)和該虛設單元範圍(ii)上以填充位元線接觸孔洞119和205，此則位元線接觸121和虛設位元線接觸129係被分別地形成於該記憶體單元範圍(i)和該虛設單元範圍(ii)中。
圖示於圖5E至5I中之處理係相同於圖示在圖4G至4M中之處理，則其之詳細描述係被省略。
在該第二實施例中，被沉積於裝置絕緣層103之後的該墊氧化物層係被部分地形成保留在位元線接觸150之下方以使用作為電容器之介電層。
根據該些實施例之該半導體裝置和製造其之方法具有下面的功效。
第一，使用該虛設單元則晶片範圍可被有效地利用，其不需要占用該晶片範圍之一部份來作為MOS電容器。
第二，半導體裝置之雜訊特性可藉由使用虛設單元作為MOS電容器而增加電容來提升。
雖然上文中以描述了某些實施例，應了解的是，該些所述的實施例僅為範例的方式。因此，本文中所述之裝置和方法不應根據該些所述之實施例而被限制。而是，當結合上面的描述和隨附圖式時，本文中所述之系統和方法應僅根據隨附申請專利範圍。
10‧‧‧虛設位元線
101‧‧‧半導體基板
103‧‧‧絕緣層
105‧‧‧硬遮罩
107a-b‧‧‧凹陷
111‧‧‧埋藏閘極氧化層
113‧‧‧光阻
115a、115b‧‧‧埋藏閘極
117‧‧‧氮化物層
118‧‧‧位元線封蓋氮化物層
119‧‧‧位元線接觸孔洞
121‧‧‧位元線接觸
122‧‧‧位元線接觸圖案
123‧‧‧位元線接觸孔洞
125‧‧‧氧化物層
127‧‧‧多晶矽層
129‧‧‧位元線接觸
131‧‧‧阻障金屬
132‧‧‧硬遮罩
133‧‧‧鎢層
134‧‧‧全面位元線遮罩
136‧‧‧間隙
137‧‧‧氧化物層
141a‧‧‧第一儲存節點接觸間隔
141b‧‧‧第二儲存節點接觸間隔
145a‧‧‧儲存節點接觸
145b‧‧‧多晶矽材料
147‧‧‧金屬接觸
149‧‧‧金屬線
150‧‧‧虛設位元線
203‧‧‧氮化物層
205‧‧‧位元線接觸孔洞
從上文中的詳細描述並結合隨附圖式，本揭露的標的物將藉由本公開的上述和其他態樣、特徵和其他優點將被更清楚地理解，其中：圖1為圖示在半導體裝置之開放的位元線結構中的虛設單元之視圖；圖2為圖示一半導體裝置之平面視圖；圖3為根據本發明之一實施例的半導體裝置之橫截面視圖；圖4A至4M說明根據本發明之第一實施例的製造半導體裝置之方法；以及圖5A至5I說明根據本發明之第二實施例的製造半導體裝置之方法。
101‧‧‧半導體基板
103‧‧‧絕緣層
105‧‧‧硬遮罩
111‧‧‧埋藏閘極氧化層
115a、115b‧‧‧埋藏閘極
118‧‧‧位元線封蓋氮化物層
121‧‧‧位元線接觸
125‧‧‧氧化物層
129‧‧‧位元線接觸
131‧‧‧阻障金屬
132‧‧‧硬遮罩
133‧‧‧鎢層
136‧‧‧間隙
141a‧‧‧第一儲存節點接觸間隔
141b‧‧‧第二儲存節點接觸間隔
145a‧‧‧儲存節點接觸
145b‧‧‧多晶矽材料
147‧‧‧金屬接觸
149‧‧‧金屬線
150‧‧‧虛設位元線

Claims (18)

  1. 一種金屬氧化半導體(MOS)電容器，其包含：第一電極，其含有通道區域和虛設單元之儲存節點接觸，該虛設單元係被置於施用為開放的位元線結構之單元陣列的最外層的單元區塊中；介電層，其被置於該通道區域之一部分上；以及第二電極，其被置於該介電層上且包含該虛設單元之位元線接觸，其中，該最外層的單元區塊包含耦接至位元線的記憶體單元以及耦接至虛設位元線的虛設單元。
  2. 如申請專利範圍第1項之MOS電容器，其中該虛設位元線包含一阻障金屬和含有鎢(W)的一金屬層之一堆疊結構。
  3. 如申請專利範圍第1項之MOS電容器，其中該通道區域包含N型離子佈植區域。
  4. 如申請專利範圍第3項之MOS電容器，其中該N型離子佈植區域係以一預定深度而形成於一形成於半導體基板之主動區域的凹陷之下。
  5. 如申請專利範圍第1項之MOS電容器，其中該虛設單元包含：一主動區域，其含有位元線接觸(BLC)區域、儲存節點接觸(SNC)區域和該通道區域；一第一閘極和一第二閘極，該第一閘極和該第二閘極係被置於該通道區域之上；以及 該儲存節點接觸，其係被置於該儲存節點接觸區域中。
  6. 如申請專利範圍第5項之MOS電容器，其中該第一電極進一步包含一金屬接觸，該金屬接觸於該儲存節點接觸之上。
  7. 如申請專利範圍第1項之MOS電容器，其中該介電層包含由下面所組成之群組中之任一者：氧化矽(SiO2)、氮氧化矽(SiON)、二氧化鉿(HfO2)或氧化鉭(Ta2O5)之高k值材料以及上述材料之組合。
  8. 一種安置於施用為開放的位元線結構之單元陣列的最外層的單元區塊的半導體裝置，該半導體裝置包含：一第一閘極和一第二閘極，埋藏於一半導體基板中；一第一介電層，置於該第一閘極和該半導體基板之間；一第二介電層，置於該第二閘極和該半導體基板之間；一第三介電層，置於該第一閘極和該第二閘極之間的該半導體基板上；一第一接觸，在該第一閘極的第一側處電性地耦接該半導體基板至一導線；一第二接觸，在該第二閘極的第二側處電性地耦接該半導體基板至該導線；以及一第三接觸，置於該第三介電層上且耦接至在該最外層的單元區塊中的虛設位元線，其中，該第三介電層避免該第三接觸和該半導體基板之間的直接導電，以及其中，該第三接觸是與該第一閘極 和第二閘極電絕緣。
  9. 如申請專利範圍第8項之半導體裝置，其中，該第一接觸和該第二接觸包含一儲存節點接觸以及在該儲存節點接觸之上的一金屬接觸。
  10. 如申請專利範圍第8項之半導體裝置，其中，該第三接觸包含多晶矽層。
  11. 如申請專利範圍第8項之半導體裝置，其中，該第三介電層包含由下面所組成之群組中之任一者：氧化矽(SiO2)、氮氧化矽(SiON)、二氧化鉿(HfO2)或氧化鉭(Ta2O5)之高k值材料以及上述材料之組合。
  12. 一種製造一安置於施用為開放的位元線結構之單元陣列的最外層的單元區塊之一MOS電容器的方法，該方法包含：形成一第一電極，該第一電極含有一通道區域和一儲存節點接觸；形成一介電層，其形成於該通道區域之一部分的上方；以及形成一第二電極於該介電層的上方，該第二電極含有一虛設位元線，其中，該第一電極、該介電層以及該第二電極構成該MOS電容器，以及其中，該最外層的單元區塊包含耦接至一位元線的記憶體單元和耦接至一虛設位元線的虛設單元。
  13. 如申請專利範圍第12項之方法，其中，形成該虛設 位元線包含：形成一多晶矽層於一半導體基板的上方；以及形成一金屬層於該多晶矽層的上方，其中，該金屬層含有鎢。
  14. 如申請專利範圍第12項之方法，其中，形成該第一電極包含執行一N型離子佈植處理。
  15. 如申請專利範圍第14項之方法，其中，執行該N型離子佈植處理包含以一預定深度離子佈植N型離子進入在該半導體基板之主動區域中的一凹陷中。
  16. 如申請專利範圍第12項之方法，其中，形成該第一電極包含：形成一主動區域，該主動區域包含一位元線接觸區域、一儲存節點接觸區域以及該通道區域；在該通道區域中形成一第一閘極和一第二閘極；以及在該儲存節點接觸區域中形成該儲存節點接觸。
  17. 如申請專利範圍第16項之方法，其中，形成該第一電極進一步包含形成一金屬接觸和一金屬線於該儲存節點接觸的上方。
  18. 如申請專利範圍第12項之方法，其中，該介電層包含由下面所組成之群組中之任一者：氧化矽(SiO2)、氮氧化矽(SiON)、二氧化鉿(HfO2)或氧化鉭(Ta2O5)之高k值材料以及上述材料之組合。
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