TWI568198B

TWI568198B - 線性取樣器

Info

Publication number: TWI568198B
Application number: TW104106830A
Authority: TW
Inventors: 馬休莫頓; 強納森柯謬; 安東尼科帕
Original assignee: 雷森公司
Priority date: 2014-04-18
Filing date: 2015-03-04
Publication date: 2017-01-21
Also published as: US9154173B1; TW201601469A; EP3132448B1; EP3132448A1; US20150303962A1; WO2015160430A1

Description

線性取樣器

本發明大體上係有關線性取樣器，且更具體而言係有關用以將射頻(RF)信號轉換成基帶信號之線性取樣器。

如業界所已知者，在類比至數位轉換器中在轉換成數位資訊之前通常會使用RF取樣器。習知上，RF取樣器包含數個執行頻率轉換的開關，以及調整輸出信號之基帶濾波網路。

一種頻率轉換應用為相控陣列天線系統，諸如圖1所示。在本文中，所示之相控陣列系統具有複數個天線或輻射元件，元件之各者可被耦合至複數個相移器部之對應的一個相移器部。相移器部之各者包含：陣列埠，係耦合至該等天線元件之對應的一個天線元件。相移器部之各者導引由耦合至一對正交通道之天線元件所接收到的信號，該等通道之各者具有：降頻轉換器部，其係饋入有所接收到的RF信號及局部振盪器(LO)信號，用以將由該天線元件所接收到的接收之射頻(RF)能量轉換成中間頻率(IF)信號；及相移器部，其藉由降頻轉換部所饋入，用以選擇性地依照由波束操縱電腦(BSC)所提供之相移命令而將相移提供給IF信號，如圖所示。複數個相移器回應於相移命令而產生經準直且經導向的波束。應瞭解到，經導向的波束可以被交互地使用於接收模式或藉由循環器或發送/接收開關(未圖示)之發送模式中。因此，若所有的天線元件皆為同相，則天線波束被導向沿著陣列之視軸(boresight)軸線。在另一方面，若跨於該陣列上具有固定、非零的相移，則產生的導向波束具有依照固定相移而與視軸軸線形成的一角度。

亦如業界習知的，RF取樣器通常在類比至數位轉換器中在轉換成數位資訊之前被用來將RF信號轉換成類比基帶資訊。習知上，RF取樣器由數個執行頻率轉換的開關及調整輸出信號之基帶濾波網路所組成。藉由使用多個僅在輸入信號循環之部分期間作用的開關，RF取樣器提供優於習知混頻器之改善的雜訊及損耗效能。

更特定言之，RF取樣器經由三個功能的組合而被形成：經由取樣開關之頻率轉換、用於驅動該開關的局部振盪器(LO)產生電路，以及在開關之基帶輸出處提供信號調整之電路。圖2A顯示RF取樣器架構之簡化版本，其中輸入RF信號(VRF)被饋入至四個並聯開關(見於在2012年由Alyosha Molnar及Canine Andrews在2012年IEEE制訂積體電路會議(CICC)所發表之論文“Impedance,Filtering and Noise in N-phase Passive CMOS Mixers”中的第1至8 頁)。在開關之輸出處，負載電容器形成基帶信號處理電路。在此情況中，該基帶電路為低通濾波器。對於具有4個開關之RF取樣器架構而言，每一個開關各自被關閉25%的工作循環，且切換操作之頻率被設定為欲被降頻轉換之RF信號的頻率。4個開關之各者呈正交關閉，意味著4個開關之其中一個開關在某一時間中(各自為RF信號之循環時間的1/4)係關閉的。一等效模型係如圖2B中所示且LO驅動該等波形及所得之RF電流及虛擬電壓Vx係顯示於圖2C中。用以產生必要的LO脈波的一種方法是使用一組分頻器，該組分頻器係由一信號以多個RF信號頻率來予以驅動(圖2C)。此RF取樣器之4個輸出然後對應於降頻轉換RF信號之同相及正交分量之差分表示。

此RF取樣方法在幾個方面係不同於習知混頻器架構。首先，在RF取樣器中所使用之開關被設計成具有盡可能低的阻抗，在RF信號及基帶濾波器之間理想地提供一完美的短路。不像混頻器(其中，在輸入及輸出兩者上之切換功能係匹配於50歐姆)，RF取樣器之基帶濾波被有效地轉移至RF。此結果為通帶濾波器，其提供所要的接收頻帶之外部干擾信號之剔除。透過此程序，RF取樣器電路之帶外線性係高於在頻率轉換電路之前通常需要存在獨立的RF濾波器的混頻器方法。另一個關鍵區別係在於開關控制終端(閘極，若開關為場效電晶體(FET))的阻抗係理想地高且不匹配於50歐姆。在此情況中，LO產生電路(例如，分頻器之網路)驅動高阻抗開關終端且理想地變換各開關於開啟及關閉狀態之間。

RF取樣器通常採用低成本商業應用，其中，在轉換至數位域之前需要頻率轉換。當前技術係採用矽技術，其中，開關、LO產生及基帶處理皆發生在相同晶片技術中。在相同晶片上執行所有功能為標準方法，因為其提供最低成本手段來達成功能且藉由在功能塊之間保持低寄生效應而實現最高效能。

本案發明人已瞭解，為了達到較高的RF效能，使用III-V族(例如，GaN)FET開關且同時針對LO產生及基帶處理使用矽會是恰當的。在LO產生電路及開關之間所需要的低寄生介面可透過異質或近異質封裝方法來予以達成，或藉由共振消除與在III-V族晶粒上之被動組件的結合線寄生來達成。近異質封裝方法之實例為美國麻州劍橋市之Charles Stark DraperLaboratory公司之整合超高密度封裝(iUHD)技術(美國專利第7,726,806 B2；8,017,451 B2；8,273,603 B2號)或Freescale半導體公司(公司總部在美國德州78735 William Cannon Drive West Aus T/N 6501)之重分佈晶片封裝(RCP)RCP技術。兩個封裝方法可藉由使用矽後端處理步驟來囊封兩個晶粒而實現全異MMIC技術之緊密靠近，其中，介電質及金屬層被光蝕刻地界定以產生互連，該互連具有類似於可在商業矽程序之後端中發現之互連的特性(電感顯著地低於結合線)。III-V族及矽技術之異質整合將提供類似的低寄生互連若使用更普通的封裝技術(諸如，晶片及導線)，則可以使用在III-V族晶粒上之被動結構以從結合線共振消除電感來達到在關注帶寬上所要的低寄生互連。

發明人已瞭解，III-V族開關被設計成使得關閉的位置在操作頻率處係接近零阻抗。可選擇性地使用在RF路徑中之被動結構以調諧消除與開關裝置有關的電容寄生。基帶濾波部被設計成可合併在III-V族與矽晶粒間之互連的寄生，使得寄生變成在輸入RF頻率處之通帶濾波器回應之部分。由於III-V族裝置比矽技術具有固有地較高電壓餘裕(voltage headroom)，因此兩者帶內(in-band)線性及帶外(out-of-band)線性在當前技術中可達到10至15分貝的改善。基帶及LO產生電路仍然在矽技術中，其中，用以調階RF取樣器架構之較大數量裝置及校準程序係易於達成。

發明人已瞭解，使用III-V族開關作為RF取樣器架構之部分可提供顯著的線性改善，使得該方法能與軍事系統之較高效能需求更相容。增強RF取樣器架構提供優於傳統基於III-V族之混頻器架構的優點，因為RF濾波功能可以在基帶執行以達到改善的濾波回應且同時具有最小插入損失。再者，當RF取樣器對於RF信號提供基帶的頻率轉換時，如同在相控陣列天線中波束形成多個RF信號係需要各個RF信號之獨立相位控制且將所有信號之總和成一組合輸出。

依照本發明之實施例，提供一信號取樣器，其具有：III-V族半導體，其具有形成於其中的複數N個電晶體開關，其中，N為整數，該電晶體開關係耦合至該取樣器之信號饋入的共同輸入，該複數N個開關之各者回應於饋入至該等開關之一者之取樣信號系列而取得該信號之樣本；及IV族(諸如，矽)半導體，其具有類比信號處理電路及用以產生複數N個取樣信號系列的產生器，該複數N個取樣信號系列之各者被饋入至該N個取樣器之對應的一個取樣器。該N個取樣信號系列中之各者被產生而具有週期T及工作循環T/N，並且該複數N個取樣信號系列之其中一個取樣信號系列中的該等取樣信號相對於在該複數N個取樣信號系列之另一個取樣信號系列中的該等取樣信號而言，該等取樣信號被延遲了時間T/N。

在本發明之一個實施例中，類比信號處理電路包含可控制的時間延遲器，其用以回應於脈波系列而產生該取樣信號系列，該時間延遲器依照饋入至該時間延遲器的時間延遲命令信號而將時間延遲施予該等脈波，且其中，該取樣信號之各者係由具有週期T及該工作循環T/N的該時間延遲器所產生，並且該等取樣信號系列之其中一個取樣信號系列中的取樣信號相對於該等取樣信號系列之另一個取樣信號系列中的取樣信號而言，該等取樣信號被延遲了時間T/N。

在本發明之一個實施例中，提供一頻率轉換電路，其具有複數N個信號通道；各個信號通道被饋入輸入信號及具有週期T及工作循環T/N的脈波系列。各個信號通道包含：取樣器，其耦合該輸入信號且可回應於取樣信號；及可控制的時間延遲器，其用以回應於該脈波系列而產生該取樣信號系列，該時間延遲器依照饋入至該時間延遲器的時間延遲命令信號而對該等脈波施予時間延遲。該取樣信號之各者係由在具有該週期T及該工作循環T/N的該等通道之各者中的時間延遲器所產生，並且該等取樣信號系列之其中一個取樣信號系列中的取樣信號相對於在該等取樣信號系列之另一個取樣信號系列中的取樣信號而言，該等取樣信號被延遲了時間T/N。

有了此一配置，在取樣信號系列之間的時間延遲可以係藉由個別可控制的時間延遲器來獨立控制。

在本發明之一個實施例中，提供相控陣列天線系統，其具有：(A)波束操縱電腦；(B)複數M個天線元件，其中，M為整數，該天線元件之各者係耦合至複數M個天線埠之對應者；(C)脈波系列源，在該系列中的脈波具有週期T及工作循環T/N；(D)複數M個頻率轉換/可變時間延遲電路。該M個頻率轉換/可變時間延遲電路之各者係耦合至該M個天線埠之對應者。該M個頻率轉換/可變時間延遲電路之各者包括：複數N個信號通道，其中，N為整數，該N個信號通道之各者係耦合至該M個天線埠之一者的該對應者。該信號通道之各者包含：取樣器，其耦合至該M個天線埠之一者的該對應者且可回應於被饋入至其的取樣信號；可控制的時間延遲器，其用以回應於耦合至在該信號通道之此一者中之該可控制的時間延遲器的脈波系列而在該信號通道之此一者中產生該取樣信號系列至該取樣器，該可控制的時間延遲器依照藉由該波束操縱電腦而被饋入至該可控制的時間延遲器的時間延遲命令信號而將時間延遲δ施予被耦合至在該信號通道之此一者中的該可控制的時間延遲器之該脈波系列中的該脈波。在該N個取樣信號系列中之該取樣信號之各者係藉由在具有週期T及工作循環T/N的該通道之各者中以在該N個取樣信號系列之一者中的該取樣信號相對於在該N個系列之另一者中的該取樣信號予以延遲時間T/N之可控制的時間延遲器所產生。

本發明之一或多個實施例之細節將闡述於以下附圖及說明中。本發明之其他特徵、目的及優點可從說明及圖式及申請專利範圍而瞭解。

10‧‧‧相控陣列天線

12‧‧‧陣列

14₁-14_M‧‧‧天線元件

16‧‧‧天線埠

16₁-16_M‧‧‧天線埠

18₁-18_M‧‧‧降頻轉換/時間延遲部

19‧‧‧基帶接收器

20‧‧‧局部振盪器

22‧‧‧線路

24‧‧‧波束操縱電腦

25‧‧‧工作循環

25a-25d‧‧‧取樣器/時間延遲部

26‧‧‧FET開關

26a‧‧‧取樣器

26b‧‧‧取樣器

26c‧‧‧取樣器

26d‧‧‧取樣器

28‧‧‧線路

28a‧‧‧線路

28b‧‧‧線路

28c‧‧‧線路

28d‧‧‧線路

30a‧‧‧時間延遲器

30b‧‧‧時間延遲器

30c‧‧‧時間延遲器

30d‧‧‧可變時間延遲器

31‧‧‧RF源

32‧‧‧相移器

36₁-36_M‧‧‧開關部

38‧‧‧電力感測器

38k‧‧‧第一電力感測器

40‧‧‧處理器

42‧‧‧記憶體

38₁-38₂‧‧‧電力感測器

700‧‧‧步驟

701‧‧‧步驟

702‧‧‧步驟

703‧‧‧步驟

704‧‧‧步驟

705‧‧‧步驟

706‧‧‧步驟

707‧‧‧步驟

708‧‧‧步驟

710‧‧‧步驟

800‧‧‧半導體配置

802‧‧‧III-V族半導體

803‧‧‧電路

804‧‧‧半導體

C₁-C₄‧‧‧電容器

圖1係依照先前技術用於相控陣列天線系統之無線電頻率波束形成系統的方塊圖；圖2A至2C係依照先前技術之RF取樣器架構之版本之概要圖及時序圖；圖3係依照本發明之具有波束形成網路及頻率轉換/時間延遲部之相控陣列天線系統的方塊圖；圖4係使用於依照本發明之圖3之相控陣列天線系統中之降頻轉換/時間延遲部之例示性的方塊圖；圖5A及5B係依照本發明使用於圖3及4之降頻轉換/時間延遲部之時序圖；圖6係依照本發明用於產生校準因數的方塊圖之測試配置，該校準因數係由圖3之波束操縱電腦相控陣列天線系統在產生校正因數時所使用，該校正因數係由波束操縱電腦在產生用於降頻轉換/時間延遲部之時間延遲時所使用；圖7係依照本發明由圖6之測試配置在產生校正因數時所使用之程序的流程圖；及圖8係依照本發明用於圖4之頻率轉換/時間延遲部之例示性頻率轉換/時間延遲部的半導體配置。

在各種不同圖式中，相同的元件符號指示相同的元件。

現請參考圖3，顯示相控陣列天線10，其具有M個天線元件14₁-14_M之陣列12，其中，M為整數。如圖所示，天線元件14₁-14_M之各者被耦合至對應於M個降頻轉換/時間延遲部18₁-18_M之複數個天線埠16₁-16_M之對應的一個天線埠。M個降頻轉換/時間延遲部18₁-18_M之各者在構造上係完全相同的，其中一例示性例子在此為在圖4中被詳細顯示的降頻轉換/時間延遲部18₁。降頻轉換/時間延遲部18₁-18_M之各者從在線路22上之LO源20饋入共同局部振盪器(LO)信號，在此之脈波系列具有週期T及 25個百分比工作循環的工作循環。降頻轉換/時間延遲相移器部18₁-18_M之各者：(1)將天線埠14₁-14_M處分別接收之RF信號轉換成一對差分基帶信號；一差分對為一(+)同相信號及一(-)同相信號且另一差分對為一(+)正交信號及一(-)正交信號；及(2)藉由波束操縱電腦(BSC)24依照饋入至降頻轉換/時間延遲部18₁-18_M之各者的一組時間延遲信號選擇性地提供一時間延遲至分別通過降頻轉換/時間延遲部18₁-18_M之信號，如圖所示。來自複數個降頻轉換/時間延遲部之該(+)同相信號被饋入(如圖3所示)至第一電容器C1；來自複數個降頻轉換/時間延遲部之該(-)同相信號被饋入至第一電容器C2；來自複數個降頻轉換/時間延遲部之該(+)正交信號被饋入至第一電容器C3；來自複數個降頻轉換/時間延遲部之該(-)正交信號被饋入至第一電容器C4；如圖所示。因此，此四個通道可被稱為：一(+)同相信號通道(在本文中有時亦稱為通道A)；一(+)正交信號通道(在本文中有時亦稱為通道B)；一(-)同相信號通道(在本文中有時亦稱為通道C)；及一(-)正交信號通道(在本文中有時亦稱為通道D)。電容器C1至C4之輸出被饋入至基帶接收器19，如圖所示。

現請參考圖4之更多細節，其中，顯示該M個降頻轉換/時間延遲部18₁-18_M之一個例示性例子，在此所示為降頻轉換/時間延遲部18₁，其包含：複數N個信號通道(N為整數，在此例如為4個信號通道(通道A至D)，其全部具有連接降頻轉換/時間延遲部18₁之天線埠16的輸入，如圖所示。信號通道之各者(通道A至D)在構造上係完全相同且分別包含取樣器/時間延遲部25a-25d，取樣器/時間延遲部25a-25d之各者包含：取樣器26a-26d，在此分別為具有閘極電極之場效電晶體(FET)，其被饋入線路28(如圖5A所示)上之取樣信號系列；此在線路28a-28d上之取樣信號系列係分別由可變時間延遲器30a-30d所產生，如圖所示。應瞭解，所有四個時間延遲器30a至30d饋入與被饋入至在線路22上之降頻轉換/時間延遲部18₁之該LO脈波系列相同的LO脈波系列。亦應瞭解到，參考圖3，相同的LO脈波系列透過線路22而被饋入至所有M個降頻轉換/時間延遲部18₁-18_M。由時間延遲器30a至30d所提供之時間延遲係藉由由波束操縱電腦BSC 24所饋入至時間延遲器30a-30d之時間延遲控制信號所控制，如圖所示。應瞭解到，四個時間延遲器30a至30d之各者藉由BSC 24而被饋入至四個時間延遲控制信號之對應的一個時間延遲控制信號，如圖所示。亦應瞭解，四組不同時間延遲控制信號被饋入至M個降頻轉換/時間延遲部18₁-18_M之一個不同的降頻轉換/時間延遲部，如圖3所示。

更特定言之，如圖5A所示，在線路22上之LO脈波系列(圖3)具有週期T及工作循環T/N(在此為T/4)。應瞭解到，N個取樣信號系列之各者係分別由在具有週期T及工作循環T/N之四個通道之各者中的時間延遲器30a至30d所產生。亦應瞭解到，在線路28a上N個取樣信號系列中之一個取樣信號系列之取樣信號相對於N個取樣信號系列中之另一取樣信號系列中的取樣信號而言，該等取樣信號被延遲了時間T/N。更特定言之，在線路28a上被饋入至在(+)正交信號通道中之取樣器26a之取樣信號系列相對於在線路28b上被饋入至在(+)同相信號通道中之取樣器26b之取樣信號系列而言係被延遲了時間T/4；在線路28b上被饋入至(-)同相信號通道中之取樣器26b之取樣信號系列相對於在線路28c上被饋入至在(+正交)信號通道中之取樣器26c之取樣信號系列而言係被延遲了時間T/4；及在線路28c上被饋入至在(-正交)信號通道中之取樣器26c之取樣信號系列相對於在線路28d上被饋入至在(-正交)信號通道中之取樣器26d之取樣信號系列而言係被延遲了時間T/4。

應瞭解到，當波束操縱電腦24導引波束於視軸上時，在線路28a上所有降頻轉換/時間延遲部18₁-18_M之(+)同相通道中之取樣脈波系列為同相；然而，若波束操縱電腦24想要導引波束偏離視軸一角度，則波束操縱電腦24產生時間延遲信號至在M個頻率轉換/時間延遲部18₁-18_M中之時間延遲器30a至30d以使在(+)同相通道中之取樣脈波系列被延遲一數量△，該數量△係藉由以下將描述之校準程序所判定(如圖5B所示)。應瞭解到，在其他通道中產生之時間延遲維持上述之關係：在線路28a上被饋入至在(+)正交信號通道中之取樣器26b之取樣信號系列相對於在線路28a上被饋入至在(+)同相信號通道中之取樣器26a之取樣信號系列而言被延遲了時間T/4；在線路26c上被饋入至在(-)同相信號通道中之取樣器26c之取樣信號系列相對於被饋入至在(+)正交信號通道中之取樣器26b之取樣信號系列而言被延遲了時間T/4；及在線路28c上被饋入至在(-)正交信號通道中之取樣器26c之取樣信號系列相對於在線路28d上被饋入至在(-正交)信號通道中之取樣器26d之取樣信號系列而言被延遲了時間T/4。

現請參考圖6，其中，顯示用以產生校準因數之測試配置之方塊圖，該校準因數係由波束操縱電腦24在產生校正因數時所使用，該校正因數係由波束操縱電腦在產生用於時間延遲器30a至30d的時間延遲時所使用以接著可實現時間延遲器30a至30d可產生在上述結合圖5A及5B之線路28a至28d上的取樣信號系列。

該測試配置包含RF源31。RF源31之輸出被饋入至M個降頻轉換部/時間延遲部18₁-18_M之(+)同相及(-)同相通道(通道及C)，且RF源被饋入(在通過一90度相移器32之後)至M個降頻轉換部/時間延遲部18₁-18_M之(+)正交通道及(-)正交通道(通道B及D)，如圖所示。M個降頻轉換部/時間延遲部18₁-18_M之(+)同相及(-)同相通道(通道B及D)之輸出被選擇性地耦合(分別透過開關部36₁至36_M)至各自的電容器C₁及C₂。電容器C₁及C₂被耦合至第一電力感測器38₁(如圖所示)，且M個降頻轉換部/時間延遲部18₁至18_M之(+)正交通道及(-)正交通道被選擇性耦合(分別透過開關部36₁至36_M)至各自的電容器C₃及C₄，如圖所示。電容器C₃及C₄被耦合至第二電力感測器38₂，如圖所示。

電力感測器38₁、38₂被耦合至處理器40。該處理器40操作開關部36₁至36_M，並且以結合圖7所描述之依序的方式來判定用於M個降頻轉換/時間延遲部18₁-至18_M之各者的校準或校正因數ε_{A_C}及ε_{B_D}。總而言之，判定用於M個降頻轉換/時間延遲部18₁至18_M之各者的校正因數ε_{A_C}及ε_{B_D}係依序地儲存在波束操縱電腦24中之記憶體42中，且由在圖3所示之波束操縱電腦24系統10之正常波束形成操作期間使用來產生用於取樣器26a至26d可變時間延遲器30a至30d之時間延遲控制信號。

現請參考圖7，局部振盪器20產生25%的工作循環脈波系列至在M個頻率轉換/時間延遲部18₁-18_M之一者中之所有四個降頻轉換器/時間延遲通道(通道A至D)中的可變的時間延遲器30a至30d(步驟700)。藉由RF源31所產生之同相RF信號被饋入至M個降頻轉換器/時間延遲部18₁至18_M之所選擇的其中一個降頻轉換器/時間延遲部之通道A及C(步驟701)，且同時在相位上藉由相移器32偏移90度之RF信號被饋入至M個降頻轉換器/時間延遲部18₁至18_M之該所選擇的一個降頻轉換器/時間延遲部之通道B及D(步驟702)。

以下描述兩個程序(序程序A及程序B)，在此實例中，在此係要被執行以同時判定用於M個降頻轉換/時間延遲部18₁至18_M之各者的校準或校正因數ε_{A_C}及ε_{B_D}。

程序A

波束操縱電腦24在該所選擇的降頻轉換器/時間延遲部18₁至18_M之通道C中施加半個週期時間延遲T/2至時間延遲器30c(步驟703)。波束操縱電腦24相對於施加至通道A之時間延遲器30a的脈波系列而言，改變了提供至時間延遲器30c之半個週期的時間延遲，同時測量由通道A及C所饋入的電力感測器38₁來判定產生最大電力輸出之相關時間延遲ε_{A_C}(步驟705)。校準因數ε_{A_C}被儲存在波束操縱電腦24之記憶體42中(步驟707)。

程序B

波束操縱電腦24在所選擇的降頻轉換器/時間延遲部18₁至18_M之通道B中施加四分之一時間週期延遲(T/4)至時間延遲器308b，及在通道D中時間延遲30d的四分之三週期時間延遲(3T/4)(步驟704)。波束操縱電腦24相對於被提供至通道B之時間延遲器30b之四分之一週期時間延遲(T/4)而言，改變了在饋入至時間延遲器30d之脈波系列中之四分之三週期時間延遲，同時測量藉由通道B及D饋入之電力感測器382中的電力來判定產生最大電力輸出之相關時間延遲ε_{B_D}(步驟706)。校準因數ε_{B_D}被儲存在波束操縱電腦24之記憶體42中(步驟708)。

程序A及B一直持續進行，直到校準因數ε_{A_C}及ε_{B_D}已經判定所有M個頻率轉換/時間延遲部18₁至 18_M(步驟710)為止。

然後，整個相控陣列系統10被校準以判定用於M個頻率轉換/時間延遲部18₁至18_M之時間延遲器30a至30d的時間延遲命令以藉此產生用於相控陣列天線系統之適當的波束角度。例如，若使用R位元(其中，R為整數)時間延遲器，則回應於2^R組的四個時間延遲器的一個對應時間延遲器可產生2^R波束角度被提供至在M個頻率轉換/時間延遲部之各者之四個通道(通道A、B、C及D)中之時間延遲器。

為了校準用於2^R組的四個時間延遲之各者之每個頻率轉換/時間延遲部，較早在圖7中所描述及說明之校準程序以RF源(31)執行設定對應於360/2^R度之相位增量。例如，0度的情況將設定RF源之相位鎖定至LO源(22)，而且執行校準程序以判定校準值且這些值接著儲存在記憶體中。RF源(31)接著相對於LO源(22)前進360/2^R度(若R=5，這將會是11.25度)。接著針對此相位設定執行校準程序。此程序針對所有2^R相位狀態而持續進行，且接著針對所有M個頻率轉換/時間延遲部來進行。在用於所有M個頻率轉換/時間延遲部之的所有2^R相位狀態之校準設定被儲存在記憶體中之後，系統此時校準所有所要的波束位置，其中，特定的波束位置係藉由依照在相控陣列中之各個天線元件之相對相位與所產生的遠場波束型樣之間的標準關係而在所有M個頻率轉換/時間延遲部之間的相對時間延遲來判定。

接著，請參考圖8，其顯示用於M個頻率轉換/時間延遲部(在此為部18₁)之一例示性例子之半導體配置800。該部包含：III-V族(例如，砷化鎵(GaAs或氮化鎵(GaN))半導體802，其具有形成於其中之具有源極電極(S)之四個場效電晶體(FET)開關26至26d(取樣器)，該開關藉由RF所饋入，如圖所示；分別藉由在線路28a至28d上之取樣信號所饋入之閘極G(如圖所示)；及IV族(例如，矽)半導體804，其具有類比信號處理電路，其包含分別耦合至FET開關26a至26d之汲極電極(D)的四個電容器C₁至C₄)，如圖所示、四個可變的時間延遲器30a至30d，及用於產生四個可變的時間延遲器30a至30d之脈波系列之LO產生器20。在LO產生電路與開關之間的低寄生介面可透過上述(iUHD技術或重分佈晶片封裝(RCP))技術之異質或近異質III-V族/IV族封裝技術或共振消除在III-V族晶粒上之被動組件的結合線寄生來達成。更特定言之，III-V族半導體802可具有被動元件之電路803，諸如電感器及電容器C，如圖所示，其被配置成將任何與開關26a至26d相關的寄生調諧消除(移除)已達到在關注頻帶上之50歐姆的阻抗匹配。應瞭解到，若有需要，可使用並聯/串聯被動元件之組合。

可變時間延遲電路30a至30d可例如包含習知數位控制延遲線路或習知電壓控制延遲線路(VCDL)以及習知數位至類比轉換器(DAC)。該VCDL為一系列反相器組合，且在數個反相器上之供應電壓被連接至控制電壓以取代替額定供應電壓。由於此控制電壓減少，通過VCDL電路之延遲會增加。如上所述，一簡單的DC DAC用以基於由波束操縱電腦24所供應之數位命令來產生控制電壓。DVDL可例如包含鏈接在一起的R個反相器，而第一個及第R個反相器以額定供應電壓供電而其他內部反相器則由控制電壓供電。控制電壓係藉由DAC(每一個VCDL一個DAC，其中，每個VCDL可含有一些數量的反相器)所供應。

配置800可形成在具有III-V族及IV族兩者之同一個基板上，如發明人為Kaper等人且命名為“Semiconductor structures having both elemental and compound semiconductor devices on a common substrate”之美國專利第7,994,550號中所描述，且讓渡給與本專案申請案相同的受讓人，或形成在兩個不同基板上；一個為III-V族且另一個為IV族。

現應可理解，依照本發明之信號取樣器包含：III-V族半導體，其具有形成於其中的複數N個電晶體開關，其中，N為整數，該電晶體開關係耦合至該取樣器之信號饋入的共同輸入，該複數N個開關之各者回應於饋入至該等開關之一者之取樣信號系列而取得該信號之樣本；IV族半導體，其具有類比信號處理電路及用以產生複數N個取樣信號系列的產生器，該複數N個取樣信號系列之各者被饋入至該N個取樣器之對應的一個取樣器；其中，該N個取樣信號系列中之各者被產生而具有週期T及工作循環 T/N，並且該複數N個取樣信號系列之其中一個取樣信號系列中的該等取樣信號相對於在該複數N個取樣信號系列之另一個取樣信號系列中的該等取樣信號而言，該等取樣信號被延遲了時間T/N。該信號取樣器亦可包含特徵，其中，該類比信號處理電路包含可控制的時間延遲器，其用以回應於脈波系列而產生該取樣信號系列，該時間延遲器依照饋入至該時間延遲器的時間延遲命令信號而將時間延遲施予該等脈波，且其中，該取樣信號之各者係由具有週期T及該工作循環T/N的該時間延遲器所產生，並且該等取樣信號系列之其中一個取樣信號系列中的取樣信號相對於該等取樣信號系列之另一個取樣信號系列中的取樣信號而言，該等取樣信號被延遲了時間T/N。

已經描述本發明之若干實施例。然而，可以理解的是，可在不違背本發明之精神及範疇的情況下實行各種不同的修改。例如，該複數M個RF取樣器可共存在同一III-V族及IV族晶粒上，其中，IV族基帶電路及LO產生電路之部分可被共用。因此，其他實施例係在以下申請專利範圍的範疇中。