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TWI567865B - 具有撓性基底之半導體組件 - Google Patents

具有撓性基底之半導體組件 Download PDF

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TWI567865B
TWI567865B TW104104233A TW104104233A TWI567865B TW I567865 B TWI567865 B TW I567865B TW 104104233 A TW104104233 A TW 104104233A TW 104104233 A TW104104233 A TW 104104233A TW I567865 B TWI567865 B TW I567865B
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semiconductor material
dielectric
semiconductor
flexible substrate
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TW104104233A
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TW201546952A (zh
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尼洛依 穆可吉
拉維 皮拉瑞斯提
布萊恩 道爾
漢威 陳
山薩塔克 達斯古塔
瓦路里 拉歐
馬可 拉多撒福傑維克
羅伯特 喬
Original Assignee
英特爾股份有限公司
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Publication date
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Description

具有撓性基底之半導體組件
本發明一般是有關半導體裝置之領域，而更特別地，是有關具有撓性基底之半導體組件。
已進行一些嘗試以開發用於穿戴式或其他裝置之撓性電子電路。於這些裝置中，撓性通常已犧牲電性能來獲得。高性能的、單晶的半導體無法被輕易地生長於典型的、非晶的撓性基底上。此外，因為用於現有的撓性電子電路中之基底無法承受高處理溫度，所以僅使用了具有低處理溫度之半導體材料；因為這些材料通常較具有高處理溫度之材料更低的性能，所以撓性電子電路之電性能已被限制。
102‧‧‧單晶III-V族材料
104‧‧‧單晶III-氮化物族材料
106‧‧‧單晶矽奈米膜材料
108‧‧‧過渡金屬二硫化物
110‧‧‧非晶氧化物
112‧‧‧多晶矽
114‧‧‧聚合物
116‧‧‧非晶矽
120‧‧‧第一x軸
122‧‧‧y軸
124‧‧‧第二x軸
200‧‧‧半導體組件
202‧‧‧撓性基底
204‧‧‧多晶電介質
206‧‧‧多晶半導體材料
208‧‧‧微粒邊界
210‧‧‧微粒
212‧‧‧微粒
214‧‧‧微粒邊界
216‧‧‧間隔
218‧‧‧厚度
220‧‧‧暴露表面
222‧‧‧表面
300‧‧‧組合
400‧‧‧組合
402‧‧‧電介質
500‧‧‧組合
504‧‧‧暴露表面
600‧‧‧組合
602‧‧‧半導體材料
800‧‧‧IC裝置
804‧‧‧基底
808‧‧‧電晶體
810‧‧‧源極及/或汲極(S/D)
812‧‧‧閘極
814‧‧‧S/D接點
816‧‧‧互連結構
818‧‧‧裝置層
820、822‧‧‧互連層
824‧‧‧電介質層
826‧‧‧接合墊
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
實施例將藉由以下配合後附圖形之詳細描述而被輕易地瞭解。為了協助此描述，類似的參考數字係指定類似的結構元件。實施例係藉由範例(而非藉由限制)而被闡明 於後附圖形之圖中。
圖1為一圖形，其闡明針對各種半導體材料及各種撓性基底之集成的處理溫度限制。
圖2為一半導體組件之分解側視圖，依據各個實施例。
圖3-7為用以製造圖2之半導體組件的製程中之各個階段的側視圖，依據各個實施例。
圖8為一種可包括文中所揭露之一或更多半導體組件的積體電路(IC)裝置之一部分的橫斷面視圖。
圖9為一種用以製造包括半導體組件之IC裝置的說明性製程之流程圖，依據各個實施例。
圖10概略地闡明一種可包括如文中所揭露之一或更多半導體組件的計算裝置，依據各個實施例。
【發明內容與實施方式】
半導體組件、及相關的積體電路裝置和技術之實施例被揭露於文中。於某些實施例中，半導體組件可包括撓性基底、多晶半導體材料、及配置於並相鄰於撓性基底與多晶半導體材料之間的多晶電介質。多晶半導體材料可包括多晶III-V族材料、多晶II-VI族材料或多晶鍺。
文中所揭露之半導體組件及相關技術可致能撓性基底上之電晶體裝置層的形成，其具有優於現存撓性基底積體電路(IC)裝置的增進性能。特別地，文中所揭露之半導體組件及相關技術致能多晶III-V族材料、多晶II-VI族 材料或多晶鍺之直接沈積或生長於撓性基底上。
於某些實施例中，這些多晶半導體材料可具有較撓性基底目前所使用之半導體材料更大的電子移動率(諸如非晶半導體材料或多晶矽)。增進的電子移動率可導致半導體組件上所形成之電晶體的增進的電性能。
於某些實施例中，這些多晶半導體材料可被處理以較其他具有類似電性能(例如，類似電子移動率)之半導體材料更低的溫度。特別地，於這些材料之處理期間所需的最大溫度(例如，於生長或退火階段)可低於其具有類似電性能之其他半導體材料。因此，其可能在針對這些其他半導體材料所需的處理溫度時會融化、變型或者降低的撓性基底可被使用於文中所揭露的多晶半導體材料。此可致能新的撓性基底材料之使用於IC裝置中而不會實質上犧牲電性能。
於以下詳細描述中，參考其形成其一部分的後附圖形，其中類似的數字係指定遍及全文之類似部件，且其中係藉由可被實行之說明性實施例來顯示。應理解其他實施例可被利用，且結構或邏輯改變可被實行而不背離本發明之範圍。因此，下列詳細描述並非被取其限制性意義，且實施例之範圍係由後附申請專利範圍及其同等物來界定。
各個操作可被描述為多重離散的依序動作或操作，以一種最有助於瞭解所請求標的之方式。然而，描述之順序不應被當作暗示這些操作一定是跟順序相關的。特別地，這些操作可不以所提呈之順序來執行。所述之操作可被執 行以與所述實施例不同的順序。各種額外操作可被執行及/或所述的操作可被省略於額外的實施例中。
為了本發明之目的，用語「A及/或B」表示(A)、(B)、或(A及B)。為了本發明之目的，用語「A、B及/或C」表示(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。
描述係使用用語「於一實施例中」、或「於實施例中」，其可指稱一或更多相同或者不同的實施例。再者，術語「包含」、「包括」、「具有」等等(如針對本發明之實施例所使用者)為同義的。
圖1為一圖形，其闡明針對各種半導體材料及各種撓性基底之集成的處理溫度限制。第一x軸120代表用於電晶體通道之各種半導體材料的處理期間(例如，外延及退火期間)通常所需要的最大溫度。y軸122代表在處理後之半導體材料的電子移動率。數種半導體材料之範圍被闡明於圖1中，包括單晶III-V族材料102、單晶III-氮化物族材料104、單晶矽奈米膜材料106、過渡金屬二硫化物108、非晶氧化物110(諸如氧化銦鎵鋅)、多晶矽112(例如，低溫多晶矽)、聚合物114(諸如稠五苯)及非晶矽116(諸如氫化非晶矽)。部分這些材料可藉由直接生長或沈積而被形成(諸如材料102、104、106及108)而其他材料可藉由層轉移而被形成(諸如材料110、112及114)。圖1之圖形的右上角落中之材料可為單晶材料，其不包括可能造成電子之散射的微粒邊界，且其因而 可具有高的電性能。
第二x軸124代表各種撓性基底材料之約略最大可容許處理溫度。數個撓性基底材料被闡明於圖1中，包括聚對酞酸乙二酯(PET，78度C)、熱穩定化的PET(HS-PET)(100度C)、聚萘二甲酸乙二醇酯(PEN，120度C)、聚碳酸酯樹脂非晶熱塑性聚合物(諸如PC-LEXAN，150度C)、高熱聚碳酸酯共聚物(諸如LEXAN XHT，220度C)、聚醚碸(PES，220度C)、聚醯亞胺(諸如KAPTON，400度C)及撓性玻璃(諸如無鹼硼矽酸鹽，例如，WILLOW GLASS，500度C)。
圖1指示其許多半導體材料需要超過許多撓性基底材料之最大可容許處理溫度的處理溫度。特別地，較高性能的半導體材料(例如，那些具有最大電子移動率者)常需要特別高的最大處理溫度，而留下極少(假如有任何)選擇給溫度相容的撓性基底材料。圖1亦指示其與數種撓性基底材料溫度相容的半導體材料通常為較低性能的半導體材料(例如，那些具有最低電子移動率者)。
文中所揭露之半導體組件的實施例可包括多晶半導體材料，其係溫度相容與許多撓性基底材料(例如，藉由具有少於400度C之最大處理溫度)而同時具有優於現存「低溫」半導體材料之增進的電性能。特別地，文中所揭露之多晶半導體材料可具有較許多現存半導體材料更接近於圖1之圖形的左上角落之溫度及性能特性(或確實地，接近於III-V族、II-VI族或鍺材料之非晶形式)。雖然多 晶半導體材料之微粒邊界可造成電子散射，但是此散射可較非晶材料中更為有限的，而因此多晶半導體材料可展現優於此類非晶材料之增進的性能。
於某些實施例中，文中所揭露之半導體組件的多晶半導體材料可被形成於多晶電介質上。多晶電介質之微粒邊界可提供用於形成多晶半導體之微粒的成核部位。這些成核部位可為半導體材料中之結晶化微粒的形成所將減少局部能量的高能量部位。因此，多晶電介質之微粒的控制可導致多晶半導體材料之微粒的控制。利用撓性基底之現存的沈積技術通常將半導體材料直接地沈積於撓性基底上。當撓性基底為非晶(如其通常者)時，由撓性基底所提供之成核部位為不規則的；因此，在非晶基底上之半導體材料的沈積後所發生之任何結晶化亦可為不規則的，且無法展現多晶或結晶半導體材料之有利的電性質。欲將撓性基底上之沈積後的半導體材料之晶體結構「規律化」的企圖可能需要高於撓性基底之溫度能夠承受。
圖2為一半導體組件200之分解側視圖，依據各個實施例。半導體組件200可包括撓性基底202、多晶電介質204、及多晶半導體材料206。多晶電介質204可被配置於撓性基底202與多晶半導體材料206之間，且可鄰接於撓性基底202之表面220及多晶半導體材料206之表面222。
撓性基底202可被形成自任何希望用於撓性電子應用之撓性基底材料。例如，於某些實施例中，撓性基底202 可被形成自聚對酞酸乙二酯、聚萘二甲酸乙二醇酯、聚碳酸酯材料、聚醚碸材料、聚醯亞胺材料、或無鹼硼矽酸鹽之一或更多者。於某些實施例中，撓性基底202可為非晶材料(例如，其組成分子未被區域地或完整地配置以規律型態的一種材料)。
於某些實施例中，撓性基底202可具有小於400度C之最大處理溫度。此最大處理溫度可代表超過其撓性基底202無法維持其所欲性質之溫度。例如，於某些實施例中，撓性基底202可具有小於400度C之融化溫度。
多晶電介質204可被形成自其可被形成有多晶結構(例如，具有組成分子之區域規律配置的結構)之任何電介質材料。例如，於某些實施例中，多晶電介質204可包括二氧化鈦、二氧化矽或二氧化鋁之一或更多者。多晶電介質204可包括多數微粒210，以其各微粒由組成分子之實質上規律配置所形成。多晶電介質204之微粒210可由微粒邊界208所分離。微粒邊界208可代表介於具有不同分子配置定向的微粒210之間的介面。
多晶電介質204之微粒210及微粒邊界208的圖2中之圖示為圖形式的，且微粒210及微粒邊界208之尺寸和形狀可於不同的電介質材料及製程之間改變。於某些實施例中，介於多晶電介質204的至少某些微粒邊界208之間的間隔216可為約50奈米至約200奈米之等級。
多晶半導體材料206可被形成自其能夠被配置為多晶結構之任何半導體材料。例如，於某些實施例中，多晶半 導體材料206可包括多晶III-V族材料、多晶II-VI族材料或多晶鍺。例如，多晶半導體材料206可包括銻化銦、氮化銦鎵、或氮化銦。其中多晶半導體材料206包括多晶II-VI族材料之實施例對於光電子應用可能是特別有利的。
多晶半導體材料206可包括多數微粒212，以其各微粒由組成分子之實質上規律配置所形成。多晶半導體材料206之微粒212可由微粒邊界214所分離。微粒邊界214可代表介於具有不同分子配置定向的微粒212之間的介面。於某些實施例中，多晶電介質204之微粒邊界208可提供用於形成多晶半導體材料206之微粒212的成核部位。
多晶半導體材料206可被形成以具有不同的電、物理及/或光學性質。於某些實施例中，多晶半導體材料206之厚度218可介於約5奈米與約250奈米之間。於某些實施例中，多晶半導體材料206之厚度218可為500奈米或更大。於某些實施例中，多晶半導體材料206之電阻值可小於每平方2000歐姆(例如，針對具有約500奈米之厚度的多晶半導體材料)。片電阻值可為優於多晶半導體材料206之非晶形式的片電阻值之改良。例如，多晶半導體材料206之非晶形式的片電阻值可大於每平方3000歐姆(例如，針對具有約500奈米之厚度的多晶半導體材料)。
圖3-7為用以製造半導體組合200之製程中之各個階 段的側視圖，依據各個實施例。
圖3描繪在提供撓性基底202後所形成之組合300。撓性基底202可具有以上參考圖2所討論之任何實施例的形式。例如，於某些實施例中，撓性基底202可為非晶材料。撓性基底202可具有暴露表面220。
圖4描繪在電介質402被沈積於撓性基底202之表面220上後所形成的組合400。於某些實施例中，電介質402可為非晶材料於沈積之時，且可接著被處理以將電介質402轉變為多晶電介質(如以下參考圖5所討論者)。例如，電介質402可為一種使用傳統旋塗技術而被旋塗至撓性基底202上的非晶電介質。於某些實施例中，電介質402可為多晶形式於(或實質上於)沈積之時，且因而可能無須許多或任何進一步處理來形成多晶電介質。例如，於某些實施例中，電介質402可為藉由原子層沈積(ALD)所形成之多晶電介質。
圖5描繪在組合400被處理以從電介質402形成多晶電介質204後所形成的組合500。於某些實施例中，用以從電介質402形成多晶電介質204所執行的處理可包括退火電介質402。例如，多晶電介質204可包括使用ALD而於300度C所沈積的二氧化鈦。於某些實施例中，多晶電介質204之微粒210的微粒邊界間隔216可為約50奈米、約100奈米、約200奈米、或更大。如上所述，於某些實施例中，由圖5所表示之處理可不被執行。所形成的多晶電介質204可具有暴露表面504。
圖6描繪在半導體材料602被沈積於撓性基底204之表面504上後所形成的組合600。於某些實施例中，半導體材料602可為非晶材料於沈積之時，且可接著被處理以將半導體材料602轉變為多晶半導體材料(如以下參考圖7所討論者)。例如，半導體材料602可為濺射沈積於多晶電介質204之表面504上的非晶半導體材料。此濺射沈積可發生於約室溫。於某些實施例中，此濺射沈積可發生於約15度C與約30度C之間的溫度。濺射沈積可為用以沈積半導體材料602之有利的技術，因為其可被輕易地實施以高容量及大面積。某些製程，諸如化學氣相沈積(CVD)，可能不具有低於400度C之先質，而因此該些製程在當加工許多撓性基底時可能是不適當的。於某些實施例中，半導體材料602可包括在約室溫(例如，25度C)所濺射的非晶銻化銦。
於某些實施例中，半導體材料602可為多晶形式於(或實質上於)沈積之時，且因而可能無須許多或任何進一步處理來形成多晶半導體材料。例如，於某些實施例中，半導體材料602可被沈積於多晶電介質204之表面504上，在介於約200度C與約400度C之間的溫度。此高溫沈積可導致多晶半導體材料被形成於表面504上而無實質上額外的處理。於某些實施例中，多晶電介質204可在半導體材料602之沈積前被加熱，且多晶電介質204之熱可足以導致多晶半導體材料被形成於表面504上而無實質上額外的處理。於某些實施例中，濺射沈積可被用以提 供半導體材料602至已加熱基底(加熱至高達約350度C至約400度C之溫度)。
圖7描繪在組合600被處理以從半導體材料602形成多晶半導體材料206後所形成的半導體組合200(圖2)。於某些實施例中，用以從半導體材料602形成多晶半導體材料206所執行的處理可包括退火半導體材料602。例如，多晶半導體材料206可藉由在包括銻化銦之半導體材料602的400度C形成氣體退火而被形成。且退火可包括爐退火、快速熱退火、及/或閃光退火，舉例而言。
退火之時間及溫度可依據常見技術而被判定。例如，於某些實施例中，多晶半導體材料602可由500奈米之厚度的銻化銦所形成，且退火可被執行於400度C五分鐘。圖7中所示之處理可發生在取決於半導體材料602、下方層、半導體材料602的厚度、及半導體材料602中的應力(舉例而言)之溫度範圍。於某些實施例中，從半導體材料602形成多晶半導體材料206可發生在當半導體材料206被沈積於多晶電介質204上時的較低溫度，相較於非晶基底上之沈積，由於多晶電介質204所提供之增加數目的成核部位。
於某些實施例中，半導體材料602可藉由濺射沈積而被沈積以非晶形式，且進一步處理可包括雷射融化已濺射沈積的非晶半導體材料602來形成多晶半導體材料206。雷射融化可涉及使用高溫雷射製程(例如，大於1400度 C)於半導體材料602之局部區域以致撓性基底202可僅經歷200度C或更低的溫度。雷射融化可能更適於單化合物材料，因為多化合物材料之成分可能具有蒸汽壓力差異，其造成某些成分於雷射製程期間蒸發。因此，針對單化合物材料所開發之雷射製程可能無法輕易地適於多化合物材料。於某些實施例中，於雷射融化期間的多化合物材料之不同化合物的蒸發可藉由下列方式而被減輕：沈積保護蓋(例如，氮化矽或氧化矽)於多化合物材料上、接著在雷射處理後移除保護蓋(例如，藉由蝕刻)。如上所述，於某些實施例中，由圖7所表示之處理可不被執行。
於半導體材料602之處理(例如，如圖7中所示者)期間，多晶電介質204可作用為用以將半導體材料602結晶化成多晶半導體材料206之成核層。特別地，多晶電介質204之微粒邊界208可提供用於形成多晶半導體材料206之微粒212的結晶化之異質成核部位。因此，多晶半導體材料206之微粒212的尺寸及型態可相關於多晶電介質204之微粒210的尺寸及型態。特別地，假如多晶電介質204之微粒210為實質上均勻的尺寸，則多晶半導體材料206之微粒212亦可為實質上均勻的。多晶半導體材料206上之微粒212的尺寸之較大均勻度可提供優於較不均勻材料之增進的電性能。例如，於其中多晶半導體材料206包括銻化銦之某些實施例中，容許多晶半導體材料206於多晶電介質204上結晶化可導致小於2000每平方歐姆之片電阻值(例如，針對具有約500奈米之厚度的多 晶半導體材料)。相較之下，容許多晶半導體材料206於非晶材料(例如，玻璃)上直接地結晶化可導致大於3000每平方歐姆之片電阻值(例如，針對具有約500奈米之厚度的多晶半導體材料)。
即使許多半導體材料及撓性基底之不相容的溫度限制可被克服，撓性基底仍無法提供足夠規律的成核部位以供形成適當規律的多晶半導體材料。多晶電介質204(其係插入於多晶半導體材料206與撓性基底202之間)可提供所欲之規律的成核部位。多晶電介質204之成核部位的密度之控制(例如，藉由供形成多晶電介質204之微粒的條件下之多晶電介質204中所包括的材料之控制)可致能多晶半導體材料206之微粒212的密度之控制。例如，於某些實施例中，增加於多晶電介質204所被形成之下的溫度可增加微粒210之尺寸。於某些實施例中，增加多晶電介質204之厚度可導致在較針對多晶電介質204之較窄實施例所將達成的更低溫度下之結晶化。
於某些實施例中，多晶電介質204之材料的選擇及多晶半導體材料206之材料的選擇可被連結。特別地，於某些實施例中，這些材料可被選擇以具有類似的晶格常數及/或晶體結構。當如此選擇時，多晶電介質204可提供用於形成多晶半導體材料206之微粒212的「模板」。所得的多晶半導體材料206可具有一種有紋路的(或較佳的定向)微粒結構，其提供增進的電性能。
文中所揭露之半導體組合(諸如半導體組合200)可 被使用為電及/或光學電路裝置中之半導體基底。特別地，裝置(諸如電晶體)可被形成於多晶半導體材料206上及/或中，以類似於傳統半導體電路製造技術之方式(例如，那些於矽或其他半導體晶圓上所執行者)。例如，半導體組合200可被包括於IC裝置之裝置層中(例如，如以下參考圖8所討論者)。然而，因為半導體組合200包括撓性基底202，所以半導體組合200可得以彎曲及可另以傳統硬基底(諸如矽晶圓)所無法達成的方式來形成。因此，文中所揭露之半導體組合的應用範圍可較傳統硬電路的應用範圍更寬廣。
可達成的移動率可根據材料、製程、及其他變數而改變。例如，於某些實施例中，利用在400度C五分鐘所執行的退火(例如，如以上參考多晶半導體材料602所討論者)，以500奈米之厚度所形成的銻化銦材料可達成約每伏特秒50平方公分之移動率。移動率可為電荷載子密度的函數，而多晶材料之移動率可為微粒尺寸(相關於散射中心之數目)、微粒定向、及微粒所交會之角度(舉例而言)的函數。製程可被控制以達成所欲的性質。
文中所揭露之半導體組合及相關技術可被包括於IC裝置中。圖8為一種包括裝置層818(其可包括文中所揭露之一或更多半導體組合)IC裝置800之一部分的橫斷面視圖，依據各個實施例。
IC裝置800可被形成於基底804上(其可具有文中所揭露之任何半導體組合200的形式)。特別地，基底 804可具有撓性基底(諸如撓性基底202)、多晶電介質(諸如多晶電介質204)、及多晶半導體材料(諸如多晶半導體材料206)。基底804之半導體材料可包括(例如)N型或P型材料系統。
於某些實施例中，IC裝置800可包括配置於基底804上之裝置層818。裝置層818可包括通道，其提供基底804上所形成之一或更多電晶體808的特徵。裝置層818可包括(例如)一或更多源極及/或汲極(S/D)810、用以控制介於S/D區810間之電晶體808中的電流之閘極812、及用以將電信號發送至/自S/D區810之一或更多S/D接點814。電晶體808可包括為了簡潔之目的而未描繪出之額外特徵，諸如裝置隔離區、閘極接點，等等。電晶體808不限於圖8中所示之類型及組態而可包括多種其他的類型及組態，諸如平面及非平面電晶體，諸如二或雙閘極電晶體、三閘極電晶體、及環繞閘極(AAG)或圍繞閘極電晶體，其某些可被稱為FinFET(場效電晶體)。於某些實施例中，裝置層818可包括邏輯裝置或記憶體裝置之一或更多電晶體或記憶體單元、或其組合。於某些實施例中，裝置層818可包括光學裝置。來自II-VI家族之多晶半導體材料於光學應用中可能是特別有用的。
電信號，諸如(例如)，電力及/或輸入/輸出(I/O)信號可透過一或更多配置於裝置層818上之互連層820及822而被發送至及/或自裝置層818之電晶體808。例如，裝置層818之導電特徵，諸如(例如)閘極812及S/D接 點814可被電耦合與互連層820及822之互連結構816。互連結構816可被組態於互連層820及822內以發送電信號，依據多種設計且不限於圖8中所描繪之互連結構816的特定組態。例如，於某些實施例中，互連結構816可包括填充有導電材料(諸如金屬)之溝槽結構(有時稱為「線」)及/或通孔結構(有時稱為「孔」)。於某些實施例中，互連結構816可包含銅或另一適當的導電材料。於某些實施例中，光學信號可被發送至及/或自裝置層818以取代或附加於電信號。
互連層820及822可包括配置於互連結構816之間的電介質層824，如圖可見。於某些實施例中，第一互連層820(稱為金屬1或「M1」)可被形成直接於裝置層818上。於某些實施例中，第一互連層820可包括互連結構816之部分，其可被耦合與裝置層818之接點(例如，S/D接點814)。
額外互連層(為了易於闡明而未顯示)可被形成直接於第一互連層820上並可包括互連結構816以與第一互連層820之互連結構耦合。
IC裝置800可具有一或更多形成於互連層820及822上之接合墊826。接合墊826可被電耦合與互連結構816並組態成將電晶體808之電信號發送至其他外部裝置。例如，焊料接合可被形成於一或更多接合墊826上以將包括IC裝置800之晶片機械地及/或電地耦合與另一組件(諸如電路板)。IC裝置800可具有其他替代組態以發送信 號自其他實施例中所描繪者以外的互連層820及822。於其他實施例中，接合墊826可被取代以或者可進一步包括其他類似特徵(例如，柱)，其係將信號發送至其他外部組件。
圖9為一種用以製造包括半導體組合之IC裝置的說明性製程900之流程圖，依據各個實施例。製程900之操作可參考半導體組合200(圖2)而被討論如下，但此僅係為了易於闡明，且製程900可被應用以形成任何適當的IC裝置。於某些實施例中，製程900可被執行以製造以下參考圖10所討論之計算裝置1000中所包括的IC裝置。製程900之各個操作可被適當地重複、再配置、或省略。
於902，多晶電介質可被形成於撓性基底上。於各個實施例中，多晶電介質可具有以上所討論之多晶電介質204的任何實施例之形式，而撓性基底可具有以上所討論之撓性基底202的任何實施例之形式。
於904，多晶半導體材料可被形成於在902所形成之多晶電介質上。於各個實施例中，多晶半導體材料可具有以上所討論之多晶半導體材料206的任何實施例之形式。於某些實施例中，製程900可結束於904，而906及908(討論於下)可不被執行。
於906，裝置層可使用904之多晶半導體材料而被形成。例如，一或更多電晶體或其他裝置可被形成於904之多晶半導體材料中或上。於906所形成之裝置層可具有以 上參考圖8所討論之裝置層818(例如)的形式。
於908，一或更多互連可被形成以發送信號至及/或自906之裝置層。於908所形成之互連可發送電、光學及/或任何其他適當信號至及/或自906之裝置層。於908所形成之互連可具有以上參考圖8所討論之互連結構816的形式，舉例而言。製程900可接著結束。
圖10概略地闡明一種可包括如文中所揭露之一或更多半導體組合200的計算裝置1000，依據各個實施例。特別地，計算裝置1000之任何適當組件之基底可包括文中所揭露之半導體組合200。
計算裝置1000可裝入諸如主機板1002等電路板。主機板1002可包括數個組件，包括(但不限定於)處理器1004及至少一通訊晶片1006。處理器1004被實體地及電氣地耦合至主機板1002。於某些實施方式中，至少一通訊晶片1006可亦被實體地及電氣地耦合至主機板1002。於進一步實施方式中，通訊晶片1006為處理器1004之部分。術語「處理器」可指稱任何裝置或裝置之部分，其處理來自暫存器及/或記憶體之電子資料以將該電子資料轉變為其可被儲存於暫存器及/或記憶體中之其他電子資料。
根據其應用，計算裝置1000可包括其他組件，其可被或可不被實體地及電氣地耦合至主機板1002。這些其他組件可包括(但不限定於)揮發性記憶體(例如，動態隨機存取記憶體)、非揮發性記憶體(例如，唯讀記憶 體)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示、觸控螢幕顯示、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋革計數器、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位光碟(DVD)，等等)。
通訊晶片1006可致能無線通訊，以供資料之轉移至及自計算裝置1000。術語「無線」及其衍生詞可被用以描述電路、裝置、系統、方法、技術、通訊頻道，等等，其可藉由使用透過非固體媒體之經調變的電磁輻射來傳遞資料。該術語並未暗示其相關裝置不含有任何佈線，雖然於某些實施例中其可能不含有。通訊晶片1006可實施任何數目的無線標準或協定，包括(但不限定於)電機電子工程師學會(IEEE)標準，其包括Wi-Fi(IEEE 802.11家族)、IEEE 802.16標準(例如，IEEE 802.16-2005修正)、長期演進(LTE)計畫連同任何修正、更新、及/或修訂(例如，先進LTE計畫、超行動寬頻(UMB)計畫(亦稱為「3GPP2」)等等)。IEEE 802.16相容的BWA網路通常被稱為WiMAX網路，其為代表全球互通微波存取之縮寫，其為通過IEEE 802.16標準之符合性及可交互操作性測試的產品之驗證標記。通訊晶片1006可依據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、環球行動電訊系統(UMTS)、高速封包存取 (HSPA)、演進的HSPA(E-HSPA)、或LTE網路而操作。通訊晶片1006可依據GSM演進之增強資料(EDGE)、GSM EDGE無線電存取網路(GERAN)、環球陸地無線電存取網路(UTRAN)、或演進的UTRAN(E-UTRAN)而操作。通訊晶片1006可依據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強的無線電訊(DECT)、演進資料最佳化(EV-DO)、其衍生者、以及其被設計為3G、4G、5G及以上之任何其他無線協定而操作。通訊晶片1006可依據其他實施例中之其他無線協定而操作。
計算裝置1000可包括複數通訊晶片1006。例如，第一通訊晶片1006可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片1006可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO及其他。
通訊晶片1006亦可包括IC封裝組合，其可包括如文中所述之半導體組合。於進一步實施方式中，裝入計算裝置1000內之另一組件(例如，記憶體裝置、處理器或其他積體電路裝置)可含有如文中所述之半導體組合。
於各種實施方式中，計算裝置1000可為膝上型電腦、小筆電、筆記型電腦、輕薄型筆電、智慧型手機、輸入板、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或 數位錄影機。於進一步實施方式中，計算裝置1000可為處理資料之任何其他電子裝置。於某些實施例中，文中所述之技術被實施於一種高性能計算裝置中。於某些實施例中，文中所述之技術被實施於手持式計算裝置中。
以下段落提供文中所述之實施例的數個範例。範例1是一種半導體組合，包括：撓性基底；包含多晶III-V族材料、多晶II-VI族材料或多晶鍺之多晶半導體材料；及配置於並相鄰於該撓性基底與該多晶半導體材料之間的多晶電介質。
範例2可包括範例1之請求標的，並可進一步指明該多晶電介質之微粒邊界為該多晶半導體材料之微粒的成核部位。
範例3可包括範例2之請求標的，並可進一步指明該多晶電介質之該些微粒邊界的至少一些被隔開以一介於約50奈米與約200奈米之間的距離。
範例4可包括範例1-3的任一者之請求標的，並可進一步指明該撓性基底包含非晶材料。
範例5可包括範例1-4的任一者之請求標的，並可進一步指明該撓性基底包含聚對酞酸乙二酯、聚萘二甲酸乙二醇酯、聚碳酸酯材料、聚醚碸材料、聚醯亞胺材料、或無鹼硼矽酸鹽。
範例6可包括範例1-5的任一者之請求標的，並可進一步指明該多晶電介質包含二氧化鈦、二氧化矽或氧化鋁。
範例7可包括範例1-6的任一者之請求標的，並可進一步指明該多晶半導體材料具有介於約5奈米與約250奈米之間的厚度。
範例8可包括範例1-7的任一者之請求標的，並可進一步指明該多晶半導體材料包含多晶銻化銦。
範例9可包括範例1之請求標的，並可進一步指明該多晶半導體材料之片電阻值係小於2000每平方歐姆，當該多晶半導體材料具有500奈米之厚度時。
範例10可包括範例1之請求標的，並可進一步指明該撓性基底具有小於400度C之融化溫度。
範例11是一種用以製造半導體組合之方法，包括：形成多晶電介質於撓性基底上；及形成多晶半導體材料於該多晶電介質上，其中該多晶半導體材料包含多晶III-V族材料、多晶II-VI族材料或多晶鍺。
範例12可包括範例11之請求標的，並可進一步指明形成該多晶電介質包含該多晶電介質之原子層沈積。
範例13可包括範例11之請求標的，並可進一步指明形成該多晶電介質包含旋塗於該多晶電介質上。
範例14可包括範例11-13的任一者之請求標的，並可進一步指明形成該多晶半導體材料於該多晶電介質上包括：濺射沈積非晶半導體材料於該多晶電介質上；及退火該非晶半導體材料以形成該多晶半導體材料。
範例15可包括範例14之請求標的，並可進一步指明濺射沈積該非晶半導體材料於該多晶電介質上包括在介於 約15度C與約30度C之間的溫度濺射沈積該非晶半導體材料於該多晶電介質上。
範例16可包括範例11之請求標的，並可進一步指明形成該多晶半導體材料於該多晶電介質上包括：加熱該多晶電介質；及沈積非晶半導體材料於該多晶電介質上以形成該多晶半導體材料。
範例17可包括範例11之請求標的，並可進一步指明形成該多晶半導體材料於該多晶電介質上包括在介於約200度C與約400度C之間的溫度沈積該非晶半導體材料於該多晶電介質上以形成該多晶半導體材料。
範例18可包括範例11之請求標的，並可進一步指明形成該多晶半導體材料於該多晶電介質上包括：濺射沈積非晶半導體材料於該多晶電介質上；及雷射融化該非晶半導體材料以形成該多晶半導體材料。
範例19是一種IC裝置，包括：撓性基底；裝置層，其包含一或更多形成於包含多晶III-V族材料、多晶II-VI族材料或多晶鍺之多晶半導體材料上的電晶體；配置於並相鄰於該撓性基底與該多晶半導體材料之間的多晶電介質；及發送電信號至及/或自該裝置層之一或更多互連。
範例20可包括範例19之請求標的，並可進一步指明形成該多晶半導體材料形成通道於該裝置層之電晶體中。
範例21可包括範例19-20的任一者之請求標的，並可進一步指明該多晶半導體材料包含多晶III氮化物族材料。
範例22可包括範例21之請求標的，並可進一步指明該多晶電介質包含氧化鋁。
範例23可包括範例21之請求標的，並可進一步指明該多晶電介質包含碳化矽。
範例24可包括範例19-23的任一者之請求標的，並可進一步指明該撓性基底具有小於400度C之融化溫度。
800‧‧‧IC裝置
804‧‧‧基底
808‧‧‧電晶體
810‧‧‧源極及/或汲極(S/D)
812‧‧‧閘極
814‧‧‧S/D接點
816‧‧‧互連結構
818‧‧‧裝置層
820、822‧‧‧互連層
824‧‧‧電介質層
826‧‧‧接合墊

Claims (22)

  1. 一種半導體組合，包含：撓性基底；包含多晶III-V族材料、多晶II-VI族材料或多晶鍺之多晶半導體材料；及配置於並相鄰於該撓性基底與該多晶半導體材料之間的多晶電介質，其中該多晶電介質之微粒邊界為該多晶半導體材料之微粒的成核部位。
  2. 如申請專利範圍第1項之半導體組合，其中該多晶電介質之該些微粒邊界的至少一些被隔開以一介於約50奈米與約200奈米之間的距離。
  3. 如申請專利範圍第1項之半導體組合，其中該撓性基底包含非晶材料。
  4. 如申請專利範圍第1項之半導體組合，其中該撓性基底包含聚對酞酸乙二酯、聚萘二甲酸乙二醇酯、聚碳酸酯材料、聚醚碸材料、聚醯亞胺材料、或無鹼硼矽酸鹽。
  5. 如申請專利範圍第1項之半導體組合，其中該多晶電介質包含二氧化鈦、二氧化矽或氧化鋁。
  6. 如申請專利範圍第1項之半導體組合，其中該多晶半導體材料具有介於約5奈米與約250奈米之間的厚度。
  7. 如申請專利範圍第1項之半導體組合，其中該多 晶半導體材料包含多晶銻化銦。
  8. 如申請專利範圍第1項之半導體組合，其中該多晶半導體材料之片電阻值係小於2000每平方歐姆，當該多晶半導體材料具有500奈米之厚度時。
  9. 如申請專利範圍第1項之半導體組合，其中該撓性基底具有少於400度C之融化溫度。
  10. 一種用以製造半導體組合之方法，包含：形成多晶電介質於撓性基底上；及形成多晶半導體材料於該多晶電介質上，其中該多晶半導體材料包含多晶III-V族材料、多晶II-VI族材料或多晶鍺，其中形成該多晶電介質包含該多晶電介質之原子層沈積。
  11. 如申請專利範圍第10項之方法，其中形成該多晶電介質包含旋塗於該多晶電介質上。
  12. 如申請專利範圍第10項之方法，其中形成該多晶半導體材料於該多晶電介質上包含：濺射沈積非晶半導體材料於該多晶電介質上；及退火該非晶半導體材料以形成該多晶半導體材料。
  13. 如申請專利範圍第12項之方法，其中濺射沈積該非晶半導體材料於該多晶電介質上包含：在介於約15度C與約30度C之間的溫度濺射沈積該非晶半導體材料於該多晶電介質上。
  14. 如申請專利範圍第10項之方法，其中形成該多 晶半導體材料於該多晶電介質上包含：加熱該多晶電介質；及沈積非晶半導體材料於該多晶電介質上以形成該多晶半導體材料。
  15. 如申請專利範圍第10項之方法，其中形成該多晶半導體材料於該多晶電介質上包含：在介於約200度C與約400度C之間的溫度沈積非晶半導體材料於該多晶電介質上以形成該多晶半導體材料。
  16. 如申請專利範圍第10項之方法，其中形成該多晶半導體材料於該多晶電介質上包含：濺射沈積非晶半導體材料於該多晶電介質上；及雷射融化該非晶半導體材料以形成該多晶半導體材料。
  17. 一種積體電路(IC)裝置，包含：撓性基底；裝置層，其包含一或更多形成於包含多晶III-V族材料、多晶II-VI族材料或多晶鍺之多晶半導體材料上的電晶體；配置於並相鄰於該撓性基底與該多晶半導體材料之間的多晶電介質；及發送電信號至及/或自該裝置層之一或更多互連，其中該多晶電介質之微粒邊界為該多晶半導體材料之微粒的成核部位。
  18. 如申請專利範圍第17項之IC裝置，其中該多晶半導體材料形成通道於該裝置層之電晶體中。
  19. 如申請專利範圍第17項之IC裝置，其中該多晶半導體材料包含多晶III氮化物族材料。
  20. 如申請專利範圍第19項之IC裝置，其中該多晶電介質包含氧化鋁。
  21. 如申請專利範圍第19項之IC裝置，其中該多晶電介質包含碳化矽。
  22. 如申請專利範圍第17項之IC裝置，其中該撓性基底具有少於400度C之融化溫度。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160351629A1 (en) * 2015-05-27 2016-12-01 University Of Southern California Large-Scale Complementary Macroelectronics Using Hybrid Integration of Carbon Nanotubes and Oxide Thin-Film Transistors
US10561599B2 (en) * 2017-05-24 2020-02-18 L'oreal Methods and kits for treating chemically relaxed hair

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050236623A1 (en) * 2004-04-23 2005-10-27 Nec Corporation Semiconductor device
US8178221B2 (en) * 2000-07-10 2012-05-15 Amit Goyal {100}<100> or 45°-rotated {100}<100>, semiconductor-based, large-area, flexible, electronic devices

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4406709A (en) * 1981-06-24 1983-09-27 Bell Telephone Laboratories, Incorporated Method of increasing the grain size of polycrystalline materials by directed energy-beams
US4752590A (en) * 1986-08-20 1988-06-21 Bell Telephone Laboratories, Incorporated Method of producing SOI devices
KR100436050B1 (ko) * 2001-08-24 2004-06-12 주식회사 하이닉스반도체 캐패시터 제조 방법
KR100618614B1 (ko) * 2003-09-02 2006-09-08 진 장 플렉서블 금속 기판 상의 실리콘 박막 형성 방법
US20050159298A1 (en) * 2004-01-16 2005-07-21 American Superconductor Corporation Oxide films with nanodot flux pinning centers
KR100612868B1 (ko) * 2004-11-08 2006-08-14 삼성전자주식회사 실리콘 필름 제조방법
US7608335B2 (en) * 2004-11-30 2009-10-27 Los Alamos National Security, Llc Near single-crystalline, high-carrier-mobility silicon thin film on a polycrystalline/amorphous substrate
US7691731B2 (en) * 2006-03-15 2010-04-06 University Of Central Florida Research Foundation, Inc. Deposition of crystalline layers on polymer substrates using nanoparticles and laser nanoforming
WO2009096931A1 (en) * 2008-01-28 2009-08-06 Amit Goyal Semiconductor-based large-area flexible electronic devices
WO2011065243A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8178221B2 (en) * 2000-07-10 2012-05-15 Amit Goyal {100}<100> or 45°-rotated {100}<100>, semiconductor-based, large-area, flexible, electronic devices
US20050236623A1 (en) * 2004-04-23 2005-10-27 Nec Corporation Semiconductor device

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