TWI567742B

TWI567742B - 電子裝置及非揮發性記憶體裝置與編程方法

Info

Publication number: TWI567742B
Application number: TW104112965A
Authority: TW
Inventors: 謝志昌; 陳弟文; 李永駿; 呂函庭
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-04-23
Filing date: 2015-04-23
Publication date: 2017-01-21
Also published as: TW201638955A

Description

電子裝置及非揮發性記憶體裝置與編程方法

本發明是有關於一種電子裝置，且特別是有關於一種包含非揮發性記憶體裝置之電子裝置與用於編程記憶體裝置之方法。

近來，愈來愈多的電子裝置整合非揮發性半導體記憶體裝置。具體地，快閃記憶體能夠不需電源供應即可保留資料，故有很高的市場需求。為了增加快閃記憶體每面積的儲存密度，多階儲存單元(multi-level cell,MLC)記憶體係被提出，其單一個記憶體單元可儲存多個位元的資料。MLC記憶體通常使用編程方法定義一個體單元內的多個臨界電壓，以達到在一個記憶體單元內儲存多個位元資料的能力。

一種通常使用的編程方法係增量步階脈衝編程(Incremental Step Pulse Programming,ISPP)。在ISPP方法中，提供至記憶體單元的編程電壓係經由複數個增量逐漸地增加，直到編程電壓達到足以編程記憶體單元至期望狀態的位準。在各編程電壓提供至記憶體單元後，驗證電壓係提供至記憶體單元以決定記憶體單元是否已被達到期望狀態。因此，在ISPP方法中，快閃記憶體裝置的各個記憶體單元執行重覆的編程及驗證步驟。然而，為了增進記憶體單元的編程準確性，編程電壓的增量必需要小。這增加了記憶體單元的編程時間。

根據本揭露實施例，提出一種記憶體裝置，包括複數個記憶體單元及控制電路，控制電路耦接至該些記憶體單元。控制電路用以：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；以一期望位準電壓驗證該第一組記憶體單元及該第二組記憶體單元。

根據本揭露實施例，另提出一種記憶體裝置之多個記憶體單元的編程方法，該方法包括：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；以及以一期望位準電壓驗證該第一組記憶體單元及該第二組記憶體單元。

根據本揭露實施例，另提出一種非揮發性儲存媒體，用以有形地儲存多個指令。此些指令在被一處理器執行時使得該處理器執行一種記憶體裝置之多個記憶體單元的編程方法，該方法包括：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；以及以一期望位準電壓驗證該第一組記憶體單元及該第二組記憶體單元。

根據本揭露實施例，另提出一種電子裝置，包含一記憶體裝置，該記憶體裝置包括複數個記憶體單元及一控制電路，控制電路耦接至該些記憶體單元。控制電路用以：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；及以一期望位準電壓驗證該第一組記憶體單元及該第二組記憶體單元。

根據本揭露實施例，另提出一種記憶體裝置，包括複數個記憶體單元及一控制電路，控制電路耦接至該些記憶體單元。控制電路用以：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；提供一第一第一組編程電壓至該第一組記憶體單元，並以一期望位準電壓驗證該第一組記憶體單元；提供一第二第一組編程電壓至該第一組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第一組編程電壓的該些記憶體單元；提供一第一第二組編程電壓至該第二組記憶體單元，並以該期望位準電壓驗證該第二組記憶體單元；及提供一第二第二組編程電壓至該第二組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第二組編程電壓的該些記憶體單元，該第一組編程電壓大於該第二組記憶體單元。

根據本揭露實施例，另提出一種記憶體裝置之多個記憶體單元的編程方法，該方法包括：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；提供一第一第一組編程電壓至該第一組記憶體單元，並以一期望位準電壓驗證該第一組記憶體單元；提供一第二第一組編程電壓至該第一組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第一組編程電壓的該些記憶體單元；提供一第一第二組編程電壓至該第二組記憶體單元，並以該期望位準電壓驗證該第二組記憶體單元；及提供一第二第二組編程電壓至該第二組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第二組編程電壓的該些記憶體單元，該第一組編程電壓大於該第二組記憶體單元。

根據本揭露實施例，另提出一種非揮發性儲存媒體，用以有形地儲存多個指令。此些指令在被一處理器執行時使得該處理器執行一種記憶體裝置之多個記憶體單元的編程方法。該方法包括：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；提供一第一第一組編程電壓至該第一組記憶體單元，並以一期望位準電壓驗證該第一組記憶體單元；提供一第二第一組編程電壓至該第一組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第一組編程電壓的該些記憶體單元；提供一第一第二組編程電壓至該第二組記憶體單元，並以該期望位準電壓驗證該第二組記憶體單元；及提供一第二第二組編程電壓至該第二組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第二組編程電壓的該些記憶體單元，該第一組編程電壓大於該第二組記憶體單元。

根據本揭露實施例，另提出一種電子裝置，包含一記憶體裝置，該記憶體裝置包括複數個記憶體單元及一控制電路，控制電路耦接至該些記憶體單元。控制電路用以：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；提供一第一第一組編程電壓至該第一組記憶體單元，並以一期望位準電壓驗證該第一組記憶體單元；提供一第二第一組編程電壓至該第一組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第一組編程電壓的該些記憶體單元；提供一第一第二組編程電壓至該第二組記憶體單元，並以該期望位準電壓驗證該第二組記憶體單元；及提供一第二第二組編程電壓至該第二組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第二組編程電壓的該些記憶體單元，該第一組編程電壓大於該第二組記憶體單元。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

1‧‧‧電子裝置

10‧‧‧處理電路

12‧‧‧記憶體裝置

20‧‧‧記憶體單元

22‧‧‧控制電路

400~450‧‧‧步驟

500~540‧‧‧步驟

602、604、702、704、706、902、904、906、908、912、914、916、918、922、924、926、928‧‧‧曲線

800、802、804、806、808‧‧‧臨界電壓範圍

802-1、802-2、804-1、804-2、806-1、806-2、808-1、808-2‧‧‧邊界尾

812、814、816‧‧‧驗證電壓

2202‧‧‧電源單元

2204‧‧‧記憶體介面

2206‧‧‧時脈單元

2208‧‧‧緩衝單元

2210‧‧‧狀態機

W₁、W₂、W₃、W₄、W₅、W₆、W₇、W₈‧‧‧臨界電壓範圍

δ₁、δ₂、δ₃、δ₄、δ₅、δ₆、δ₇、δ₈‧‧‧寬度

第1圖繪示依照本揭露一些實施例之範例性電子裝置的示意圖。

第2A圖繪示依照本揭露一些實施例之範例性記憶體裝置的示意圖。

第2B圖繪示依照本揭露一些實施例之範例性記憶體裝置的方塊圖。

第3A圖繪示依照本揭露一些實施例之範例性編程機制的示意圖。

第3B圖繪示依照本揭露一些實施例之範例性編程機制的示意圖。

第4圖繪示依照本揭露一些實施例之記憶體單元之範例性編程方法的流程圖。

第5圖繪示依照本揭露一些實施例之記憶體單元之另一範例性編程方法的流程圖。

第6圖繪示依照本揭露一些實施例之範例性編程方法之模擬結果的示意圖。

第7圖繪示依照本揭露一些實施例之範例性編程方法之實驗結果的示意圖。

第8A-8C圖繪示依照本揭露一些實施例之記憶體單元之範例性臨界電壓分布的示意圖。

第9A-9C圖繪示依照本揭露一些實施例之記憶體單元之範例性臨界電壓分布的示意圖。

在本文中，本揭露實施例將參照圖式作說明。若可能的話，本文中相同的參考數字用來表示相同或相仿的元件。

請參照圖式，第1圖繪示範例性的電子裝置1。電子裝置1包含相互耦接的處理電路10及記憶體裝置12。記憶體裝置12可嵌入電子裝置1或可與電子裝置1分離。舉例來說，記憶體裝置12可為記憶卡，可插入電子裝置1的卡槽，或從卡槽卸下。電子裝置1例如是行動電話、遊戲機台、平板、電視、或其他相仿類型的裝置。處理電路10例如是中央處理單元(central processing unit,CPU)，用於執行計算過程。記憶體裝置12例如是快閃記憶體裝置，如NOR或NAND快閃記憶體。

第2A圖繪示範例性的記憶體裝置12。記憶體裝置12包含複數個記憶體單元20及控制電路22，控制電路22耦接至記憶體單元20。記憶體單元20例如是單階儲存單元(single-level cell,SLC)、雙階儲存單元(double-level cell,DLC)、三階儲存單元(triple-level cell,TLC)、或一般來說為多階儲存單元(multi-level cell,MLC)。位階的數量並不受到限制。控制電路22可整合記憶體單元20，或與記憶體單元20分離，控制電路22被配置以例如編程、抹除、感應記憶體單元20的資料。

第2B圖繪示控制電路22的範例性結構的方塊圖。控制電路22包含電源單元2202、記憶體介面2204、時脈單元2206、緩衝單元2208、及狀態機2210。電源單元2202被配置以提供電源至控制電路22。記憶體介面2204被配置以從主機裝置接收資料或指令，主機裝置例如是第1圖的處理電路10。時脈單元2206被配置以產生時脈訊號給控制電路22。緩衝單元2208被配置以儲存用於記憶體單元20的資料以及組別資訊，將在下文說明。緩衝單元2208可包含閂鎖裝置。狀態機2210被配置以執行記憶體單元編程任務，將在下文說明。

為了說明之故，SLC記憶體單元將被使用來解釋依據本揭露實施例之方面的記憶體單元的編程。然而，依據本揭露實施例也可應用來編程MLC記憶體單元。為了編程SLC記憶體單元20，各種參數可由控制電路22決定、或由外部電路預先決定後再讀入控制電路22。舉例來說，用於編程記憶體單元20的編程起始電壓Vpgm_start以及編程終止電壓Vpgm_end可由控制電路22決定、或如上所述可由外部電路決定。基於所決定的編程起始或終止電壓，偏壓範圍Vpgm_range係等於(Vpgm_end-Vpgm_start)。假設有N(N為大於1的整數)個驗證電壓用來完整地編程所有記憶體單元20，且偏壓步階的斜率為Slop_ISPP。此N個驗證電壓包含(N-1)個中間位準驗證電壓與目標/期望驗證電壓。最小的偏壓步階可被設定為Vpgm_range/2^N。編程偏壓可依據下式I而被決定：

其中Vpgm(n,latch)為第n個位準編程偏壓，而latch(n)係取自每個驗證。

設假記憶體單元的期望狀態係設在PV(伏特)。第n個位準的驗證電壓可依據下式II而被決定：

其中Slop_ISPP係偏壓步階的斜率。

茲以第3A圖之一例說明控制電路22如何編程記憶體單元20。用於編程記憶體單元20的編程起始電壓Vpgm_start以及編程終止電壓Vpgm_end例如係由控制電路22決定。在第3A圖所示之例中，Vpgm_start係設在13伏特，而Vpgm_end係設在21伏特，以編程記憶體單元20。若0.25伏特係選為最小偏壓步階而偏壓步階的斜率為1，六個驗證電壓被使用以完整地編程記憶體單元20。為了說明，PV係設為約0.75伏特。

記憶體單元20的編程起始自控制電路22提供編程起始電壓Vpgm_start(如13伏特)至所有記憶體單元20。接著，在第一驗證步驟，控制電路22感測記憶體單元20並以一第一中間位準驗證電壓(如-3伏特)驗證記憶體單元20的電壓位準。控制電路22將記憶體單元20分為兩組。具有小於-3伏特之電壓位準的部分記憶體單元20係指定為組1。組的數目在第3A圖中係標示為括號。組1的記憶體單元會接收第一位準編程電壓(此例即為17伏特)以進一步編程。具有等於或大於-3伏特之電壓位準的部分記憶體單元20係指定為組2。組2的記憶體單元會被禁止接收第一位準編程電壓(如第3A圖中所示的“禁止”)。

控制電路22提供第一位準編程電壓(17伏特)至組1的記憶體單元。接著，在第二驗證步驟，控制電路22感測所有記憶體單元20並以第二中間位準驗證電壓(如-1伏特)驗證組1及組2的電壓位準。亦即，以17伏特(組1)及13伏特(組2)編程的記憶體單元係在一個驗證步驟被驗證，故減少執行驗證的時間並增加記憶體單元的驗證處理量(throughput)。

控制電路22接著將組1記憶體單元分為兩組。在組1中，具有小於-1伏特之電壓位準的此些記憶體單元係指定為一個新的組，即組3。組3的記憶體單元會接收多個第二位準編程電壓之其中一個以進一步編程。再者，在組1中，具有等於或大於-1伏特之電壓位準的記憶體單元係保留在組1。相仿地，在組2中，具有小於-1伏特之電壓位準的此些記憶體單元係指定為一個新的組，即組4。組4的記憶體單元會接收多個第二位準編程電壓之其中一個以進一步編程。再者，在組2中，具有等於或大於-1伏特之電壓位準的記憶體單元係保留在組2。

控制電路22分別提供第二位準編程電壓(19及15伏特)至組3的記憶體單元及組4的記憶體單元。此時，保留在組1及組2的記憶體單元係被禁止接收第二位準編程電壓(“禁止”)。接著，在第三驗證步驟，控制電路22感測所有記憶體單元20(組1-4)並以第三中間位準驗證電壓(如0伏特)驗證記憶體單元20的電壓位準。以下解釋在第三位準驗證電壓後藉由記憶體單元20之控制電路22的處理。

在組3中，具有小於0伏特之電壓位準的此些記憶體單元係指定為一個新的組，即組5。組5的記憶體單元會接收多個第三位準編程電壓之其中一個以進一步編程。再者，具有等於或大於0伏特之電壓位準的記憶體單元係保留在組3。

在組1中，具有小於0伏特之電壓位準的此些記憶體單元係指定為一個新的組，即組6。組6的記憶體單元會接收多個第三位準編程電壓之其中一個以進一步編程。再者，具有等於或大於0伏特之電壓位準的記憶體單元係保留在組1。

在組4中，具有小於0伏特之電壓位準的此些記憶體單元係指定為一個新的組，即組7。組7的記憶體單元會接收多個第三位準編程電壓之其中一個以進一步編程。再者，具有等於或大於0伏特之電壓位準的記憶體單元係保留在組4。

在組2中，具有小於0伏特之電壓位準的此些記憶體單元係指定為一個新的組，即組8。組8的記憶體單元會接收多個第三位準編程電壓之其中一個以進一步編程。再者，具有等於或大於0伏特之電壓位準的記憶體單元係保留在組2。

據此，以不同電壓編程之四個組的記憶體單元係在一個驗證步驟中被驗證，故減少執行驗證的時間並增加記憶體單元的驗證處理量。

控制電路22更分別提供第三位準編程電壓20、18、16、及14伏特至組5-8的記憶體單元。此時，保留在組1-4的記憶體單元係被禁止接收第三位準編程電壓(“禁止”)。接著，在第四驗證步驟，控制電路22感測所有記憶體單元20並以第四中間位準驗證電壓(如0.5伏特)驗證所有記憶體單元20的電壓位準(組1-8)。以下解釋在第四位準驗證電壓後藉由記憶體單元20之控制電路22的處理。

在組5，具有小於0.5伏特之電壓位準的此些記憶體單元係指定為一個新的組，即組9。組9的記憶體單元會接收多個第四位準編程電壓之其中一個以進一步編程。再者，具有等於或大於0.5伏特之電壓位準的記憶體單元係保留在組5。

在組3，具有小於0.5伏特之電壓位準的此些記憶體單元係指定為一個新的組，即組10。組10的記憶體單元會接收多個第四位準編程電壓之其中一個以進一步編程。再者，具有等於或大於0.5伏特之電壓位準的記憶體單元係保留在組3。

在組6，具有小於0.5伏特之電壓位準的此些記憶體單元係指定為一個新的組，即組11。組11的記憶體單元會接收多個第四位準編程電壓之其中一個以進一步編程。再者，具有等於或大於0.5伏特之電壓位準的記憶體單元係保留在組6。

在組1，具有小於0.5伏特之電壓位準的此些記憶體單元係指定為一個新的組，即組12。組12的記憶體單元會接收多個第四位準編程電壓之其中一個以進一步編程。再者，具有等於或大於0.5伏特之電壓位準的記憶體單元係保留在組1。

在組7，具有小於0.5伏特之電壓位準的此些記憶體單元係指定為一個新的組，即組13。組13的記憶體單元會接收多個第四位準編程電壓之其中一個以進一步編程。再者，具有等於或大於0.5伏特之電壓位準的記憶體單元係保留在組7。

在組4，具有小於0.5伏特之電壓位準的此些記憶體單元係指定為一個新的組，即組14。組14的記憶體單元會接收多個第四位準編程電壓之其中一個以進一步編程。再者，具有等於或大於0.5伏特之電壓位準的記憶體單元係保留在組4。

在組8，具有小於0.5伏特之電壓位準的此些記憶體單元係指定為一個新的組，即組15。組15的記憶體單元會接收多個第四位準編程電壓之其中一個以進一步編程。再者，具有等於或大於0.5伏特之電壓位準的記憶體單元係保留在組8。

在組2，具有小於0.5伏特之電壓位準的此些記憶體單元係指定為一個新的組，即組16。組16的記憶體單元會接收多個第四位準編程電壓之其中一個以進一步編程。再者，具有等於或大於0.5伏特之電壓位準的記憶體單元係保留在組2。

控制電路22繼續進行上述之編程及驗證過程，直至所有記憶體單元20被編程至期望/目標狀態，如0.75伏特，如第3A圖下方所示。如上所述，以不同電壓編程之多組記憶體單元係在一個驗證步驟被驗證，故減少執行驗證的時間並增加記憶體單元的驗證處理量。再者，在以目標/期望位準驗證電壓進行驗證之前，記憶體單元係以一個或多個中間位準驗證電壓而被驗證。舉例來說，在第3A圖所示之範例實施例中，在以0.75伏特的目標/期望位準驗證電壓進行驗證之前，記憶體單元20係以-3、-1、0及0.5伏特的中間驗證電壓而被驗證，此些驗證電壓可由上式II而被決定。

在一些實施例中，控制電路22提供相同的編程起始電壓至被指定接收另一編程電壓之此些組的各組。舉例來說，參照第3B圖，組1記憶體單元係被指定接收另一編程電壓，而第二次被13伏特編程。相仿地，在被-1伏特驗證後，組3及組4係被指定接收另一編程電壓，而第三次被13伏特編程。此過程可被重覆，直至記憶體單元係被編程至期望位準。舉例來說，再參照第3B圖，在被以期望位準驗證時，組9的記憶體單元接收 13伏特編程電壓五次。

接著，依據實施例之記憶體單元20的編程二分法(dichotomic method)，將參照第4圖的流程圖而被解釋。於此所用，由於在兩選項之間的一選擇通常是在各個階段被決定，編程方法可被稱為二分。為了方便，選項係被指定為“0”與“1”。請參照第4圖，在步驟400，資料係輸入至記憶體裝置，如第2圖的記憶體裝置12。在步驟402，例如係由控制電路22決定記憶體單元20是否需基於輸入資料而被編程。若決定不需編程(“1”)，此方法進入步驟404，在步驟404中記憶體單元並不接收編程電壓。替代地，若決定需要編程(“0”)，此方法進入步驟406，在步驟406中控制器(如控制電路22)控制記憶體單元20的編程。舉例來說，控制電路22提供初始編程電壓(如13伏特)至記憶體單元20。在步驟408，在第一驗證步驟，控制電路22以第一預設驗證電壓(如-3伏特)驗證記憶體單元20的電壓位準。

若決定記憶體單元的電壓位準係等於或大於第一中間位準驗證電壓(“1”)，此方法進入步驟410，在步驟410中記憶體單元係被指定屬於一組，如第3A圖的組2，此組不接收第一位準編程電壓(“禁止”)。替代性地，若決定記憶體單元的位準係小於第一中間位準驗證電壓(“0”)，記憶體單元係被指定屬於一組，如第3A圖的組1，而此方法進入步驟412。在步驟412，控制電路22提供第一位準編程電壓(如17伏特)至組1的記憶體單元。第一位準編程電壓(如17伏特)係設定為高於初始編程電壓。

在步驟414，控制電路22以第二中間位準驗證電壓(如-1伏特)，對於被第一位準編程電壓編程之組1的記憶體單元的電壓位準進行驗證。在步驟416，控制電路22以第二中間位準驗證電壓(如-1伏特)，對於被第二位準編程電壓編程之組2的記憶體單元的電壓位準進行驗證。控制電路22可同時或無特定順序地依序在步驟414及416執行驗證過程。

步驟414後，若決定記憶體單元的電壓位準係等於或大於第二中間位準驗證電壓(“1”)，此方法進入步驟420，在步驟420中記憶體單元係被指定在一組，如保留在第3A圖的組1，此組不接收第二位準編程電壓(“禁止”)。替代性地，若決定記憶體單元的位準係小於第二中間位準驗證電壓(“0”)，記憶體單元係被指定屬於一組，如第3A圖的組3，而此方法進入步驟418。在步驟418，控制電路22提供第二位準編程電壓(如19伏特)至組3的記憶體單元。提供至組3之記憶體單元的第二位準編程電壓係設定為高於第一位準編程電壓。

再者，步驟416後，若決定記憶體單元的電壓位準係等於或大於第二中間位準驗證電壓(“1”)，此方法進入步驟424，在步驟424中記憶體單元係被指定為一組，如留在第3A圖的組2，此組不接收第二位準編程電壓(“禁止”)。替代性地，若決定記憶體單元的位準係小於第二中間位準驗證電壓(“0”)，記憶體單元係被指定屬於一組，如第3A圖的組4，而此方法進入步驟422。在步驟422，控制電路22提供第二位準編程電壓至組4的記憶體單元。提供至組4之記憶體單元的第二位準編程電壓係設定為低於第一位準編程電壓，但高於初始位準編程電壓。

在步驟426、428、430、及432，控制電路22以一第三預設驗證電壓(如0伏特)，對在步驟418、420、422、及424所獲得的此四組記憶體單元進行驗證。控制電路22可對此些組同時或無特定順序地依序在步驟414及416執行驗證過程。在步驟426、428、430、及432，控制電路22對在步驟418、420、422、及424所獲得的此四組記憶體單元使用相仿於步驟414及416所使用的驗證機制。在步驟426、428、430、及432的驗證，致使具有大於或等於0伏特之電壓位準的記憶體單元維持在先前指定的組，而不接收第三位準編程電壓(“禁止”)。具有小於0伏特之電壓位準的記憶體單元係分別被指定為組5、6、7、及8，以接收另外的編程電壓。如第4圖所示，在步驟434、438、442、及446，控制電路22分別提供多個第三位準編程電壓(如20、18、16、及14伏特)至在步驟426、428、430、432所指定的四個組，以接收另外的編程電壓，而在步驟426、428、430、432被指定為“禁止”的組，係被禁止接收分別在步驟436、440、444、及448之另外的編程電壓。

請再參照第4圖，控制電路22繼續進行上述之編程及驗證過程，直至所有記憶體單元被編程至期望/目標狀態，如0.75伏特，而在步驟450結束本方法。

在一些實施例中，由不同電壓編程的記憶體單元20可在相同的驗證過程中被驗證。舉側來說，參照第4圖，接收17伏特編程電壓(步驟412)的記憶體單元及接收13伏特編程電壓(步驟406)的記憶體單元可分別在步驟414及416中被驗證。由於多個組皆以-1伏特被驗證，此驗證可在相同的過程中被執行。相仿地，以不同電壓(19、17、15、及13伏特)被編程的四個組可以相同的驗證電壓(0伏特)同時在步驟426、428、430、及432中被驗證。對應地，可減少執行驗證的時間並增加將記憶體單元編程至期望狀態的處理量。

第5圖繪示記憶體單元20之另一範例性編程方法的流程圖。參照第5圖，步驟500-524之編程及驗證過程係分別相仿於第4圖之步驟400-424所述過程，故有關步驟500-524的詳細說明將不提供。步驟500-524係被稱為第一編程機制5001。在步驟518以19伏特編程的記憶體單元此處係被稱為組A記憶體單元。在步驟512以17伏特編程且不接收步驟520之編程電壓的記憶體單元此處係被稱為組B記憶體單元。在步驟522以15伏特編程的記憶體單元此處係被稱為組C記憶體單元。在步驟506以13伏特編程的記憶體單元且不接收步驟510及524之編程電壓的記憶體單元此處係被稱為組D記憶體單元。步驟530-536及步驟540的編程結束點此處係被稱為第二編程機制5002。

組A的記憶體單元接收的增量編程電壓例如介於19.25至20.75伏特，增量例如為0.25伏特。步驟530及步驟 500-524的電壓增量係不相同。在步驟530，控制電路22提供初始編程電壓(19.25伏特)至組A記憶體單元。接著，控制電路22感測組A記憶體單元並以一期望記憶體狀態(如1伏特)驗證記憶體單元20的電壓位準。驗證後，控制電路22提供編程電壓(19.5伏特)至組A的記憶體單元中具有小於期望記憶體狀態之電壓位準的記憶體單元，編程電壓係增量地從初始編程電壓以0.25伏特增加。控制電路22接著感測組A記憶體單元並以期望記憶體狀態驗證記憶體單元20的電壓位準。控制電路22重複此些編程及驗證過程，以允許所有組A記憶體單元達到期望狀態。舉例來說，最終編程電壓係設定為20.75伏特。如上所述，在步驟530，編程及驗證過程係交替地執行。

執行於組A之編程及驗證過程係相仿地執行於組B-D，以允許各對應之組的記憶體單元達到期望狀態，期望狀態在此例中為1伏特。差別在於各組將會具有不同的編程電壓範圍。舉例來說，組B、C及D的編程電壓範圍分別為17.25-18.75伏特、15.25-16.75伏特、13.25-14.75伏特。所有組的期望記憶體狀態係相同，在此例中期望記憶體狀態為1伏特。步驟530、532、534、及536可同時被或無特定順序地依序被執行。在所有記憶體單元被驗證為達到期望/目前狀態後，此過程在步驟540結束。

各組的編程電壓範圍可決定如下：第1組的起始偏壓：Vpgm_start；第1組的終止偏壓：接近但小於Vpgm_start+Vpgm_range/2^m；第2組的起始偏壓：Vpgm_start+Vpgm_range/2^m+Vstep；第2組的終止偏壓：接近但小於Vpgm_start+2*Vpgm_range/2^m；第2^(m-1)組的起始偏壓：Vpgm_start+(2^m-2)*Vpgm_range/2^m+Vstep；第2^(m-1)組的終止偏壓：接近但小於Vpgm_start+(2^m-1)*Vpgm_range/2^m；第2^m組的起始偏壓：Vpgm_start+(2^m-1)*Vpgm_range/2^m+Vstep；第2^m組的終止偏壓：接近但小於Vpgm_end；其中，m為在第二編程機制5002起始時的記憶體單元的組數目；Vpgm_start為編程起始電壓；Vpgm_end為編程終止電壓；Vstep為最小偏壓增量；Vpgm_range等於(Vpgm_end-Vpgm_start)。

第5圖包含兩部分：包含步驟500-524的第一編程機制5001、及包含步驟530-540的第二編程機制5002。如上所述，第一編程機制5001相仿於第3及4圖的編程機制。

在第一編程機制5001，接收多個編程電壓的多個記憶體單元係以不同中間驗證電壓被驗證。舉例來說，在第一驗證步驟(第4圖步驟408)，記憶體單元可以-3伏特的中間位準驗證電壓被驗證。再者，在第二驗證步驟(第4圖步驟414及416)，記憶體單元可以-1伏特的中間位準驗證電壓被驗證。

在第二編程機制5002，無論何時記憶體單元已被編程，記憶體單元係以目標或期望驗證電壓而被驗證。舉例來說，在步驟530，每次在具有小於期望驗證電壓之記憶體單元被以19.25、19.5、19.75、20、20.25、20.5、20.75伏特之之編程電壓編程後，組A記憶體單元係以1伏特的目標或期望驗證電壓而被驗證。在範例性實施例中，記憶體單元可被驗證七次，但全部以1伏特的目標驗證電壓進行驗證。再者，雖然組A-D的各組具有不同的編程電壓範圍，此些組全部係以相同的目標或期望位準(在此例中為1伏特)進行驗證。將如下所述，如第5圖所示之包含第一編程機制5001及第二編程機制5002之此混合編程方法可減小編程記憶體單元之隨機電報信號雜訊(Random Telegraph Noise,RTN)效應。

RTN可影響驗證過程並導致組別設定之錯誤。在第一編程機制5001中，RTN可導致最終編程驗證分布之高邊界尾(boundary tail)。為了減輕此結果，每個中間驗證電壓可被降低。舉例來說，第5圖的中間驗證電壓可定為(-3-V_{RTN_width}/2)and(-1-V_{RTN_width}/2)伏特，其中V_{RTN_width}為RTN的電壓範圍。再者，在第二編程機制5002中，RTN可導致最終編程驗證分布之低邊界尾。為了減輕此結果，第二編程機制5002的編程電壓範圍可被增加。舉例來說，步驟530、532、534、及536(第5圖)的每個編程電壓範圍可被增加。在一些實施例中，增加的範圍應大於V_{RTN_width}。

請參照第5圖，第二編程機制5002係被安排在第二驗證過程(步驟514及516)且第二編程過程(步驟518、520、522、及524)被完成之後。在一些實施例中，第二編程機制5002可起始於當第二驗證機制被完成之後的其他時機。舉例來說，第二編程機制可被安排在直接位在步驟510及512之後。

在一些實施例中，上述編程方法可使用在SLC記憶體裝置。編程SLC記憶體裝置之規則包含：在以編程起始電壓編程後之所有記憶體單元的臨界電壓低於終了目標驗證電壓、在以編程終止電壓編程後之所有記憶體單元的臨界電壓高於終了目標驗證電壓。在一些實施例中，記憶體單元之間的干擾可被視為更加準確地編程記憶體單元。

在一些實施例中，上述編程方法可使用在MLC記憶體裝置。為了編程MLC記憶體裝置，多於一個終了目標驗證電壓應被決定。編程MLC記憶體裝置之規則包含：在以編程起始電壓編程後之所有記憶體單元的臨界電壓低於最低終了目標驗證電壓、在以編程終止電壓編程後之所有記憶體單元的臨界電壓高於最高終了目標驗證電壓。在一些實施例中，記憶體單元之間的干擾可被視為更加準確地編程記憶體單元。

在一些實施例中，上述編程方法可由控制器實施，例如控制電路22。在一些實施例中，上述編程方法可由指令實現並由處理器執行。此些指令儲存在非揮發性儲存媒體中。

第6圖繪示依據本揭露一些實施例之範例性編程方法之模擬結果。曲線602表示上述參照第3圖及第4圖之二分編程方法，曲線604表示上述參照第5圖之混合編程方法之模擬結果。模擬結果顯示曲線602的臨界電壓(threshold voltage,VT)分布係寬於曲線604的VT分布，表示RTN在曲線602中比在曲線604中有較大的影響。

第7圖繪示依照本揭露一些實施例之範例性編程方法的實驗結果。第7圖之曲線702、704、706表示二分編程方法、混合編程方法、及ISPP方法。曲線702代表以二分編程方法編程之記憶體單元具有較少的干擾，相符於第6圖(曲線602)的模擬結果。曲線704代表以混合編程方法編程之記憶體單元具有中等的干擾且較不受RTN影響。曲線706代表以ISPP方法編程之記憶體單元具有最高的干擾且具有相似於曲線704的RTN效應。在一些實施例中，混合編程方法可改善的編程處理量在SLC約為30-50%、在DLC約為55-90%、在三位準體單元(triple level cell,TLC)約為90-120%。

在一些實施例中，RTN與編程變動可在決定編程與驗證電壓中被考量。第8A圖繪示記憶體單元20具有寬度為W伏特之範例性臨界電壓範圍800，此些記憶體單元20已被編程起始電壓(如第4圖步驟406或第5圖步驟506)編程。參照第8A圖，水平軸表示記憶體單元的臨界電壓，垂直軸表示記憶體單元的數量。臨界電壓範圍800包含組A記憶體單元之具有臨界電壓範圍W₁之第一範圍802、組B記憶體單元之具有臨界電壓範圍W₂之第二範圍804、組C記憶體單元之具有臨界電壓範圍W₃之第三範圍806、組D記憶體單元之具有臨界電壓範圍W₄之第四範圍808。不考量RTN及編程電壓變動，第一範圍802、第二範圍804、第三範圍806、及第四範圍808各者的寬度可相等。亦即，W₁=W₂=W₃=W₄=1/4W。驗證電壓812、814、及816係設定為均等地分割臨界電壓範圍800為第一範圍802、第二範圍804、第三範圍806、及第四範圍808。

然而，當RTN及編程電壓變電被考量時，各個電壓範圍包含高邊界尾及低邊界尾。一個範例顯示在第8B圖中，第8B圖的座標系統相同於第8A圖的座標系統。舉例來說，參照第8B圖，第一範圍802包含寬度為δ₀伏特之低邊界尾802-1及寬度為δ₁伏特之高邊界尾802-2；第二範圍804包含寬度為δ₁伏特之低邊界尾804-1及寬度為δ₂伏特之高邊界尾804-2；第三範圍806包含寬度為δ₂伏特之低邊界尾806-1及寬度為δ₃伏特之高邊界尾806-2；第四範圍808包含寬度為δ₃伏特之低邊界尾808-1及寬度為δ₄伏特之高邊界尾808-2。對應地，第一、第三、第三、及第四範圍802、804、806、808的寬度分別變為δ₀+W₁+δ₁,δ₁+W₂+δ₂,δ₂+W₃+δ₃,and δ₃+W₄+δ₄。如第8B圖所示，範圍802、804、806、808的各個與至少一鄰近範圍重疊。

在一些實施例中，δ₀、δ₁、δ₂、δ₃、及δ₄可藉由量測記憶體單元20的低邊界尾及高邊界尾或經由模擬而被決定。在一些實施例中，邊界尾的資料庫可被建立以幫助決定記憶體單元的邊界尾。在一些實施例中，邊界尾可具有以下關係：δ₂ δ₁ δ₃ δ₀ δ₄，這關係是基於雙邊對稱。在RTN及編程變動被考量後，若體單元組A-D的各個具有相同的編程範圍，組ISPP編程可大約同時停止。以下等式可使用於第8C圖中決定最佳的中間位準驗證電壓822、824、826：W₅+W₆+W₇+W₈=(Pgm_max-Pgm_min)．Slope=W₁+W₂+W₃+W₄，及δ₀+W₅+δ₁=δ₁+W₆+δ₂=δ₂+W₇+δ₃=δ₃+W₈+δ₄，其中，W₅、W₆、W₇、W₈分別為組A-D記憶體單元的最佳臨界電壓範圍；Pgm_max為最大編程電壓；Pgm_min為最小編程電壓；Slope為編程函數的斜率。此些最佳驗證電壓822、824、826可使用於如第3-5圖所示之編程及驗證機制，以改善編程記憶體單元20之準確性與速度。

第9A圖繪示RTN與編程變動不存在的理想情況下範例性記憶體單元臨界電壓的圖式。請參照第9A圖，水平軸表示記憶體單元的臨界電壓，垂直軸表示記憶體單元的數量。曲線902、904、906、908分別表示組A、B、C、D記憶體單元在編程後的臨界電壓範圍。如第9A圖所示，由於沒有RTN與編程變動，故曲線902、904、906、908中沒有低及高邊界尾。

第9B圖繪示RTN與編程變動存在的情況下範例性記憶體單元臨界電壓的圖式，其中此些記憶體單元並非以最佳驗證電壓被驗證。請參照第9B圖，第9B圖的座標系統相同於第9A圖的座標系統。曲線912、914、916、918分別表示組A、B、C、D記憶體單元在編程後的臨界電壓範圍。如第9B圖所示，由於驗證電壓沒有被最佳化，記憶體單元的組別指定可能不正確，故記憶體單元可能會不正確地被編程。這導致如曲線912、914、916、918所顯示之寬的臨界電壓範圍，從而增加編程記憶體單元的時間。

第9C圖繪示RTN與編程變動存在的情況下範例性記憶體單元臨界電壓的圖式，其中此些記憶體單元以最佳驗證電壓被驗證。請參照第9C圖，第9C圖的座標系統相同於第9A圖的座標系統。曲線922、924、926、928分別表示組A、B、C、D記憶體單元在編程後的臨界電壓範圍。由於驗證電壓係被最佳化電壓驗證，記憶體單元的組別指定的準確性可增加，故記憶體單元可更有效率性被編程。如第9C圖所示，臨界電壓範圍係窄於第9B圖所示的臨界電壓範圍，表示可降少編程記憶體單元的時間。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

400~450‧‧‧步驟

Claims

一種記憶體裝置，包括複數個記憶體單元；以及一控制電路，耦接至該些記憶體單元，該控制電路用以：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；及以一期望位準電壓驗證該第一組記憶體單元及該第二組記憶體單元。
如申請專利範圍第1項所述之記憶體裝置，其中該中間位準驗證電壓係一第一中間位準驗證電壓，在以該期望位準電壓進行證驗之前，該控制電路更用以：以一第二中間位準驗證電壓驗證該第一組記憶體單元及該第二組記憶體單元，以依據該些記憶體單元是否未到達或已到達該第二中間位準驗證電壓而分別將該第一組記憶體單元分為一第三組記憶體單元及一第四組記憶體單元，並依據該些記憶體單元是否未到達或已到達該第二中間位準驗證電壓而分別將該第二組記憶體單元分為一第五組記憶體單元及一第六組記憶體單元，該第二中間位準驗證電壓大於或等於該第一中間位準驗證電壓；提供一第三編程電壓至該第三組記憶體單元，並禁止該第四組記憶體單元接收該第三編程電壓，該第三編程電壓大於或等於該第二編程電壓；及提供一第四編程電壓至該第五組記憶體單元，並禁止該第六組記憶體單元接收該第四編程電壓。
如申請專利範圍第2項所述之記憶體裝置，其中該控制電路用以以該第二中間位準驗證電壓同時驗證該第一組記憶體單元及該第二組記憶體單元。
如申請專利範圍第1項所述之記憶體裝置，其中該期望位準電壓大於該中間位準驗證電壓。
如申請專利範圍第1項所述之記憶體裝置，其中該期望位準電壓大於零伏特或該中間位準驗證電壓小於零伏特。
一種記憶體裝置之多個記憶體單元的編程方法，該方法包括：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；以及以一期望位準電壓驗證該第一組記憶體單元及該第二組記憶體單元。
如申請專利範圍第6項所述之方法，其中該中間位準驗證電壓係一第一中間位準驗證電壓，在以該期望位準電壓進行證驗之前，該方法更包括：以一第二中間位準驗證電壓驗證該第一組記憶體單元及該第二組記憶體單元，以依據該些記憶體單元是否未到達或已到達該第二中間位準驗證電壓而分別將該第一組記憶體單元分為一第三組記憶體單元及一第四組記憶體單元，並依據該些記憶體單元是否未到達或已到達該第二中間位準驗證電壓而分別將該第二組記憶體單元分為一第五組記憶體單元及一第六組記憶體單元，該第二中間位準驗證電壓大於或等於該第一中間位準驗證電壓；提供一第三編程電壓至該第三組記憶體單元，並禁止該第四組記憶體單元接收該第三編程電壓，該第三編程電壓大於或等於該第二編程電壓；及提供一第四編程電壓至該第五組記憶體單元，並禁止該第六組記憶體單元接收該第四編程電壓。
如申請專利範圍第7項所述之方法，其中該第一組記憶體單元及該第二組記憶體單元係同時地以該第二中間位準驗證電壓進行驗證。
如申請專利範圍第6項所述之方法，其中該期望位準電壓大於該中間位準驗證電壓。
如申請專利範圍第6項所述之方法，其中該期望位準電壓大於零伏特或該中間位準驗證電壓小於零伏特。
一種非揮發性儲存媒體，用以有形地儲存多個指令，該些指令在被一處理器執行時使得該處理器執行一種記憶體裝置之多個記憶體單元的編程方法，該方法包括：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；以及以一期望位準電壓驗證該第一組記憶體單元及該第二組記憶體單元。
一種電子裝置，包含一記憶體裝置，該記憶體裝置包括：複數個記憶體單元；以及一控制電路，耦接至該些記憶體單元，該控制電路用以：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；及以一期望位準電壓驗證該第一組記憶體單元及該第二組記憶體單元。
一種記憶體裝置，包括：複數個記憶體單元；以及一控制電路，耦接至該些記憶體單元，該控制電路用以：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；提供一第一第一組編程電壓至該第一組記憶體單元，並以一期望位準電壓驗證該第一組記憶體單元；提供一第二第一組編程電壓至該第一組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第一組編程電壓的該些記憶體單元；提供一第一第二組編程電壓至該第二組記憶體單元，並以該期望位準電壓驗證該第二組記憶體單元；及提供一第二第二組編程電壓至該第二組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第二組編程電壓的該些記憶體單元，該第一第一組編程電壓及該第二第一組編程電壓大於該第一第二組編程電壓及該第二第二組編程電壓。
如申請專利範圍第13項所述之記憶體裝置，其中該期望位準電壓大於該中間位準驗證電壓。
如申請專利範圍第13項所述之記憶體裝置，其中該期望位準電壓大於零伏特或該中間位準驗證電壓小於零伏特。
如申請專利範圍第13項所述之記憶體裝置，其中該控制電路更用以決定該中間位準驗證電壓，及其中決定該中間位準驗證電壓包含決定該些記憶體單元之一臨界電壓範圍的低邊界尾及高邊界尾。
一種記憶體裝置之多個記憶體單元的編程方法，該方法包括：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；提供一第一第一組編程電壓至該第一組記憶體單元，並以一期望位準電壓驗證該第一組記憶體單元；提供一第二第一組編程電壓至該第一組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第一組編程電壓的該些記憶體單元；提供一第一第二組編程電壓至該第二組記憶體單元，並以該期望位準電壓驗證該第二組記憶體單元；及提供一第二第二組編程電壓至該第二組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第二組編程電壓的該些記憶體單元，該第一第一組編程電壓及該第二第一組編程電壓大於該第一第二組編程電壓及該第二第二組編程電壓。
如申請專利範圍第17項所述之方法，其中該期望位準電壓大於該中間位準驗證電壓。
如申請專利範圍第17項所述之方法，其中該期望位準電壓大於零伏特或該中間位準驗證電壓小於零伏特。
如申請專利範圍第17項所述之方法，更包括決定該中間位準驗證電壓，其中該中間位準驗證電壓的決定包含決定該些記憶體單元之一臨界電壓範圍的低邊界尾及高邊界尾。
一種非揮發性儲存媒體，用以有形地儲存多個指令，該些指令在被一處理器執行時使得該處理器執行一種記憶體裝置之多個記憶體單元的編程方法，該方法包括：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；提供一第一第一組編程電壓至該第一組記憶體單元，並以一期望位準電壓驗證該第一組記憶體單元；提供一第二第一組編程電壓至該第一組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第一組編程電壓的該些記憶體單元；提供一第一第二組編程電壓至該第二組記憶體單元，並以該期望位準電壓驗證該第二組記憶體單元；及提供一第二第二組編程電壓至該第二組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第二組編程電壓的該些記憶體單元，該第一第一組編程電壓及該第二第一組編程電壓大於該第一第二組編程電壓及該第二第二組編程電壓。
一種電子裝置，包含一記憶體裝置，該記憶體裝置包括：複數個記憶體單元；以及一控制電路，耦接至該些記憶體單元，該控制電路用以：提供一第一編程電壓至該些記憶體單元；以一中間位準驗證電壓驗證該些記憶體單元，以依據該些記憶體單元是否未到達或已到達該中間位準驗證電壓而分別將該些記憶體單元分為一第一組記憶體單元及一第二組記憶體單元；提供一第二編程電壓至該第一組記憶體單元，並禁止該第二組記憶體單元接收該第二編程電壓，該第二編程電壓大於或等於該第一編程電壓；提供一第一第一組編程電壓至該第一組記憶體單元，並以一期望位準電壓驗證該第一組記憶體單元；提供一第二第一組編程電壓至該第一組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第一組編程電壓的該些記憶體單元；提供一第一第二組編程電壓至該第二組記憶體單元，並以該期望位準電壓驗證該第二組記憶體單元；及提供一第二第二組編程電壓至該第二組記憶體單元中具有小於該期望位準電壓之電壓位準的記憶體單元，並以該期望位準電壓驗證接收該第二第二組編程電壓的該些記憶體單元，該第一第一組編程電壓及該第二第一組編程電壓大於該第一第二組編程電壓及該第二第二組編程電壓。