TWI565005B - 積體電路及形成積體電路的方法 - Google Patents

Description

積體電路及形成積體電路的方法

本發明關於積體電路，更特定地關於單片三維積體電路。

單片積體電路(IC)通常包括若干電晶體，諸如在矽晶圓之平面基板上製造的金屬氧化物半導體場效電晶體(MOSFET)。基於現在低於20nm之MOSFET閘極尺寸，IC尺寸之橫向擴展變得更加困難。隨著裝置尺寸持續減少，將出現不可能持續標準平面擴展之點。此轉折點可能源自經濟或物理因素，諸如過高的電容或基於量子之可變性。三維中裝置堆疊典型地係指垂直擴展或三維(3D)整合，為朝向較大電晶體密度之有望方法。

以邏輯裝置整合記憶體裝置之一解決方案為使用矽穿孔(TSV)結合記憶晶粒與邏輯晶粒，矽穿孔經配置通過邏輯晶粒以連接至記憶晶粒。另一解決方案為引 線接合邏輯晶粒至記憶晶粒。二解決方案造成至少二晶粒之有限速率/帶寬及封包高度。

100‧‧‧結構

110‧‧‧基板

120A、120B、120C‧‧‧裝置

125A、125B、125C‧‧‧裝置層接觸點

130、170、1305、1306‧‧‧互連

150‧‧‧裝置層

155、158、162、164‧‧‧接觸點

175、195‧‧‧金屬化層

185‧‧‧載體晶圓

190‧‧‧記憶體裝置層

200‧‧‧轉接板

202‧‧‧第一基板

204‧‧‧第二基板

206‧‧‧球閘陣列(BGA)

208‧‧‧金屬互連

210‧‧‧通孔

212‧‧‧矽穿孔(TSV)

214‧‧‧嵌入裝置

300‧‧‧運算裝置

302‧‧‧積體電路晶粒

304‧‧‧處理器

306‧‧‧晶粒上記憶體

308‧‧‧通訊晶片

310‧‧‧揮發性記憶體

312‧‧‧非揮發性記憶體

314‧‧‧圖形處理單元

316‧‧‧數位信號處理器

320‧‧‧晶片組

322‧‧‧天線

324‧‧‧觸控螢幕顯示器

326‧‧‧觸控螢幕控制器

328‧‧‧電池

330‧‧‧羅盤

332‧‧‧動作協處理器或感測器

334‧‧‧揚聲器

336‧‧‧相機

338‧‧‧使用者輸入裝置

340‧‧‧大量儲存裝置

342‧‧‧加密處理器

344‧‧‧全球定位系統(GPS)裝置

圖1顯示單晶矽半導體基板之基板。

圖2顯示在採用並列於基板之複數互連後圖1之結構，其中複數互連連接至裝置。

圖3顯示在結構上採用裝置層後圖2之結構。

圖4顯示在結構上採用複數互連後圖3之結構。

圖5顯示在結構連接至包括記憶體裝置層之載體晶圓後圖4之結構。

圖6顯示在從結構移除基板110後圖5之結構。

圖7顯示在包括裝置之裝置層鈍化後圖6之結構。

圖8為實施一或更多實施例之轉接板。

圖9描繪運算裝置之實施例。

【發明內容及實施方式】

揭露積體電路(IC)及形成IC之方法和其用途。在一實施例中，描述單片三維(3D)IC及其製造方法和用途。在一實施例中，三維積體電路之設備包括裝置層，其包括配置於基板上之複數第一互連及複數第二互連間之複數電路裝置；及記憶體裝置層，其包括連接至複數第一互連及複數第二互連之一者及電路裝置的複數記憶體 裝置。因此，揭露一種設備，其使記憶體裝置層直接依附至至少一主動電路(例如邏輯)層。如使諸如DRAM或其他記憶體之記憶體直接依附至主動電路之方法中所描述，藉由直接依附方法提供高帶寬，不需限速矽穿孔(TSV)。而是，記憶體裝置整合至單片3D IC結構，產生單一晶粒解決方案。不同層中主動(例如邏輯)電路及記憶體電路之整合堆疊提供單一晶粒解決方案，此亦產生可供應用之具有極佳封包高度的薄封包。

在下列描述中，將使用熟悉本技藝之人士共同採用之用詞描述描繪實施之各式觀點，以傳達其工作內容予其他熟悉本技藝之人士。然而，對於熟悉本技藝之人士顯而易見的是可僅以若干描述觀點實現實施例。為予以說明，提出特定數量、材料及組態以提供描繪實施之徹底了解。然而，對於熟悉本技藝之人士顯而易見的是可無特定細節而實現實施例。在其他狀況下，省略或簡化熟知部件以免混淆描繪實施。

將以最有助於了解文中所描述實施例之方式，依次描述各式作業為多個個別作業，然而，描述之順序不應解譯為暗示該些作業必須依照順序。尤其，該些作業不需以呈現順序實施。

實施可於諸如半導體基板之基板上形成或實現。在一實施中，半導體基板可為使用矽塊或矽絕緣體子結構形成之結晶基板。在其他實施中，半導體基板可使用替代材料形成，其可或不可與矽結合，包括但不侷限於 鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、銦砷化鎵、銻化鎵、或III-V族或IV族材料之其他組合。儘管此處描述可形成基板之少數材料範例，可充當基礎於其上建立半導體裝置之任何材料均符精神及範圍。

如文中將提到的，諸如金屬氧化物半導體場效電晶體(MOSFET或簡單地稱MOS電晶體)之複數電晶體可於諸如裝置層中之基板上製造。在各式實施中，MOS電晶體可為平面電晶體、非平面電晶體、或二者之組合。非平面電晶體包括FinFET電晶體，諸如雙閘極電晶體及三閘極電晶體，及環繞或全周閘極電晶體，諸如奈米帶及奈米線電晶體。儘管文中所描述之實施可僅描繪平面電晶體，應注意的是亦可使用非平面電晶體實現實施例。

每一MOS電晶體包括由閘極介電層及閘極電極層之至少二層形成的閘極堆疊。閘極介電層可包括一層或多層堆疊。一或更多層可包括氧化矽、二氧化矽(SiO₂)及/或高k介電材料。高k介電材料可包括諸如鉿、矽、氧、鈦、鉭、鑭、鋁、錯、鋇、鍶、釔、鉛、鈧、鈮、及鋅之元素。可用於閘極介電層之高k材料範例包括但不侷限於氧化鉿、氧化鉿矽、氧化鑭、鋁酸鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅。在若干實施例中，當使用高k材料時，可於閘極介電層實施退火程序以改進其品質。

閘極電極層係形成於閘極介電層上，可包含至少一P型功函數金屬或N型功函數金屬，取決於電晶體係PMOS或NMOS電晶體。在若干實施中，閘極電極層可包含二或更多金屬層堆疊，其中一或更多金屬層為功函數金屬層及至少一金屬層為填充金屬層。

對PMOS電晶體而言，可用於閘極電極之金屬包括但不侷限於釕、鈀、鉑、鈷、鎳、及例如氧化釕之傳導金屬氧化物。P型金屬層將致能具約4.9eV及約5.2eV間之功函數之PMOS閘極電極的形成。對NMOS電晶體而言，可用於閘極電極之金屬包括但不侷限於鉿、鋯、鈦、鉭、鋁、該些金屬之合金，及該些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁。N型金屬層將致能具約3.9eV及約4.2eV間之功函數之NMOS閘極電極的形成。

在若干實施中，閘極電極可包含「U」形結構，包括底部，實質上平行於基板之表面；及二側壁部，實質上垂直於基板之頂表面。在另一實施中，至少形成閘極電極之一金屬層可簡單地為平面層，其實質上平行於基板之頂表面且不包括實質上垂直於基板之頂表面的側壁部。在進一步實施中，閘極電極可包含U形結構及非U形結構之平面的組合。例如，閘極電極可包含形成於非U形層之一或更多平面上之一或更多U形金屬層。

在若干實施中，一對側壁間隔器可形成於閘極堆疊之相對側來支撐閘極堆疊。側壁間隔器可以諸如氮 化矽、氧化矽、碳化矽、摻碳氮化矽、及氧氮化矽之材料形成。形成側壁間隔器之程序為本技藝中熟知，通常包括沉積及蝕刻處理步驟。在替代實施中，可使用複數間隔器對，例如二對、三對、或四對側壁間隔器可形成於閘極堆疊之相對側。

如本技藝中所熟知，源極及汲極區係形成於基板內，鄰近每一MOS電晶體之閘極堆疊。源極及汲極區通常使用植入/擴散程序或蝕刻/沉積程序形成。在前者程序中，諸如硼、鋁、銻、磷、或砷之摻雜劑可離子植入基板以形成源極及汲極區。激活摻雜劑並致使其進一步擴散進入基板之退火程序典型地在離子植入程序之後。在後者程序中，可首先蝕刻基板以於源極及汲極區之位置形成凹部。接著可實施磊晶沉積程序而以用於製造源極及汲極區之材料來填充凹部。在若干實施中，可使用諸如矽鍺或碳化矽之矽合金製造源極及汲極區。在若干實施中，磊晶沉積矽合金可原地摻雜諸如硼、砷、或磷之摻雜劑。在進一步實施例中，可使用一或更多替代半導體材料形成源極及汲極區，諸如鍺或III-V族材料或合金。在進一步實施例中，一或更多層金屬及/或金屬合金可用以形成源極及汲極區。

一或更多層際介電(ILD)沉積於MOS電晶體上。ILD層可使用已知可用於積體電路結構中的介電材料而形成，諸如低k介電材料。可使用之介電材料範例包括但不侷限於二氧化矽(SiO₂)、摻碳氧化物(CDO)、 氮化矽、諸如全氟環丁烷或聚四氟乙烯之有機聚合物、氟矽玻璃(FSG)、及諸如矽倍半氧烷、矽氧烷、或有機矽玻璃之有機矽酸鹽。ILD層可包括空孔或氣隙以進一步減少其介電常數。

圖1-7描述形成包括記憶體裝置層之單片3D IC之一方法。描述之實施例亦包括二電路裝置層(主動電路層)，其中一電路裝置層包括具有與另一電路裝置層中裝置不同電壓範圍之裝置。典型地，具有較高電壓範圍之裝置包括但不侷限於可操作用於高頻(例如射頻(RF))及電力切換應用之裝置。該等裝置之範例為相對大(例如前代)p型及/或n型裝置，高電子移動性電晶體，諸如氮化鎵(GaN)或砷化鎵(GaAs)。典型地，該等裝置可包括可耐受增加電壓及提供增加驅動電流之裝置。該等裝置傾向於大於本技藝邏輯裝置之狀態。較低電壓範圍，典型地較快裝置包括邏輯裝置，諸如FinFFT或其他減少之形狀因數裝置，其可以較較高電壓範圍裝置更高間距配置於裝置層上。在另一實施例中，單片3D IC包括類似裝置之電路裝置層、或僅一裝置層(例如邏輯裝置層)、或裝置類型之混合。

參照圖1，在一實施例中，於基板上形成高電壓擺動裝置及/或較大(例如前代)PMOS及/或NMOS裝置。圖1顯示例如單晶矽半導體基板(例如矽基板)之基板110。基板110上配置之裝置層包括裝置120A、120B及120C。裝置120A為例如GaN裝置或GaAs裝 置；裝置120B為例如前代n型裝置；及裝置120C典型地為前代p型裝置。該等裝置可用於高電力應用。

圖2顯示採用並列於基板110之複數互連後圖1之結構，其中複數互連的其中之一些連接至裝置。圖2顯示包括互連1305之複數互連130，互連1305具有相容(例如阻抗匹配)於相對高電壓擺動裝置之尺寸，諸如裝置120A、120B及120C。在一實施例中，複數互連130亦包括互連1306，其具有與互連1305之尺寸不同的尺寸。在一實施例中，複數互連130為銅材料並如本技藝中已知已圖案化。裝置及第一層互連間之裝置層接觸點125A、125B及125C可為鎢或銅，且互連間之層間接觸點為例如銅。互連藉介電材料(例如氧化物)而相互絕緣並與裝置絕緣。

圖3顯示在結構上採用裝置層後圖2之結構。圖3顯示並列於複數互連130或在其上之裝置層150。在一實施例中，裝置層150為單晶半導體層(例如矽層)，包括經由層轉移程序導入之層。裝置層150於轉移時可或不可包括裝置。在實施例中，其中該層於轉移時不包括裝置，複數裝置可於轉移後形成。該裝置包括高速裝置，諸如高速邏輯裝置(例如FinFET裝置)。該裝置可以較高電壓擺動裝置及/或與結構100上其他裝置層(例如包括裝置120A-120C之裝置層)相關聯之較大(前代)裝置更小間距布局或配置於裝置層150中。在一實施例中，該裝置經由例如裝置層及互連間之接觸點155而連 接至複數互連130之互連1306。典型地，互連1306具有至少0.67倍閘極間距之厚度，且互連1305可具有較互連1306大100至1000倍之厚度。典型地，目前FinFET具有0至1.5伏之電壓範圍。在一實施例中，較高電壓範圍裝置為具有大於1.5伏電壓範圍之裝置，諸如最多5.5伏。

圖4顯示在結構上採用複數互連後圖3之結構。圖4顯示並列於裝置層150或在其上之複數互連170，其中複數互連170的其中之一些連接至裝置層150中之裝置。如圖4中所描繪，裝置層150中之裝置可經由接觸點158而連接至複數互連170的其中之一些，及/或經由接觸點155而連接至複數互連130的其中之一些。圖4亦顯示嵌入複數互連170中之記憶體元件。在一實施例中，記憶體元件(例如可伸縮二電晶體記憶體(STTM)及/或電阻式隨機存取記憶體(ReRAM)元件)以一端連接至複數互連170及至裝置層150(經由接觸點164)，及經由接觸點162而連接至複數互連130。裝置層150中之裝置可操作以於記憶體讀取及寫入作業期間致能記憶體元件。

圖4顯示複數互連170，其藉由本技藝中已知之介電材料而相互隔離並與裝置層隔離。在一實施例中，從諸如銅之由電鍍程序導入之材料選擇複數互連170，且至裝置層150中之裝置的接觸點158典型地為銅或鎢，互連間之接觸點為銅。複數互連170上配置金屬化層175， 其包括暴露傳導接觸點用於金屬對金屬鍵結連接。

圖5顯示在結構連接至包括記憶體裝置層之載體晶圓後圖4之結構。在一實施例中，圖4中之結構100反轉並結合至載體晶圓。圖5顯示例如矽或其他適合基板之載體晶圓185。載體晶圓185於一表面包括記憶體裝置層190。記憶體裝置層190可為若干複數記憶體元件及諸如動態RAM(DRAM)裝置層之記憶體電路。在一實施例中，記憶體裝置層包括金屬化層195，其包括暴露或對齊結構100之金屬化層175中傳導接觸點的傳導連接點或連接。因而，在一實施例中，與記憶體裝置層190相關聯之暴露接觸點可經由直接金屬對金屬鍵結(例如銅對銅之壓縮鍵結)而連接至金屬化層175。

圖6顯示在從結構移除基板110後圖5之結構。在一實施例中，藉由機械(例如研磨)或其他機構(例如蝕刻)移除基板110。在本實施例中，將基板110移除至至少包括裝置120A、120B及120C保留在載體晶圓上之裝置層的程度。

圖7顯示在包括裝置120A、裝置120B及裝置120C之裝置層鈍化後圖6之結構。該鈍化可藉由氧化物層或類似介電材料層。圖7亦顯示至複數互連130的其中之一些(互連1305)之接觸點195的形成。接觸點195可用以連接結構100至諸如封包基板之基板。一旦形成，若以晶圓級形成，則結構可單片化為個別單片3D IC。圖7典型地顯示單片化後之結構100，並以魔線描繪經由焊 接劑連接至接觸點195，結構至封包基板之連接。

圖8描繪包括本發明之一或更多實施例的轉接板200。轉接板200為中介基板用以橋接第一基板202至第二基板204。第一基板202可為例如積體電路晶粒。第二基板204可為例如記憶體模組、電腦主機板、或另一積體電路晶粒。通常，轉接板200之目的為延展連接至更寬間距或改程連接至不同連接。例如，轉接板200可耦接積體電路晶粒至球閘陣列(BGA)206，其後續可耦接至第二基板204。在若干實施例中，第一及第二基板202/204依附至轉接板200之相對側。在其他實施例中，第一及第二基板202/204依附至轉接板200之相同側。在進一步實施例中，三或更多基板藉由轉接板200互連。

轉接板200可以環氧樹脂、強化玻璃纖維環氧樹脂、陶瓷材料、或諸如聚醯亞胺之聚合物材料形成。在進一步實施中，轉接板可以替代剛性或撓性材料形成，可包括以上所描述用於半導體基板之相同材料，諸如矽、鍺、及其他III-V族及IV族材料。

轉接板可包括金屬互連208及通孔210，包括但不侷限於矽穿孔(TSV)212。轉接板200可進一步包括嵌入裝置214，包括被動及主動裝置。該等裝置包括但不侷限於電容器、退耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、電力管理裝置、天線、陣列、感測器、及MEMS裝置之更複雜裝置亦可形成於 轉接板200上。

依據本發明之實施例，文中所揭露之設備或程序可用於轉接板200之組裝。

圖9描繪依據本發明之一實施例的運算裝置300。運算裝置300可包括若干組件。在一實施例中，該些組件係依附至一或更多主機板。在替代實施例中，該些組件係製造於單一系統晶片(SoC)晶粒而非主機板上。運算裝置300中之組件包括但不侷限於積體電路晶粒302及至少一通訊晶片308。在若干實施中，通訊晶片308係製造做為積體電路晶粒302之一部分。積體電路晶粒302可包括CPU 304以及晶粒上記憶體306，通常用作快取記憶體，可由諸如嵌入DRAM(eDRAM)或自旋轉移力距記憶體(STTM或STTM-RAM)之技術提供。

運算裝置300可包括其他組件，可或不可實體及電耦接至主機板或組裝於SoC晶粒內。該些其他組件包括但不侷限於揮發性記憶體310(例如DRAM)、非揮發性記憶體312(例如ROM或快閃記憶體)、圖形處理單元314(GPU)、數位信號處理器316、加密處理器342(執行硬體內加密演算法之專用處理器)、晶片組320、天線322、顯示器或觸控螢幕顯示器324、觸控螢幕控制器326、電池328或其他電源、功率放大器(未顯示)、全球定位系統(GPS)裝置344、羅盤330、動作協處理器或感測器332(可包括加速計、陀螺儀、及羅盤)、揚聲器334、相機336、使用者輸入裝置338(諸如鍵盤、 滑鼠、觸控筆、及觸控墊)、及大量儲存裝置340(諸如硬碟機、光碟(CD)、數位影音光碟(DVD)等)。

通訊晶片308致能無線通訊用於轉移資料至及自運算裝置300。「無線」用詞及其衍生可用以描述可經由使用調變電磁輻射通過非固態媒體而傳遞資料之電路、裝置、系統、方法、技術、通訊通道等。該用詞並非暗示相關裝置不包含任何線路，儘管在若干實施例中未包含線路。通訊晶片308可實施任何若干無線標準或協定，包括但不侷限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、EDMA、TDMA、DECT、藍牙、其衍生，以及指配予3G、4G、5G、及更先進之任何其他無線協定。運算裝置300可包括複數通訊晶片308。例如，第一通訊晶片308可專用於短距離無線通訊，諸如Wi-Fi及藍牙，第二通訊晶片308可專用於長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。

在一實施例中，運算裝置300之處理器304為單片3D IC，包括依據以上描述之實施例形成的多個裝置層。「處理器」可指處理來自暫存器及/或記憶體之電子資料而將電子資料轉換為可儲存於暫存器及/或記憶體之其他電子資料的任何裝置或一部分裝置。

在一實施例中，通訊晶片308亦可包括單片3D IC，其包括多個裝置層並依據以上所描述之實施例形 成。

在進一步實施例中，運算裝置300所容納之另一組件可包含單片3D IC，其包括依據以上所描述之實施的多個裝置層。

在各式實施例中，運算裝置300可為膝上型電腦、輕省筆電、筆記型電腦、超輕薄筆電、智慧手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步實施中，運算裝置300可為處理資料之任何其他電子裝置。

範例

範例1為一種方法，包括形成第一基板，該第一基板包括配置於複數第一互連及複數第二互連間之積體電路裝置層；將包含記憶體裝置層之第二基板耦接至該第一基板，使得該記憶體裝置層並列於該複數第一互連及該複數第二互連之一者；以及移除一部分該第一基板。

在範例2中，形成包括配置於複數第一互連及複數第二互連間之積體電路裝置層之範例1的第一基板，包括於該第一基板上形成第一裝置層；於該第一基板上形成複數第一互連，其中，該複數第一互連的其中之一些耦接至該複數第一裝置的其中之一些；將沒有複數第二裝置之裝置層及包括複數第二裝置之裝置層之一者耦接至 該複數第一互連的其中之一些，但沒有該複數第二裝置之裝置層需耦接，該方法包含形成複數第二裝置；以及於該第二裝置層上形成複數第二互連，其中，該複數第二互連的其中之一些耦接至該複數第二裝置的其中之一些。

在範例3中，在移除一部分該第一基板之後，範例2之方法包括形成至該複數第一互連的其中之一些之一者的接觸點，該接觸點可操作用於至外部來源之連接。

在範例4中，範例2之複數第一互連的其中之一些之尺寸大於複數第二互連的其中之一些之尺寸。

在範例5中，範例2之複數第一裝置包含具有較複數第二裝置更高電壓範圍之裝置。

在範例6中，範例2之複數第二裝置包含以較複數第一裝置之間距更小間距配置之裝置。

在範例7中，形成範例1之複數第二互連包括形成互連堆疊，該互連堆疊包括複數第二互連及嵌入其中之複數記憶體裝置。

在範例8中，範例1之記憶體裝置層包含DRAM裝置。

範例9為藉範例1-8之任何方法形成之三維積體電路。

範例10為一種設備，包括裝置層，包含配置於基板上之複數第一互連及複數第二互連間之複數第一電路裝置，其中，該複數第一互連的其中之一些及該複數第 二互連的其中之一些耦接至該複數第一電路裝置的其中之一些；記憶體裝置層，包括並列及耦接至該複數第一互連及該複數第二互連之一者的複數記憶體裝置；以及接觸點，耦接至該複數第一互連的其中之一些及該複數第二互連的其中之一些之一者，該接觸點可操作用於至外部來源之連接。

在範例11中，範例10之裝置層包括第一裝置層，且其中該記憶體裝置係並列及耦接至該複數第一互連及該複數第二互連之一者，該設備進一步包括第二裝置層，該第二裝置層包含並列及耦接至該複數第一互連及該複數第二互連之另一者的複數第二電路裝置。

在範例12中，範例11之複數第一裝置及複數第二裝置之一者包括具有較複數第一裝置及複數第二裝置之另一者更高電壓範圍的裝置。

在範例13中，範例12之第一裝置層之複數第一電路裝置包括以較複數第二電路裝置之間距更小間距配置之裝置，且複數第一互連係配置於載體基板及第一裝置層之間。

在範例14中，範例12之接觸點耦接至複數第二互連的其中之一些。

在範例15中，範例11之複數記憶體裝置係配置於複數第一互連及複數第二互連之一者內。

在範例16中，範例12之接觸點包括電路接觸點，該設備進一步包含封包，該封包包含耦接至電路接 觸點之封包接觸點。

範例17為一種方法，包括於第一基板上形成第一裝置層，該裝置層包含複數第一裝置；形成複數第一互連，其中，該複數第一互連的其中之一些耦接至該複數第一裝置的其中之一些；形成並列於該複數第一互連之第二裝置層，該第二裝置層包含複數第二裝置；形成並列於該第二裝置層之複數第二互連；將包括記憶體裝置層之第二基板耦接至該第一基板，使得該記憶體裝置層並列於該複數第二互連；以及移除一部分該第一基板，同時保持該第一裝置層。

在範例18中，範例17之方法包括形成至複數第一互連之接觸點，該接觸點可操作用於至外部來源之連接。

在範例19中，範例17之複數第一裝置包括具有較複數第二裝置更高電壓範圍之裝置。

在範例20中，範例17之複數第二裝置包括以較複數第一裝置之間距更小間距配置之裝置。

在範例21中，形成範例17之複數第二互連包括形成互連堆疊，該互連堆疊包含複數第二互連及嵌入其中之複數記憶體裝置。

範例22為藉範例17-21之任何方法製造之三維設備。

上述描繪之本發明的實施包括在發明摘要中所描述，不希望窮舉或侷限本發明至所揭露之精確形式。 雖然文中為描繪目的描述本發明之特定實施及範例，如熟悉相關技藝之人士將認同的，可在本發明之範圍內實施各式等效修改。

可鑑於以上詳細描述而針對本發明實施該些修改。下列申請項中使用之用詞不應解譯為侷限本發明至說明書及申請項中所揭露之特定實施。而是本發明之範圍完全由下列申請項所決定，其係依據申請項解譯之建立原則解譯。

100‧‧‧結構

120A、120B、120C‧‧‧裝置

130、170、1305、1306‧‧‧互連

150‧‧‧裝置層

175‧‧‧金屬化層

185‧‧‧載體晶圓

190‧‧‧記憶體裝置層

Claims (19)

1. 一種形成積體電路的方法，包含：形成第一基板，該第一基板包含配置於複數第一互連及複數第二互連間之積體電路裝置層，其中，該積體電路裝置層包含第一裝置層；將包含記憶體裝置層之第二基板耦接至該第一基板，使得該記憶體裝置層並列及耦接於該複數第一互連及該複數第二互連之一者；形成第二裝置層，該第二裝置層包含並列及耦接至該複數第一互連及該複數第二互連之另一者的複數第二裝置；以及移除一部分該第一基板。
2. 如申請專利範圍第1項之形成積體電路的方法，其中，形成包含配置於該複數第一互連及該複數第二互連間之該積體電路裝置層之該第一基板包含：於該第一基板上形成該第一裝置層；於該第一基板上形成該複數第一互連，其中，該複數第一互連的其中之一些耦接至複數第一裝置的其中之一些；以及於該第二裝置層上形成該複數第二互連，其中，該複數第二互連的其中之一些耦接至該複數第二裝置的其中之一些。
3. 如申請專利範圍第2項之形成積體電路的方法，其中，在移除一部分該第一基板之後，該方法包含： 形成至該複數第一互連的其中之一些之一者的接觸點，該接觸點可操作用於至外部來源之連接。
4. 如申請專利範圍第2項之形成積體電路的方法，其中，該複數第一互連的其中之一些之尺寸大於該複數第二互連的其中之一些之尺寸。
5. 如申請專利範圍第2項之形成積體電路的方法，其中，該複數第一裝置包含具有較該複數第二裝置更高電壓範圍之裝置。
6. 如申請專利範圍第2項之形成積體電路的方法，其中，該複數第二裝置包含以較該複數第一裝置之間距更小間距配置之裝置。
7. 如申請專利範圍第1項之形成積體電路的方法，其中，形成複數第二互連包含形成互連堆疊，該互連堆疊包含該複數第二互連及嵌入其中之複數記憶體裝置。
8. 如申請專利範圍第1項之形成積體電路的方法，其中，該記憶體裝置層包含DRAM裝置。
9. 一種積體電路，包含：裝置層，包含配置於基板上之複數第一互連及複數第二互連間之複數第一電路裝置，其中，該複數第一互連的其中之一些及該複數第二互連的其中之一些耦接至該複數第一電路裝置的其中之一些，其中，該裝置層包含第一裝置層；記憶體裝置層，包含並列及耦接至該複數第一互連及該複數第二互連之一者的複數記憶體裝置，其中該記憶體 裝置層係並列及耦接至該複數第一互連及該複數第二互連之一者；第二裝置層，該第二裝置層包含並列及耦接至該複數第一互連及該複數第二互連之另一者的複數第二電路裝置；以及接觸點，耦接至該複數第一互連的其中之一些及該複數第二互連的其中之一些之一者，該接觸點可操作用於至外部來源之連接。
10. 如申請專利範圍第9項之積體電路，其中，該複數第一裝置及該複數第二裝置之一者包含具有較該複數第一裝置及該複數第二裝置之另一者更高電壓範圍的裝置。
11. 如申請專利範圍第10項之積體電路，其中，該第一裝置層之該複數第一電路裝置包含以較該複數第二電路裝置之間距更小間距配置之裝置，且該複數第一互連係配置於載體基板及該第一裝置層之間。
12. 如申請專利範圍第10項之積體電路，其中，該接觸點耦接至該複數第二互連的其中之一些。
13. 如申請專利範圍第9項之積體電路，其中，複數記憶體裝置係配置於該複數第一互連及該複數第二互連之一者內。
14. 如申請專利範圍第10項之積體電路，其中，該接觸點包含電路接觸點，該積體電路進一步包含封包，該封包包含耦接至該電路接觸點之封包接觸點。
15. 一種形成積體電路的方法，包含： 於第一基板上形成第一裝置層，該裝置層包含複數第一裝置；形成複數第一互連，其中，該複數第一互連的其中之一些耦接至該複數第一裝置的其中之一些；形成並列於該複數第一互連之第二裝置層，該第二裝置層包含複數第二裝置，該第二裝置並列及耦接至該複數第一互連；形成並列於該第二裝置層之複數第二互連；將包含記憶體裝置層之第二基板耦接至該第一基板，使得該記憶體裝置層並列及耦接於該複數第二互連；以及移除一部分該第一基板，同時保持該第一裝置層。
16. 如申請專利範圍第15項之形成積體電路的方法，進一步包含形成至該複數第一互連之接觸點，該接觸點可操作用於至外部來源之連接。
17. 如申請專利範圍第15項之形成積體電路的方法，其中，該複數第一裝置包含具有較該複數第二裝置更高電壓範圍之裝置。
18. 如申請專利範圍第15項之形成積體電路的方法，其中，該複數第二裝置包含以較該複數第一裝置之間距更小間距配置之裝置。
19. 如申請專利範圍第15項之形成積體電路的方法，其中，形成複數第二互連包含形成互連堆疊，該互連堆疊包含該複數第二互連及嵌入其中之複數記憶體裝置。