TWI565081B - 薄膜電晶體及薄膜電晶體基板 - Google Patents

Description

薄膜電晶體及薄膜電晶體基板

本發明涉及一種薄膜電晶體及一種薄膜電晶體基板。

手機、平板電腦、電視機等電子設備已成為生活中必不可少的消費品。目前手機、平板電腦、電視機等電子設備中的顯示面板整體的趨勢是朝大呎寸、高解析度發展。然而，解析度太高可能會導致顯示面板存在拖影或顯示不流暢。究其原因，是由於顯示面板中的薄膜電晶體的數量越來越多，導致單個薄膜電晶體的響應速度不夠。

鑒於此，有必要提供一種薄膜電晶體，包括第一閘極、第二閘極、通道層、源極、汲極以及閘極絕緣層，所述通道層藉由所述閘極絕緣層與所述第一閘極及第二閘極相互絕緣，所述通道層包括第一部分與第二部分，所述第二部分的導電率大於所述第一部分的導電率，所述第一部分包括位於所述第二部分與源極之間的第一區域以及位於所述第二部分與汲極之間的第二區域，所述第一閘極對應所述第一區域設置，所述第二閘極對應所述第二區域設置，所述源極電性連接所述第一區域，所述汲極電性連接所述第二區域。

還有必要提供一種薄膜電晶體基板，其包括多條掃描線以及與所述掃描線絕緣相交的多條資料線，所述掃描線與資料線相交處包括薄膜電晶體，所述薄膜電晶體包括第一閘極、第二閘極、通道層、源極、汲極以及閘極絕緣層，所述通道層藉由所述閘極絕緣層與所述第一閘極及第二閘極相互絕緣，所述通道層包括第一部分與第二部分，所述第二部分的導電率大於所述第一部分的導電率，所述第一部分包括位於所述第二部分與源極之間的第一區域以及位於所述第二部分與汲極之間的第二區域，所述第一閘極對應所述第一區域設置，所述第二閘極對應所述第二區域設置，所述源極電性連接所述第一區域，所述汲極電性連接所述第二區域。

相較於習知技術，本發明所提供的薄膜電晶體以及薄膜電晶體基板由於由所述第二通道層導通所述源極與汲極，響應速度比單純的採用半導體做通道層更加快速，能夠應用於大呎寸、高解析度顯示面板中。並且，將閘極僅對應設置在所述源極與汲極分別與第二部分重疊的位置，能夠使得該薄膜電晶體及薄膜電晶體基板的重量更輕。

100‧‧‧薄膜電晶體基板

110‧‧‧掃描線

120‧‧‧資料線

130‧‧‧畫素電極

140‧‧‧薄膜電晶體

141‧‧‧基底

1421‧‧‧第一閘極

1422‧‧‧第二閘極

143‧‧‧閘極絕緣層

144‧‧‧通道層

1441‧‧‧第一部分

1442‧‧‧第二部分

1441a‧‧‧第一區域

1441b‧‧‧第二區域

145‧‧‧源極

146‧‧‧汲極

147‧‧‧蝕刻阻擋層

147a‧‧‧通孔

P‧‧‧畫素區域

圖1係本發明具體實施方式所提供的薄膜電晶體基板的示意圖。

圖2係圖1中區域A的局部放大圖。

圖3係本發明第一實施方式沿圖2中III-III切割線所做的剖視圖。

圖4係本發明第二實施方式沿圖2中III-III切割線所做的剖視圖 。

圖5係本發明第三實施方式沿圖2中III-III切割線所做的剖視圖。

下面結合附圖將對本發明實施方式作進一步的詳細說明。

請參閱圖1，為本發明具體實施方式所提供的薄膜電晶體基板100的示意圖。所述薄膜電晶體基板100包括多條掃描線110，多條資料線120，所述多條掃描線110與多條資料線120相互垂直。相鄰的兩條掃描線110與資料線120界定之最小單元定義一畫素區域P。一畫素區域P對應一次畫素，每一次畫素包括畫素電極130。所述掃描線110與資料線120相交處包括薄膜電晶體140。

請一併參閱圖2，所述薄膜電晶體140包括第一閘極1421、第二閘極1422、通道層144、源極145以及汲極146。所述第一閘極1421與第二閘極1422沿同一掃描線110向同一方向延伸長出的凸起。

請一併參閱圖3，在本發明第一實施方式中，所述薄膜電晶體140還包括基底141以及閘極絕緣層143。所述第一閘極1421與第二閘極1422設置於所述基底141上。所述閘極絕緣層143覆蓋所述第一閘極1421與第二閘極1422。所述通道層144設置於所述閘極絕緣層143上。所述源極145與汲極146形成在所述通道層144與閘極絕緣層143上，且所述源極145與汲極146分別覆蓋在所述通道層144相對的兩端。可以理解，所述掃描線110與所述第一閘極1421及第二閘極1422電性連接且一併設置於所述基底141上，所述資料線120與所述源極145電性連接且一併設置於所述閘極絕緣層143 上，所述掃描線110被該閘極絕緣層143覆蓋。

所述通道層144包括第一部分1441與第二部分1442。所述第一部分1441與第二部分1442層疊設置在所述閘極絕緣層143上。其中，所述第二部分1442形成在所述閘極絕緣層143上，所述第一部分1441形成在所述閘極絕緣層143與所述第二部分1442上，覆蓋並包圍所述第二部分1442。在本實施方式中，所述源極145與汲極146在所述閘極絕緣層143上的正投影至少部分與所述第二部分1442相重疊。所述第一部分1441包括第一區域1441a與第二區域1441b。所述第一區域1441a位於所述源極145與第二部分1442之間。所述第二區域1441b位於所述汲極146與第二部分1442之間。所述第一閘極1421對應所述第一區域1441a設置，所述第二閘極1422對應所述第二區域1441b設置。

在本實施方式中，所述第一部分1441的材質選自氧化半導體、非晶矽或多晶矽等通道層常用的半導體材料。所述第二部分1442的材質選自導體材料，例如鋁、鈦、鉬、钽、銅等金屬或氧化銦錫、氧化銦鋅等透明導電材料。可以理解，所述第一部分1441在所述第一閘極1421與第二閘極1422施加電壓時由絕緣體變為導體。所述第二部分1442的導電率大於所述第一部分1441作為導體時的導電率，所述第二部分1442的電子遷移率亦大於所述第一部分1441作為導體時的電子遷移率。

這樣，當所述薄膜電晶體140通電時，由於所述第二部分1442的導電率及電子遷移率比所述第一部分1441導通時的導電率及電子遷移率高，源極145上的電流會依次經由所述第一區域1441a、第二部分1442、第二區域1441b傳導至所述汲極146。由於所述第二 部分1442的導電率及電子遷移率比所述第一部分1441導通時的導電率及電子遷移率高，第二部分1442能夠有效提高所述薄膜電晶體140的導通速度，進而提高所述薄膜電晶體基板100的響應速度。而由於所述源極145與汲極146在所述閘極絕緣層143上的正投影至少部分與所述第二部分1442相重疊，所述源極145和汲極146與所述第二部分1442的距離最短，響應速度最快。此外，由於本發明薄膜電晶體140主要是藉由所述第二部分1442導通所述源極145與汲極146，因此將所述第一閘極1421與第二閘極1422僅對應設置在所述源極145與汲極146分別與第二部分1442重疊的位置，在保證第一閘極1421與第二閘極1422被施加電壓時能夠導通所述源極145與汲極146的前提下，能夠使得該薄膜電晶體基板100的重量更輕。

在形成所述通道層144時，可先在所述閘極絕緣層143上形成一導體材料層，然後藉由黃光製程蝕刻所述導體材料層以定義出所述第二部分1442的位置，然後在所述第二部分1442上形成一整層覆蓋所述第二部分1442與閘極絕緣層143的半導體材料層，再藉由黃光製程蝕刻所述半導體材料層以定義出所述第一部分1441的圖案，從而形成所述通道層144。

請參閱圖4，在本發明第二實施方式中，所述薄膜電晶體140還包括蝕刻阻擋層147。具體地，所述薄膜電晶體140包括基底141、第一閘極1421、第二閘極1422、閘極絕緣層143、通道層144、源極145、汲極146以及蝕刻阻擋層147。所述第一閘極1421與第二閘極1422設置於所述基底141上。所述閘極絕緣層143覆蓋所述第一閘極1421與第二閘極1422。所述通道層144設置於所述閘極絕 緣層143上。所述蝕刻阻擋層147形成在所述通道層144上。所述源極145與汲極146形成在所述通道層144、蝕刻阻擋層147閘極絕緣層143上，且所述源極145與汲極146分別覆蓋在所述通道層144與蝕刻阻擋層147相對的兩端。可以理解，所述掃描線110與所述第一閘極1421及第二閘極1422電性連接且一併設置於所述基底141上，所述資料線120與所述源極145電性連接且一併設置於所述閘極絕緣層143上，所述掃描線110被該閘極絕緣層143覆蓋。

所述通道層144包括第一部分1441與第二部分1442。所述第一部分1441與第二部分1442層疊設置在所述閘極絕緣層143上。其中，所述第二部分1442形成在所述閘極絕緣層143上，所述第一部分1441形成在所述閘極絕緣層143與所述第二部分1442上，覆蓋並包圍所述第二部分1442。所述源極145與汲極146在所述閘極絕緣層143上的正投影至少部分與所述第二部分1442相重疊。該第一部分1441的面積大於該蝕刻阻擋層147的面積，且該第一部分1441對應該源極145與汲極146的兩端超出該蝕刻阻擋層147的邊緣輪廓，該源極145與汲極146經由該第一部分1441未被該蝕刻阻擋層147覆蓋的部分與該第一部分1441相接觸。所述第一部分1441包括第一區域1441a與第二區域1441b。所述第一區域1441a位於所述源極145與第二部分1442之間。所述第二區域1441b位於所述汲極146與第二部分1442之間。所述第一閘極1421對應所述第一區域1441a設置，所述第二閘極1422對應所述第二區域1441b設置。

在本實施方式中，所述第一部分1441的材質選自氧化半導體、非晶矽或多晶矽等通道層常用的半導體材料。所述第二部分1442的 材質選自導體材料，例如鋁、鈦、鉬、钽、銅等金屬或氧化銦錫、氧化銦鋅等透明導電材料。可以理解，所述第一部分1441在所述第一閘極1421與第二閘極1422施加電壓時由絕緣體變為導體。所述第二部分1442的導電率大於所述第一部分1441作為導體時的導電率，所述第二部分1442的電子遷移率亦大於所述第一部分1441作為導體時的電子遷移率。

這樣，當所述薄膜電晶體140通電時，由於所述第二部分1442的導電率及電子遷移率比所述第一部分1441導通時的導電率及電子遷移率高，源極145上的電流會依次經由所述第一區域1441a、第二部分1442、第二區域1441b傳導至所述汲極146。由於所述第二部分1442的導電率及電子遷移率比所述第一部分1441導通時的導電率及電子遷移率高，第二部分1442能夠有效提高所述薄膜電晶體140的導通速度，進而提高所述薄膜電晶體基板100的響應速度。而由於所述源極145與汲極146在所述閘極絕緣層143上的正投影至少部分與所述第二部分1442相重疊，所述源極145和汲極146與所述第二部分1442的距離最短，響應速度最快。此外，由於本發明薄膜電晶體140主要是藉由所述第二部分1442導通所述源極145與汲極146，因此將所述第一閘極1421與第二閘極1422僅對應設置在所述源極145與汲極146分別與第二部分1442重疊的位置，在保證第一閘極1421與第二閘極1422被施加電壓時能夠導通所述源極145與汲極146的前提下，能夠使得該薄膜電晶體基板100的重量更輕。

請參閱圖5，在本發明第三實施方式中，所述薄膜電晶體140包括基底141、閘極142、閘極絕緣層143、通道層144、源極145、汲 極146以及蝕刻阻擋層147。所述第一閘極1421與第二閘極1422設置於所述基底141上。所述閘極絕緣層143覆蓋所述第一閘極1421與第二閘極1422。所述通道層144設置於所述閘極絕緣層143上。所述蝕刻阻擋層147形成在所述通道層144上。所述蝕刻阻擋層147上開設有通孔147a，所述源極145與汲極146形成在所述蝕刻阻擋層147上並分別藉由所述通孔147a與所述通道層144電性連接。可以理解，所述掃描線110與所述第一閘極1421及第二閘極1422電性連接且一併設置於所述基底141上，所述資料線120與所述源極145電性連接且一併設置於所述閘極絕緣層143上，所述掃描線110被該閘極絕緣層143覆蓋。

所述通道層144包括第一部分1441與第二部分1442。所述第一部分1441與第二部分1442層疊設置在所述閘極絕緣層143上。其中，所述第二部分1442形成在所述閘極絕緣層143上，所述第一部分1441形成在所述閘極絕緣層143與所述第二部分1442上，覆蓋並包圍所述第二部分1442。所述源極145與汲極146在所述閘極絕緣層143上的正投影至少部分與所述第二部分1442相重疊。所述通孔147a對應所述第二部分1442的兩端設置，該蝕刻阻擋層147的面積大於該第一部分1441的面積，所述第二部分1442的厚度大於所述第一部分1441的厚度。所述第一部分1441包括第一區域1441a與第二區域1441b。所述第一區域1441a位於所述源極145與第二部分1442之間。所述第二區域1441b位於所述汲極146與第二部分1442之間。所述第一閘極1421對應所述第一區域1441a設置，所述第二閘極1422對應所述第二區域1441b設置。

在本實施方式中，所述第一部分1441的材質選自氧化半導體、非 晶矽或多晶矽等通道層常用的半導體材料。所述第二部分1442的材質選自導體材料，例如鋁、鈦、鉬、钽、銅等金屬或氧化銦錫、氧化銦鋅等透明導電材料。可以理解，所述第一部分1441在所述第一閘極1421與第二閘極1422施加電壓時由絕緣體變為導體。所述第二部分1442的導電率大於所述第一部分1441作為導體時的導電率，所述第二部分1442的電子遷移率亦大於所述第一部分1441作為導體時的電子遷移率。

這樣，當所述薄膜電晶體140通電時，由於所述第二部分1442的導電率及電子遷移率比所述第一部分1441導通時的導電率及電子遷移率高，源極145上的電流會依次經由所述第一區域1441a、第二部分1442、第二區域1441b傳導至所述汲極146。由於所述第二部分1442的導電率及電子遷移率比所述第一部分1441導通時的導電率及電子遷移率高，第二部分1442能夠有效提高所述薄膜電晶體140的導通速度，進而提高所述薄膜電晶體基板100的響應速度。而由於所述源極145與汲極146在所述閘極絕緣層143上的正投影至少部分與所述第二部分1442相重疊，所述源極145和汲極146與所述第二部分1442的距離最短，響應速度最快。此外，由於本發明薄膜電晶體140主要是藉由所述第二部分1442導通所述源極145與汲極146，因此將所述第一閘極1421與第二閘極1422僅對應設置在所述源極145與汲極146分別與第二部分1442重疊的位置，在保證第一閘極1421與第二閘極1422被施加電壓時能夠導通所述源極145與汲極146的前提下，能夠使得該薄膜電晶體基板100的重量更輕。

綜上所述，本創作符合發明專利要件，爰依法提出專利申請。惟 ，以上所述者僅為本創作之較佳實施例，本創作之範圍並不以上述實施例為限，舉凡熟習本案技藝之人士爰依本創作之精神所作之等效修飾或變化，皆應涵蓋於以下申請專利範圍內。

140‧‧‧薄膜電晶體

141‧‧‧基底

142‧‧‧閘極

143‧‧‧閘極絕緣層

144‧‧‧通道層

1441‧‧‧第一部分

1442‧‧‧第二部分

145‧‧‧源極

146‧‧‧汲極

Claims (13)

1. 一種薄膜電晶體，包括第一閘極、第二閘極、通道層、源極、汲極以及閘極絕緣層，所述通道層藉由所述閘極絕緣層與所述第一閘極及第二閘極相互絕緣，所述通道層包括第一部分與第二部分，所述第二部分的導電率大於所述第一部分的導電率，所述第一部分包括位於所述第二部分與源極之間的第一區域以及位於所述第二部分與汲極之間的第二區域，所述第一閘極對應所述第一區域設置，所述第二閘極對應所述第二區域設置，所述源極電性連接所述第一區域，所述汲極電性連接所述第二區域。
2. 根據請求項1所述的薄膜電晶體，其中，所述薄膜電晶體還包括基底，所述第一閘極與第二閘極設置於所述基底上，所述閘極絕緣層覆蓋所述第一閘極與第二閘極，所述第二部分設置於所述閘極絕緣層上，所述第一部分形成在所述閘極絕緣層於所述第二部分上，覆蓋並包圍所述第二部分，所述源極與汲極形成在所述第一部分與閘極絕緣層上，且所述源極與汲極分別覆蓋在所述通道層相對的兩端。
3. 根據請求項2所述的薄膜電晶體，其中，所述源極與汲極在所述閘極絕緣層上的正投影至少部分與所述第二部分相重疊。
4. 根據請求項1所述的薄膜電晶體，其中，所述第一部分的材質選自氧化半導體、非晶矽或多晶矽。
5. 根據請求項1所述的薄膜電晶體，其中，所述第二部分的材質選自鋁、鈦、鉬、钽、銅、氧化銦錫或氧化銦鋅。
6. 根據請求項1所述的薄膜電晶體，其中，所述薄膜電晶體還包括基底，所述第一閘極與第二閘極設置於所述基底上，所述閘極絕緣層覆蓋所述第 一閘極與第二閘極，所述第二部分設置於所述閘極絕緣層上，所述第一部分形成在所述閘極絕緣層於所述第二部分上，覆蓋並包圍所述第二部分，所述第一部分上形成一蝕刻阻擋層，所述源極與汲極形成在所述第一部分、蝕刻阻擋層、閘極絕緣層上，且所述源極與汲極分別覆蓋在所述第一部分與蝕刻阻擋層相對的兩端。
7. 根據請求項6所述的薄膜電晶體，其中，該第一部分的面積大於該蝕刻阻擋層的面積，且該第一部分對應該源極與汲極的兩端超出該蝕刻阻擋層的邊緣輪廓，該源極與汲極經由該第一部分未被該蝕刻阻擋層覆蓋的部分與該第一部分相接觸。
8. 根據請求項1所述的薄膜電晶體，其中，所述薄膜電晶體還包括基底，所述第一閘極與第二閘極設置於所述基底上，所述閘極絕緣層覆蓋所述第一閘極與第二閘極，所述第二部分設置於所述閘極絕緣層上，所述第一部分形成在所述閘極絕緣層於所述第二部分上，覆蓋並包圍所述第二部分，所述第一部分上形成一蝕刻阻擋層，所述蝕刻阻擋層上開設有通孔，所述源極與汲極形成在所述蝕刻阻擋層上並分別藉由所述通孔與所述第一部分電性連接。
9. 根據請求項8所述的薄膜電晶體，其中，所述通孔對應所述第二部分的兩端設置。
10. 根據請求項8所述的薄膜電晶體，其中，該蝕刻阻擋層的面積大於該第一部分的面積，所述第二部分的厚度大於所述第一部分的厚度。
11. 一種薄膜電晶體基板，其包括多條掃描線以及與所述掃描線絕緣相交的多條資料線，所述掃描線與資料線相交處包括薄膜電晶體，所述薄膜電晶體包括第一閘極、第二閘極、通道層、源極、汲極以及閘極絕緣層，所述通道層藉由所述閘極絕緣層與所述第一閘極及第二閘極相互絕緣，所述通道層包括第一部分與第二部分，所述第二部分的導電率大於所述 第一部分的導電率，所述第一部分包括位於所述第二部分與源極之間的第一區域以及位於所述第二部分與汲極之間的第二區域，所述第一閘極對應所述第一區域設置，所述第二閘極對應所述第二區域設置，所述源極電性連接所述第一區域，所述汲極電性連接所述第二區域。
12. 根據請求項11所述的薄膜電晶體基板，其中，所述薄膜電晶體基板還包括基底，所述第一閘極與第二閘極設置於所述基底上，所述閘極絕緣層覆蓋所述第一閘極與第二閘極，所述第二部分設置於所述閘極絕緣層上，所述第一部分形成在所述閘極絕緣層於所述第二部分上，覆蓋並包圍所述第二部分，所述源極與汲極形成在所述第一部分與閘極絕緣層上，且所述源極與汲極分別覆蓋在所述通道層相對的兩端。
13. 如請求項11所述的薄膜電晶體基板，其中，所述第一閘極與第二閘極為沿同一掃描線向同一方向延伸長出的凸起。