[go: up one dir, main page]

TWI565058B - 具有基於混合幾何的主動區的非平面半導體裝置 - Google Patents

具有基於混合幾何的主動區的非平面半導體裝置 Download PDF

Info

Publication number
TWI565058B
TWI565058B TW103139909A TW103139909A TWI565058B TW I565058 B TWI565058 B TW I565058B TW 103139909 A TW103139909 A TW 103139909A TW 103139909 A TW103139909 A TW 103139909A TW I565058 B TWI565058 B TW I565058B
Authority
TW
Taiwan
Prior art keywords
region
semiconductor
layer
semiconductor material
gate
Prior art date
Application number
TW103139909A
Other languages
English (en)
Other versions
TW201535727A (zh
Inventor
金世淵
瑞菲爾 羅伊斯
法米達 費多西
克萊恩 坎恩
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201535727A publication Critical patent/TW201535727A/zh
Application granted granted Critical
Publication of TWI565058B publication Critical patent/TWI565058B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/292—Non-planar channels of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H10P14/3411—
    • H10P50/642—
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)

Description

具有基於混合幾何的主動區的非平面半導體裝置
本發明之實施例係半導體裝置之領域，且特別是具有基於混合幾何之主動區的非平面半導體裝置。
過去數十年來，縮小積體電路中的特徵尺寸是半導體工業不斷成長之背後的動力。不斷縮小特徵尺寸使能夠在半導體晶片之有限的基板面上增加功能單元之密度。例如，縮小電晶體的尺寸，得以在晶片上結合更多記憶體裝置，並得以提高產能。不過，不斷推升容量並非沒有問題。使每一個裝置之性能最佳化的必要性變得愈來愈重要。
在積體電路裝置的製造中，隨著裝置尺寸不斷縮小，諸如三閘極電晶體的多閘極電晶體，或諸如奈米佈線的環繞式閘極(gate-all-around)裝置變得愈來愈普遍。現已有很多不同的技術嘗試降低這類電晶體的通道或外部電阻。不過，在抑制通道或外部電阻的領域中還需要重大改進。此 外，現已有很多不同的技術嘗試以非矽的通道材料來製造裝置，諸如SiGe、Ge、及III-V族材料。不過，將這些材料集成到矽晶圓上仍需要重大的製程改進。
100‧‧‧半導體堆疊
102‧‧‧犠牲層
104‧‧‧奈米佈線結構
106‧‧‧基板
110‧‧‧剝離之堆疊
200‧‧‧半導體堆疊
202‧‧‧第一犠牲層
204‧‧‧第一矽層
206‧‧‧第二犠牲層
208‧‧‧第二矽層
210‧‧‧基板
252‧‧‧第二犠牲層的部分
300A‧‧‧鰭/單佈線混合
300B‧‧‧鰭/多佈線混合
300C‧‧‧鰭/奧米加FET混合通道區
300D‧‧‧鰭/鰭結構
300E‧‧‧奧米加FET/單佈線混合通道區
300F‧‧‧奧米加FET/多佈線混合通道區
300G‧‧‧奧米加FET/奧米加FET混合
300I‧‧‧佈線/單佈線結構
300J‧‧‧佈線/多佈線結構
300K‧‧‧佈線/奧米加FET混合通道區
300L‧‧‧佈線/鰭結構
300M‧‧‧奧米加加上鰭/單佈線混合通道區
300N‧‧‧奧米加加上鰭/多佈線混合通道區
300O‧‧‧奧米加加上鰭/奧米加FET混合
300P‧‧‧奧水加加上鰭/鰭混合通道區
302‧‧‧基板
304‧‧‧第一矽部
305‧‧‧第三矽部
306‧‧‧第二矽部
308‧‧‧第三矽部
310E、310M‧‧‧矽鍺剝離層
400‧‧‧半導體裝置
402‧‧‧基板
404A、404B、404C‧‧‧奈米佈線
406‧‧‧通道區
408‧‧‧閘極電極堆疊
410‧‧‧源極與汲極區
412‧‧‧源極與汲極區
414‧‧‧接點對
416‧‧‧間隔物
480A、480B‧‧‧剝離層
502‧‧‧矽基板
504‧‧‧佈線形成層
506‧‧‧第一矽鍺剝離層
508‧‧‧佈線形成層
510‧‧‧第二矽鍺剝離層
510'‧‧‧薄化的第二矽鍺剝離層
512‧‧‧鰭式結構
514A、514B、514C‧‧‧犠牲閘極
516‧‧‧犠牲複矽閘極層
518‧‧‧犠牲閘極氧化物層
520‧‧‧摻雜區域
522‧‧‧間隔物
524‧‧‧中間層介電層
526‧‧‧通道位置
528‧‧‧閘極堆疊
600‧‧‧計算裝置
602‧‧‧主機板
604‧‧‧處理器
606‧‧‧通訊晶片
圖1說明沿著多佈線半導體裝置之通道區所取得之最先進之剝離蝕刻處理的橫斷面視圖。
圖2說明按照本發明之實施例，沿著著多佈線半導體裝置之通道區所取之剝離蝕刻處理的橫斷面視圖。
圖3的表描繪按照本發明之實施例，使用剝離蝕刻所能形成之各種基於混合幾何的主動區的橫斷面視圖，表中沿著垂直與水平軸表列出對混合幾何有貢獻的裝置類型。
圖4A說明按照本發明另一實施例，具有混合幾何式主動區之基於奈米佈線之半導體結構的三維橫斷面視圖。
圖4B說明按照本發明之實施例，沿著圖4A之基於奈米佈線之半導體結構之a-a’軸所取的通道橫斷面視圖。
圖4C說明按照本發明之實施例，沿著圖4A之基於奈米佈線之半導體結構之b-b’軸所取的間隔物橫斷面視圖。
圖5A-5E以三維橫斷面視圖來表示按照本發明之實施例製造具有混合幾何式主動區之半導體結構之方法中的各項操作。
圖6說明按照一實施的計算裝置。
【發明內容及實施方式】
本文描述具有基於混合幾何之主動區的非平面半導體裝置。在以下的描述中，為提供對本發明之實施例的徹底瞭解，陳述了諸多特定的細節，諸如特定的集成與材料範圍。熟悉此方面技術之人士將可明瞭，實行本發明並不需要這些特定細節。在其它例中，為避免混淆了本發明的實施例，故未詳細描述習知的特徵，諸如積體電路設計佈局。此外，須瞭解，圖中所顯示的各式實施例係說明表示法，並不必然按尺寸繪製。
本文所描述的一或多個實施例係有關於奈米佈線-三閘極-奧米加場效電晶體(FET)混合MOS電晶體。用於此等裝置之主動區的混合幾何包括由鰭式FET幾何、奈米幾何、或三閘極幾何所提供或為主的幾何。
一般言之，所描述之新裝置結構利用奈米佈線、三閘極、或奧米加FET架構其中兩者所提供的混合。一或多個實施例包括使用此等混合主動區的裝置具有降低的外部電阻(reduced external resistance；Rext)與電容，如另對於完全由奈米佈線所形成之電晶體的觀測。此外，實現增進的短通道效果(例如，漏電降低)，如另對於三閘極裝置之觀測。因此，本文描述以在單個裝置中利用三閘極、奧米加FET及奈米佈線電晶體之最佳結構為目標的半導體裝置製造方案。一或多個實施例可適用於高性能、低漏電邏輯互補金屬氧化物半導體(CMOS)裝置。
更明確地說，本文所描述的一或多個實施例與形成含 矽(Si)之非平面架構的方法有關。例如，在實施例中，本文所描述的一或多個裝置的特徵在於其為基於矽的裝置、基於奈米帶的裝置、基於奈米佈線的裝置、非平面電晶體、奧米加FET、基於三閘極的裝置、多閘極裝置、或以上這些的組合物。更明確地說，本文所描述的一或多個實施例係關於實施含矽特徵從SiGe/Si多層堆疊中全部或部分剝離。
圖1說明沿著多佈線半導體裝置之通道區所取得之最先進之剝離蝕刻處理的橫斷面視圖。參考圖1，半導體堆疊100的通道剖面具有形成在基板106上之複數層犠牲層102與矽基奈米佈線結構104。在選擇性蝕刻以去除犠牲層102而提供剝離之堆疊110時，由於高的選擇性，基於奈米佈線結構104被蝕刻而形成通道區。在圖1所示的特定情況中，在剝離蝕刻期間，具有正方邊角的長方形奈米佈線結構104本質上被保存，以留下被剝離之具有正方邊角的長方形奈米佈線結構104。
相較之下，按照本發明的實施例，混合幾何結構係藉由利用可變的犠牲磊晶層來形成。例如，製造單佈線/奧米加/鰭的混合，可從矽/矽鍺/矽/矽鍺開始，其中，磊晶矽鍺層具有不同的相對鍺濃度。例如，圖2說明按照本發明之實施例，沿著多佈線半導體裝置之通道區所取之剝離蝕刻處理的橫斷面視圖。
參考圖2，半導體堆疊200的通道剖面具有形成在基板210上之第一犠牲層202、第一矽層204、第二犠牲層 206、及第二矽層208。第一犠牲層202之成分比第二犠牲層206更接近矽。例如，在一實施例中，第一犠牲層202係由20%的鍺與80%的矽構成，而第二犠牲層206則由30%的鍺與70%的矽構成。因此，關於所得到的結構250，當應用利於鍺不利於矽的蝕刻時，第二犠牲層206的蝕刻比第一犠牲層202快。此外，在完全去除第二犠牲層206之後但在完全去除第一犠牲層202之前即終止選擇性蝕刻，在最終的通道區堆疊中仍保留有第一犠牲層202中的一部分252。在圖2所示的特例中，在剝離後，矽層208形成奈米佈線通道部。矽層204與第一犠牲層202的部分252形成奧米加FET部。以及，在整塊矽基板210的情況中，基板210的凸出部形成鰭式FET或三閘極部。
再參閱圖2，在例示性的實施例中，剝離層202與206係由矽鍺構成。須理解，雖然以上所描述的分別是基於20%鍺的矽鍺及基於30%鍺的矽鍺，但SixGe1-x之層202及SiyGe1-y之層206，其中x>y的各種配對都能實現以上對於去除其中一層同時部分保留另一層的選擇性蝕刻。亦須理解，犠牲層202與206的位置可相反，以保留第二犠牲層206的部分，而完全去除第一犠牲層202，以提供不同的混合幾何。也可使用提供類似蝕刻差異配置的其它堆疊。例如，在實施例中，可使用適當配置的III-V族材料來取代上述基於矽與矽鍺層的異質結構。
在實施例中，完全保留的層204與208本質上是由矽 構成，而基板210也有可能是。矽這個名詞，純矽或本質上的純矽可用來描述由非常實質大量(若非全部)之矽所構成的矽材料。不過，須瞭解，實際上，在有矽鍺剝離層的情況下很難形成100%的純矽，且因此會包括少量百分比的鍺。在沉積矽的期間會包括鍺，成為無法避免的雜質或成分，或在沉積後處理期間會因擴散而“污染”矽。就此而論，本文所描述之實施例有關於矽通道部可包括含有較小量(例如“雜質”的水準)非矽原子或物種(諸如鍺)的矽通道部。相較之下，包括矽鍺剝離層之保留部的主動區具有大量的鍺，例如，足以相對於鄰近保留之“純”矽特徵提供蝕刻選擇性的量。
現再參閱圖2，在半導體材料層204與208為矽及犠牲材料層202與206為矽鍺的實施例中，犠牲材料層202與206可使用諸如但不限於含水羧酸/硝酸/氫氟酸溶液及含水檸檬酸/硝酸/氫氟酸溶液之濕蝕刻法選擇性地去除。犠牲材料層202與206之層相對於彼此是全部或部分去除，可根據包括在各自層中之鍺的相對量做調節。
再參閱圖2，在實施例中，第一犠牲層202、第一矽層204、第二犠牲層206、及第二矽層208之堆疊係形成在矽基板上。更詳細地說，在矽基板上形成層的堆疊並接著蝕刻，以鰭圖案蝕刻，部分地延伸進入基板部，以提供諸如圖2左側所示的結構。須理解，也可使用除了矽以外的基板，諸如但不限於鍺基板、矽鍺基板、或III-V族基板。在任何情況中，矽(或其它)基板稱為主體基板，從其 所形成的裝置稱為主體裝置。這類裝置的通道區例描繪於圖3。須理解，在主體裝置的情況中，隨後形成的永久性閘極堆疊可藉由淺溝隔離(STI)區或底部閘極隔離(BGI)結構與主體半導體基板隔離開。在其它實施例中，總體的隔離層配置在基板上位於通道層的下方。以下描述的圖4A-4C包括此等裝置的例子。
如以下更詳細的描述，使用剝離層之受控制的蝕刻可實現各種不同幾何的通道區。基於此等通道區的半導體裝置可以是結合閘極與源極/汲極區對的半導體裝置。在實施例中，半導體裝置係MOS-FET。在一實施例中，半導體裝置係三維MOS-FET，且是一獨立裝置或複數個巢狀裝置中的一個裝置。如對典型積體電路之理解，N通道與P通道的電晶體可製造在單一基板上以形成CMOS積體電路。此外，還要製造附加的互連佈線，以將這些裝置整合到積體電路內。
於是，按照本發明之實施例，磊晶層的成分與下切蝕刻使得可以在單一裝置中結合奈米佈線/三閘極/奧米加FET部分的一或多個部分。可利用混合結構來最佳化裝置的性能與功耗。裝置之通道結構的彈性提供了為每項應用優化裝置的途徑。例如，圖3的表300描繪按照本發明之實施例，使用剝離蝕刻在對應的基板302上所能形成之各種基於混合幾何之主動區的橫斷面視圖，表中沿著垂直與水平軸表列出對混合幾何有貢獻的裝置類型。
現參閱表300，在實施例中，使用兩或多個剝離層來 形成混合通道區，其中一個剝離層與另一個剝離層具有不同的蝕刻速率(例如，藉由具有較少量的鍺)。例如，鰭/奧米加FET混合通道區300C包括與第三矽部分308C完全剝離的第一與第二矽部分304C與306C。部分的矽鍺剝離層310C仍保留在第一與第二矽部分304C與306C之間。在另一例中，奧米加FET/單佈線混合通道區300E包括與第二矽部分306E完全剝離的第一矽部分304E。第二矽部分306E下方仍保留部分的矽鍺剝離層310E。在另一例中，奧米加FET/多佈線混合通道區300F包括三者彼此完全剝離的第一矽部分304F、第二矽部分306F、與第三矽部分308F。第三矽部分308F的下方仍保留部分的矽鍺剝離層310F。在另一例中，佈線/奧米加FET混合通道區300K包括與基板302K完全剝離的第一矽部分304K與第二矽部分306K。在第一矽部分304K與第二矽部分306K之間仍保留部分的矽鍺剝離層310K。在另一例中，奧米加加上鰭/單佈線混合通道區300M包括與第二矽部分306M完全剝離的第一矽部分304M。第二矽部分306M藉由部分的矽鍺剝離層310M與第三矽部分308M耦接。在另一例中，奧米加加上鰭/多佈線混合通道區300N包括三者完全剝離的第一矽部分304N、第二矽部分306N、第三矽部分305N。第三矽部分305N藉由部分的矽鍺剝離層310N與第四矽部分308N耦接。在另一例中，奧米加加上鰭/鰭混合通道區300P包括與第二矽部分306P完全剝離的第一矽鰭部分304P。第二矽部分306P藉由部分的矽鍺 剝離層310P與第三矽部分308P耦接。
在另一例中，混合結構係由所有剝離層的保留部分所形成。在第一例中，奧米加FET/奧米加FET混合300G包括矽區302G及部分被蝕刻的矽鍺剝離層304G。在第二例中，奧米加加上鰭/奧米加FET混合300O包括矽區302O及部分被蝕刻的矽鍺剝離層304O。在還有另一例中，混合結構係由完全蝕刻所有存在的剝離層而形成。例子包括鰭/單佈線混合300A與鰭/多佈線混合300B。最後，須理解，表300中有數個“混合”例只是為了呈現表300的完整性，實際上並無這些混合結構，即：鰭/鰭結構300D、佈線/單佈線結構300I、佈線/多佈線結構300J、及佈線/鰭結構300L(其實際上是垂直奈米帶)。
如前文所提及，混合通道區結構不需要從主體基板製造，而是代之以製造在配置於基板上的絕緣層上方。例如，圖4A說明按照本發明另一實施例之基於奈米佈線之半導體結構的三維橫斷面視圖，其具有基於混合幾何的主動區。圖4B說明按照本發明之實施例，沿著圖4A之基於奈米佈線之半導體結構之a-a’軸所取的通道橫斷面視圖。圖4C說明按照本發明之實施例，沿著圖4A之基於奈米佈線之半導體結構之b-b’軸所取的間隔物橫斷面視圖。
參閱圖4A，半導體裝置400包括配置在基板402上方的一或多條垂直堆疊的奈米佈線(404組)。文中的實施例針對單佈線式混合裝置與多佈線式裝置。如用於說明的 例子所示，基於三條奈米佈線的裝置具有奈米佈線404A、404B、及404C，其中僅頂部的佈線與其它佈線完全脫離。為便於描述，使用奈米佈線404A為例，其中，描述僅專注於其中一條奈米佈線。須瞭解，在此描述一條奈米佈線的屬性，基於複數條奈米佈線的實施例也具有與每一奈米佈線相同的屬性。
再參閱圖4A，上奈米佈線404C與中奈米佈線404B完全脫離。不過，中奈米佈線404B與下奈米佈線404A之間仍留存有部分的剝離層480B。每一條奈米佈線404A-404C與剝離層480B的剩餘部分構成具有長度(L)的通道區406。
參閱圖4A與4B，閘極電極堆疊408包圍通道區406的整個周圍。閘極電極堆疊408包括閘極電極連同配置於通道區406與閘極電極(未顯示)之間的閘極介電層。通道區406被孤立，因為被閘極電極堆疊408完全包圍，其間沒有任何中介材料，諸如下方的基板材料。
在實施例中，奈米佈線404A-404C可定尺寸成為線或帶，且可具有方角或圓角。不過，無論如何，在實施例中，每一奈米佈線404A-404C的尺寸與形狀，本質上與使用完全或部分剝離蝕刻製造奈米佈線404A-404C之前相同。在實施例中，奈米佈線404A-404C係單軸向應變的奈米佈線。單軸向應變的奈米佈線或複數條奈米佈線會以拉伸應變或以壓縮應變單軸向應變，例如分別對於NMOS或PMOS。
圖中所顯示之每一條奈米佈線404A-404C的寬度與高度都大致相同，不過，此並非必要。例如，在另一實施例(未顯示)中，奈米佈線404A-404C的寬度實質上大於高度。在特定的實施例中，寬度大於高度大約2-10倍。具有此幾何的奈米佈線可稱為奈米帶。在另一實施例(亦未顯示)中，奈米帶係被垂直定向。亦即，每一奈米佈線404A-404C都具有寬度與高度，而寬度實質上小於高度。
現再參閱圖4A，源極與汲極區410及412包括在通道區406的兩側中任一側上。一接點對414配置在源極/汲極區410/412上。在實施例中，半導體裝置400進一步包括一對間隔物416。間隔物416配置在閘極電極堆疊408與接點對414之間。如前文之描述，至少在數個實施例中，一或多條奈米佈線404A-404C係分立的(例如，藉由選擇性濕蝕刻處理)。不過，並非奈米佈線404的所有區域都需要或甚至可以被分離。例如，參閱圖4C，位於間隔物416下方的奈米佈線404A-404C並未分離。在一實施例中，奈米佈線404A-404C的堆疊其間具有中介半導體材料480B與480A。例如，在一實施例中，在通道區406處的材料480A被完全去除，而480B僅部分被去除，如圖4A與4B中之描繪。參閱圖4C，在間隔物區中蝕刻通路可能受阻，部分的480A與480B被保留。此外，在一實施例中，底部的奈米佈線404A仍與部分的基板402接觸，例如，與配置在基板主體上的絕緣層部分接觸。
再參閱圖4A-4C，基板402可由適合製造半導體裝置 的材料構成。在一實施例中，基板402由單晶材料所構成的下方基板主體，該材料包括但不限於矽、鍺、矽鍺、或III-V族化合物半導體材料。構成上方絕緣層的材料包括但不限於二氧化矽、氮化矽、或氧氮化矽，配置在下方基板主體的上方。因此，結構400可從絕緣層上半導體(semiconductor-on-insulator)基板開始製造。如此，在一實施例中，複數條垂直堆疊的奈米佈線404係配置在其上配置有中介介電層之結晶基板主體的上方，如圖4A-4C之描繪。另者，結構400可直接形成自基板主體，並使用局部氧化形成電絕緣部分以取代前述的上方絕緣層。
再參閱圖4A，在實施例中，閘極電極堆疊408的閘極電極係由金屬閘極構成，及閘極介電層由高K材料構成。例如，在一實施例中，構成閘極介電層的材料諸如但不限於氧化鉿、氧氮化鉿、矽化鉿、氧化鑭、氧化鋯、矽化鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或它們的組合物。此外，部分的閘極介電層可包括形成自奈米佈線404之頂上少數幾層的原生氧化物層。在實施例中，閘極介電層係由頂部高k部分與半導體材料之氧化物所構成的下部分所構成。在一實施例中，閘極介電層係由氧化鉿的頂部分與二氧化矽或氧氮化矽的底部分構成。
在一實施例中，構成閘極電極的金屬層諸如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳、或導電金屬 氧化物。在特定的實施例中，閘極電極係由形成在金屬功函數設定層上的非功函數設定填充材料構成。
在實施例中，構成間隔物416的絕緣介電材料諸如但不限於二氧化矽、氧氮化矽、或氮化矽。在實施例中，接點414係製造自金屬物種。金屬物種可以是純金屬，諸如鎳或鈷，或可以是合金，諸如金屬-金屬合金，或金屬-半導體合金(例如，諸如矽化物材料)。
再參閱圖4A，每一條奈米佈線404也包括源極與汲極區410/412，配置在通道區406之任一側上的奈米佈線上或內。在實施例中，源極與汲極區410/412係內嵌的源極與汲極區，例如，至少部分的奈米佈線被去除並以源極/汲極材料區取代。不過，在另一實施例中，源極與汲極區410/412係由(或至少包括)部分的一或多條奈米佈線404構成。
在另一態樣中，可用取代性閘極製程來進接通道區以形成基於混合幾何的通道區。例如，圖5A-5E以三維橫斷面視圖來表示按照本發明實施例之製造具有混合幾何式主動區之半導體結構之方法中的各項操作。
參閱圖5A，鰭部512形成在矽基板502之上方。鰭部包括矽佈線形成層504及508。第一矽鍺剝離層506配置在矽佈線形成層504與508之間。第二矽鍺剝離層510配置在矽佈線形成層504與矽基板506之間。在實施例中，第一矽鍺剝離層506的鍺含量高於第二矽鍺剝離層510。可理解，在製造大塊裝置的情況中，後續形成的永 久性閘極堆疊可藉由淺溝隔離(STI)區與矽基板502隔離，STI區之形成係在鰭部圖案化之後但在與圖5B之描述相關聯的製程之前。或者，後續形成的永久性閘極堆疊可藉由底部閘極隔離(BGI)結構與矽基板502隔離，BGI可於製造永久性閘極堆疊之時製造。
在特定的例中顯示三閘極結構之形成，圖5B說明的鰭式結構512上配置有三個犠牲閘極514A、514B、及514C。在一此類實施例中，三個犠牲閘極514A、514B、及514C係由犠牲閘極氧化物層518及犠牲複矽閘極層516構成，例如，其為毯覆式沉積與圖案化並電漿蝕刻處理。
接下來圖案化以形成三個犠牲閘極514A、514B、及514C，在三個犠牲閘極514A、514B、及514C的側壁上形成間隔物，在圖5B中所示鰭式結構512的區域520中執行摻雜(例如，端部及/或源極與汲極類型的摻雜)，並形成中間層介電層以覆蓋，並接著再露出三個犠牲閘極514A、514B、及514C。接著研磨中間層介電層，以露出用於取代性閘極製程或閘極最後製程的三個犠牲閘極514A、514B、及514C。參閱圖5C，三個犠牲閘極514A、514B、及514C連同間隔物522與中間層介電層524被露出。
接著，例如，在取代性閘極製程或閘極最後製程中去除犠牲閘極514A、514B、及514C，以露出鰭式結構512的通道部。參閱圖5D，犠牲閘極514A、514B、及514C 被去除以提供溝槽526，且因此露出通道位置。如圖5D之描繪，使用選擇性蝕刻處理以完全去除第一矽鍺剝離層506，但僅部分去除第二矽鍺剝離層510(即，形成薄化的第二矽鍺剝離層510')，因此，在通道位置526中形成混合通道區。在特定的例中顯示，形成諸如奧米加FET/單佈線混合通道區300E的混合通道區。
在形成了圖5D所描繪的混合通道區之後，實施高k閘極介電質與金屬閘極處理以形成閘極堆疊528，如圖5E之描繪。此外，可加入源極與汲極接點。圖中雖未顯示，但接點可形成在仍存留於圖5E中之中間層介電層524的位置。
圖6說明按照一實施的計算裝置600。計算裝置600裝有主機板602。主機板602可包括若干組件，包括但不限於處理器604及至少一個通訊晶片606。處理器604可實體及電耦接至主機板602。在某些實施中，至少一個通訊晶片606也實體及電耦接至主機板602。在另些實施中，通訊晶片606是處理器604的一部分。
視其應用而定，計算裝置600可包括其它組件，這些組件可以與也可以不與主機板602實體及電耦接。這些其它的組件包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝 置、羅盤、加速儀、陀螺儀、喇叭、照相機、及大量儲存裝置(諸如硬式磁碟機、光碟(CD)、數位光碟(DVD)、等)。
通訊晶片606使往來於計算裝置600的資料傳輸能夠無線通訊。名詞“無線”及其衍生可用來描述電路、裝置、系統、方法、技術、通訊頻道等，其可通過使用經調變的電磁輻射經由非固態媒體傳遞資料。該名詞並非暗示相關的裝置不包含任何導線，雖然在某些實施例中的確不包含。通訊晶片606可實施任何種類的無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11系列)，WiMAX(IEEE 802.16系列)、IEEE 802.20，長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、及它們的衍生物，以及命名為3G、4G、5G、或以上之任何其它的無線協定。計算裝置600可包括複數個通訊晶片606。例如，第一通訊晶片606可專用於較短程的無線通訊，諸如Wi-Fi及藍牙，及第二通訊晶片606可專用於較長程的無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
計算裝置600的處理器604包括封裝在處理器604內的積體電路晶粒。在本發明的某些實施中，處理器的積體電路晶粒包括一或多個裝置，諸如按照本發明之實施所建構的MOS-FET電晶體。名詞“處理器”可指任何用來處理來自暫存器及/或記憶體之電子資料，並將該電子資料轉 換成可儲存在暫存器及/或記憶體中之其它電子資料的裝置或部分的裝置。
通訊晶片606也可包括封裝在通訊晶片606內的積體電路晶粒。按照本發明的另一實施，通訊晶片的積體電路晶粒包括一或多個裝置，諸如按照本發明之實施所建構的MOS-FET電晶體。
在另些實施中，裝在計算裝置600內的其它組件可包含積體電路晶粒，其包括一或多個裝置，諸如按照本發明之實施所建構的MOS-FET電晶體。
在各種不同的實施中，計算裝置600可以是膝上型電腦、連網小筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃瞄器、監視器、機上盒、娛樂控制單元、數位式照相機、可攜式音樂播放機、或數位式錄影機。在另些實施中，計算裝置600可以是處理資料的任何其它電子裝置。
因此，本發明的實施例包括具有基於混合幾何之主動區的非平面半導體裝置。
在實施例中，半導體裝置包括混合通道區，其包括配置在配置於鰭式FET(場效電晶體)部上方之奧米加FET部上方的奈米佈線部。閘極堆疊配置在混合通道區之外露的表面上。閘極堆疊包含閘極介電層與配置在該閘極介電層上的閘極電極。源極與汲極區分別配置在混合通道區之兩側中的任一側上。
在一實施例中，混合通道區之奈米佈線部與鰭式FET部本質上是由第一半導體材料構成，且奧米加FET部包括雙層，該雙層包含本質上由第一半導體材料構成的上層與本質上由第二半導體材料構成的下層，第一半導體材料不同於第二半導體材料。
在一實施例中，第一半導體材料為矽，且第二半導體材料為矽鍺。
在一實施例中，混合通道區之奧米加FET部之下層係配置在混合通道區的鰭式FET部之上。
在一實施例中，混合通道區之鰭式FET部係與半導體基板主體相連。
在一實施例中，閘極堆疊藉由淺溝隔離(STI)區或底部閘極隔離(BGI)結構與半導體基板主體隔開。
在實施例中，半導體裝置包括混合通道區，其具有配置在配置於第三區上方且與第三區間隔開之第二區上方的第一區。混合通道區也包括配置在第一區與第二區之間，且與第一區與第二區接觸的第四區。第一區、第二區及第三區本質上係由第一半導體材料構成。第四區本質上係由不同於第一半導體材料的第二半導體材料構成。閘極堆疊配置在混合通道區之外露的表面上。閘極堆疊包括閘極介電層與配置在閘極介電層上的閘極電極。源極與汲極區分別配置在混合通道區之兩側中的任一側上。
在一實施例中，第一半導體材料為矽，及第二半導體材料為矽鍺。
在一實施例中，混合通道區具有源極與汲極區之間的長度，且在垂直於通道區之長度的方向中，第四區短於第一區、第二區、及第三區之每一區。
在一實施例中，混合通道區的第三區係與半導體基板主體相連。
在一實施例中，閘極堆疊藉由淺溝隔離(STI)區或底部閘極隔離(BGI)結構與該半導體基板主體隔開。
在實施例中，半導體裝置包括混合通道區，其包括配置在配置於第三區上方之第二區上方且與第二區間隔開的第一區。混合通道區也包括配置於第二區與第三區之間且與第二區與第三區接觸的第四區。第一區、第二區及第三區本質上係由第一半導體材料構成，且第四區本質上係由不同於第一半導體材料的第二半導體材料構成。閘極堆疊配置在混合通道區之外露的表面上。閘極堆疊包括閘極介電層與配置在閘極介電層上的閘極電極。源極與汲極區分別配置在混合通道區之兩側中的任一側上。
在一實施例中，第一半導體材料為矽，及第二半導體材料為矽鍺。
在一實施例中，混合通道區具有源極與汲極區之間的長度，且在垂直於通道區之長度的方向中，第四區短於第一、第二、及第三區之每一區。
在一實施例中，混合通道區的第三區與半導體基板主體相連。
在一實施例中，閘極堆疊藉由淺溝隔離(STI)區或底 部閘極隔離(BGI)結構與半導體基板主體隔開。
在實施例中，製造基於混合幾何半導體結構的方法包括在半導體基板之上方形成磊晶材料堆疊。磊晶材料堆疊包含第一層，第一層形成在第二層上方，第二層形成在第三層上方，第三層形成在第四層上方，第四層形成在半導體基板上方。第一層、第三層及半導體基板本質上係由第一半導體材料構成。第二層本質上係由不同於第一半導體材料的第二半導體材料構成。第四層本質上係由不同於第一半導體材料與第二半導體材料的第三半導體材料構成。該方法也包括圖案化磊晶材料堆疊及部分的半導體基板以形成半導體鰭。該方法也包括將半導體鰭暴露於蝕刻劑以相對於第一半導體材料選擇性地完全去除第二半導體材料及第三半導體材料其中一個，及僅部分去除第二半導體材料及第三半導體材料其中另一個。該方法也包括接著在半導體鰭上形成閘極電極堆疊，及分別在閘極電極堆疊之兩側中的任一側形成源極與汲極區。
在一實施例中，將半導體鰭暴露於蝕刻劑包括完全去除磊晶材料堆疊的第二層。第一半導體材料為矽，第二半導體材料為SiyGe1-y，及第三半導體材料為SixGe1-x，其中，x>y。
在一實施例中，將半導體鰭暴露於蝕刻劑包括完全去除磊晶材料堆疊的第四層。第一半導體材料為矽，第三半導體材料為SiyGe1-y，及第二半導體材料為SixGe1-x，其中，x>y。
在一實施例中，將半導體鰭暴露於蝕刻劑包括以諸如但不限於以含水羧酸/硝酸/氫氟酸溶液或含水檸檬酸/硝酸/氫氟酸溶液之成分進行濕式蝕刻。
在一實施例中，形成閘極電極堆疊包括使用取代性閘極製程。
200‧‧‧半導體堆疊
202‧‧‧第一犠牲層
204‧‧‧第一矽層
206‧‧‧第二犠牲層
208‧‧‧第二矽層
210‧‧‧基板
250‧‧‧結構
252‧‧‧第二犠牲層的部分

Claims (21)

  1. 一種半導體裝置，包含：混合通道區，包含配置在配置於鰭式FET(場效電晶體)部上方之奧米加(omega)FET部上方的奈米佈線部；閘極堆疊，配置在該混合通道區之外露的表面上，該閘極堆疊包含閘極介電層與配置在該閘極介電層上的閘極電極；以及源極與汲極區，配置在該混合通道區之兩側中的任一側上。
  2. 如申請專利範圍第1項之半導體裝置，其中，該混合通道區之該奈米佈線部與該鰭式FET部本質上是由第一半導體材料構成，且其中，該奧米加FET部包含雙層，該雙層包含本質上由該第一半導體材料構成的上層與本質上由第二半導體材料構成的下層，該第一半導體材料不同於該第二半導體材料。
  3. 如申請專利範圍第2項之半導體裝置，其中，該第一半導體材料為矽，且該第二半導體材料為矽鍺。
  4. 如申請專利範圍第2項之半導體裝置，其中，該混合通道區之該奧米加FET部之該下層係配置在該混合通道區之該鰭式FET部上。
  5. 如申請專利範圍第1項之半導體裝置，其中，該混合通道區之該鰭式FET部係與半導體基板主體相連。
  6. 如申請專利範圍第5項之半導體裝置，其中，該閘極堆疊藉由淺溝隔離(STI)區或底部閘極隔離(BGI)結構與 該半導體基板主體隔離。
  7. 一種半導體裝置，包含：混合通道區，包含配置在配置於第三區上方且與該第三區間隔開之第二區上方的第一區，及包含配置於該第一區與該第二區之間且與該第一區與該第二區接觸的第四區，其中，該第一區、該第二區及該第三區本質上係由第一半導體材料構成，且其中，該第四區本質上係由第二半導體材料構成，該第一半導體材料不同於該第二半導體材料；閘極堆疊，配置在該混合通道區之外露的表面上，該閘極堆疊包含閘極介電層與配置在該閘極介電層上的閘極電極；以及源極與汲極區，配置在該混合通道區之兩側中的任一側上。
  8. 如申請專利範圍第7項之半導體裝置，其中，該第一半導體材料為矽，及該第二半導體材料為矽鍺。
  9. 如申請專利範圍第7項之半導體裝置，其中，該混合通道區具有介於源極與汲極區之間的長度，且其中，在垂直於該通道區之該長度的方向中，該第四區短於該第一區、該第二區、及該第三區之每一區。
  10. 如申請專利範圍第7項之半導體裝置，其中，該混合通道區的該第三區係與半導體基板主體相連。
  11. 如申請專利範圍第10項之半導體裝置，其中，該閘極堆疊藉由淺溝隔離(STI)區或底部閘極隔離(BGI)結構 與該半導體基板主體隔離。
  12. 一種半導體裝置，包含：混合通道區，包含配置在配置於第三區上方之第二區上方且與該第二區間隔開的第一區，及包含配置於該第二區與該第三區之間且與該第二區與該第三區接觸的第四區，其中，該第一區、該第二區及該第三區本質上係由第一半導體材料構成，且其中，該第四區本質上係由第二半導體材料構成，該第一半導體材料不同於該第二半導體材料；閘極堆疊，配置在該混合通道區之外露的表面上，該閘極堆疊包含閘極介電層與配置在該閘極介電層上的閘極電極；以及源極與汲極區，配置在該混合通道區之兩側中的任一側上。
  13. 如申請專利範圍第12項之半導體裝置，其中，該第一半導體材料為矽，及該第二半導體材料為矽鍺。
  14. 如申請專利範圍第12項之半導體裝置，其中，該混合通道區具有介於源極與汲極區之間的長度，且其中，在垂直於該通道區之該長度的方向中，該第四區短於該第一區、該第二區、及該第三區之每一區。
  15. 如申請專利範圍第12項之半導體裝置，其中，該混合通道區的該第三區與半導體基板主體相連。
  16. 如申請專利範圍第15項之半導體裝置，其中，該閘極堆疊藉由淺溝隔離(STI)區或底部閘極隔離(BGI)結構 與該半導體基板主體隔離。
  17. 一種製造基於混合幾何半導體結構的方法，該方法包含：在半導體基板之上方形成磊晶材料堆疊，該磊晶材料堆疊包含第一層，該第一層形成在第二層上方，該第二層形成在第三層上方，該第三層形成在第四層上方，該第四層形成在該半導體基板上方，其中，該第一層、該第三層及該半導體基板本質上係由第一半導體材料構成，其中，該第二層本質上係由不同於該第一半導體材料的第二半導體材料構成，且其中，該第四層本質上係由不同於該第一半導體材料與該第二半導體材料的第三半導體材料構成；圖案化該磊晶材料堆疊及部分的該半導體基板以形成半導體鰭；將該半導體鰭暴露於蝕刻劑以相對於該第一半導體材料選擇性地完全去除該第二半導體材料及該第三半導體材料其中一個，及僅部分去除該第二半導體材料及該第三半導體材料其中另一個；以及，接著，在該半導體鰭上形成閘極電極堆疊，及在該閘極電極堆疊之兩側中的任一側形成源極與汲極區。
  18. 如申請專利範圍第17項之方法，其中，將該半導體鰭暴露於該蝕刻劑包含完全去除該磊晶材料堆疊的該第二層，且其中，該第一半導體材料為矽，該第二半導體材料為SiyGe1-y，及該第三半導體材料為SixGe1-x，其中，x>y。
  19. 如申請專利範圍第17項之方法，其中，將該半導體鰭暴露於該蝕刻劑包含完全去除該磊晶材料堆疊的該第四層，且其中，該第一半導體材料為矽，該第三半導體材料為SiyGe1-y，及該第二半導體材料為SixGe1-x，其中，x>y。
  20. 如申請專利範圍第17項之方法，其中，將該半導體鰭暴露於該蝕刻劑包含以選擇自由含水羧酸/硝酸/氫氟酸溶液及含水檸檬酸/硝酸/氫氟酸溶液所構成之群組中的成分進行濕式蝕刻。
  21. 如申請專利範圍第17項之方法，其中，形成該閘極電極堆疊包含使用取代性閘極製程。
TW103139909A 2013-12-19 2014-11-18 具有基於混合幾何的主動區的非平面半導體裝置 TWI565058B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/076651 WO2015094301A1 (en) 2013-12-19 2013-12-19 Non-planar semiconductor device having hybrid geometry-based active region

Publications (2)

Publication Number Publication Date
TW201535727A TW201535727A (zh) 2015-09-16
TWI565058B true TWI565058B (zh) 2017-01-01

Family

ID=53403393

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103139909A TWI565058B (zh) 2013-12-19 2014-11-18 具有基於混合幾何的主動區的非平面半導體裝置

Country Status (6)

Country Link
US (3) US10586868B2 (zh)
EP (1) EP3084811A4 (zh)
KR (2) KR102171831B1 (zh)
CN (1) CN105874572B (zh)
TW (1) TWI565058B (zh)
WO (1) WO2015094301A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI788031B (zh) * 2021-03-25 2022-12-21 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711414B2 (en) * 2014-10-21 2017-07-18 Samsung Electronics Co., Ltd. Strained stacked nanosheet FETS and/or quantum well stacked nanosheet
EP3112316B1 (en) 2015-07-02 2018-05-02 IMEC vzw Method for manufacturing transistor devices comprising multiple nanowire channels
EP3127862B1 (en) * 2015-08-06 2018-04-18 IMEC vzw A method of manufacturing a gate-all-around nanowire device comprising two different nanowires
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9754840B2 (en) * 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US10672868B2 (en) * 2015-12-24 2020-06-02 Intel Corporation Methods of forming self aligned spacers for nanowire device structures
US9685539B1 (en) 2016-03-14 2017-06-20 International Business Machines Corporation Nanowire isolation scheme to reduce parasitic capacitance
US9679897B1 (en) * 2016-04-04 2017-06-13 International Business Machines Corporation High density nanofluidic structure with precisely controlled nano-channel dimensions
US9953874B2 (en) 2016-04-28 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
WO2018063314A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Fabricating nanowire transistors using directional selective etching
EP3339245B1 (en) * 2016-12-23 2022-06-01 IMEC vzw Method for forming horizontal nanowires and devices manufactured thereof
CN108242470B (zh) 2016-12-23 2023-10-13 Imec 非营利协会 形成水平纳米线的方法以及由水平纳米线制备的器件
US10892326B2 (en) * 2017-03-30 2021-01-12 Intel Corporation Removal of a bottom-most nanowire from a nanowire device stack
US10121826B1 (en) * 2017-04-28 2018-11-06 Winbond Electronics Corp. Semiconductor device and method of fabricating the same
US10103238B1 (en) * 2017-07-18 2018-10-16 Globalfoundries Inc. Nanosheet field-effect transistor with full dielectric isolation
US10529833B2 (en) 2017-08-28 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with a fin and gate structure and method making the same
FR3073666B1 (fr) * 2017-11-14 2019-11-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un transistor a effet de champ
US10685887B2 (en) * 2017-12-04 2020-06-16 Tokyo Electron Limited Method for incorporating multiple channel materials in a complimentary field effective transistor (CFET) device
US10825933B2 (en) * 2018-06-11 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and manufacturing method for the same
US11233152B2 (en) 2018-06-25 2022-01-25 Intel Corporation Self-aligned gate endcap (SAGE) architectures with gate-all-around devices
US10332881B1 (en) 2018-08-17 2019-06-25 Qualcomm Incorporated Integrating a gate-all-around (GAA) field-effect transistor(s) (FET(S)) and a finFET(s) on a common substrate of a semiconductor die
US10847636B2 (en) * 2018-08-30 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Methods for forming semiconductor structure
US10665669B1 (en) 2019-02-26 2020-05-26 Globalfoundries Inc. Insulative structure with diffusion break integral with isolation layer and methods to form same
US10903369B2 (en) * 2019-02-27 2021-01-26 International Business Machines Corporation Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
US10957799B2 (en) * 2019-02-27 2021-03-23 International Business Machines Corporation Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
KR102737508B1 (ko) 2019-06-03 2024-12-05 삼성전자주식회사 반도체 장치
US11342432B2 (en) * 2020-03-27 2022-05-24 Intel Corporation Gate-all-around integrated circuit structures having insulator fin on insulator substrate
US11282838B2 (en) 2020-07-09 2022-03-22 International Business Machines Corporation Stacked gate structures
KR102898060B1 (ko) 2020-12-02 2025-12-09 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US20220406776A1 (en) * 2021-06-21 2022-12-22 International Business Machines Corporation Stacked fet with different channel materials
US11764058B2 (en) * 2021-09-28 2023-09-19 Applied Materials, Inc. Three-color 3D DRAM stack and methods of making
US20230197826A1 (en) * 2021-12-21 2023-06-22 Christine RADLINGER Self-aligned gate endcap (sage) architectures with improved cap

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1801478A (zh) * 2004-06-10 2006-07-12 台湾积体电路制造股份有限公司 半导体元件、半导体纳米线元件及其制作方法
US20130320294A1 (en) * 2011-12-23 2013-12-05 Annalisa Cappellani Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition
TW201351647A (zh) * 2012-04-13 2013-12-16 英特爾公司 將應變誘導緩衝器轉換為電絕緣體之技術

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6897098B2 (en) 2003-07-28 2005-05-24 Intel Corporation Method of fabricating an ultra-narrow channel semiconductor device
US6921700B2 (en) * 2003-07-31 2005-07-26 Freescale Semiconductor, Inc. Method of forming a transistor having multiple channels
US20080135949A1 (en) 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
KR101471858B1 (ko) * 2008-09-05 2014-12-12 삼성전자주식회사 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법
US8084308B2 (en) * 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
US8422273B2 (en) * 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
FR2949901B1 (fr) * 2009-09-10 2012-03-16 Commissariat Energie Atomique Procede de stabilisation de nonofils en germanium obtenus par condensation.
US8389416B2 (en) 2010-11-22 2013-03-05 Tokyo Electron Limited Process for etching silicon with selectivity to silicon-germanium
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
JP2013069885A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 半導体装置およびその製造方法
US8563376B2 (en) * 2011-12-16 2013-10-22 International Business Machines Corporation Hybrid CMOS nanowire mesh device and bulk CMOS device
CN107195671B (zh) * 2011-12-23 2021-03-16 索尼公司 单轴应变纳米线结构
CN104137237B (zh) * 2011-12-23 2018-10-09 英特尔公司 具有非分立的源极区和漏极区的纳米线结构
WO2013095646A1 (en) 2011-12-23 2013-06-27 Intel Corporation Cmos nanowire structure
KR101767352B1 (ko) * 2011-12-23 2017-08-10 인텔 코포레이션 변조된 나노와이어 카운트를 갖는 반도체 구조물 및 그 제조 방법
CN102623384A (zh) 2012-03-31 2012-08-01 上海华力微电子有限公司 基于SOI纵向堆叠式后栅型Si-NWFET制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1801478A (zh) * 2004-06-10 2006-07-12 台湾积体电路制造股份有限公司 半导体元件、半导体纳米线元件及其制作方法
US20130320294A1 (en) * 2011-12-23 2013-12-05 Annalisa Cappellani Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition
TW201351647A (zh) * 2012-04-13 2013-12-16 英特爾公司 將應變誘導緩衝器轉換為電絕緣體之技術

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI788031B (zh) * 2021-03-25 2022-12-21 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US11908892B2 (en) 2021-03-25 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and formation method
US12349425B2 (en) 2021-03-25 2025-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistors (FINFET) device including a plurality of recessed regions alternating with unrecessed regions in channel stack

Also Published As

Publication number Publication date
KR20160098175A (ko) 2016-08-18
CN105874572B (zh) 2019-08-27
WO2015094301A1 (en) 2015-06-25
TW201535727A (zh) 2015-09-16
US10593804B2 (en) 2020-03-17
US20160276484A1 (en) 2016-09-22
US20200185526A1 (en) 2020-06-11
KR102171831B1 (ko) 2020-10-29
CN105874572A (zh) 2016-08-17
US20180358467A1 (en) 2018-12-13
KR20200124333A (ko) 2020-11-02
US11139400B2 (en) 2021-10-05
US10586868B2 (en) 2020-03-10
EP3084811A1 (en) 2016-10-26
EP3084811A4 (en) 2017-06-28

Similar Documents

Publication Publication Date Title
TWI565058B (zh) 具有基於混合幾何的主動區的非平面半導體裝置
TWI789352B (zh) 積體電路及形成其之方法
TWI771213B (zh) 用於兩側金屬化之半導體裝置的背側源極／汲極替換
TWI538212B (zh) 奈米線電晶體裝置及其形成技術
TWI493715B (zh) 具有奈米線或伴隨不同的材料方向或成分的半導體本體之共用基板半導體裝置
TWI620249B (zh) 具隔離本體部分的半導體裝置
US9812524B2 (en) Nanowire transistor devices and forming techniques
CN104584225B (zh) 具有基于锗的有源区及其释放蚀刻钝化表面的非平面半导体器件
TWI506787B (zh) 在鍺主動層下方有擴散障壁層之半導體裝置
TWI713562B (zh) 混合三閘極和奈米線ｃｍｏｓ裝置架構
TWI584480B (zh) 形成於全域或局部隔離之基板上的三維鍺基半導體裝置（二）
TWI577015B (zh) 半導體裝置及製造半導體裝置的方法
TW201709345A (zh) 具有砷化鎵作為犧牲層的鍺奈米線電晶體
CN110291585A (zh) 采用自对准的顶栅薄膜晶体管的嵌入式存储器
TWI565056B (zh) 具有可變覆層／核心尺寸作應力及帶隙調節的電晶體結構