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TWI565055B - 具有應力補償之裝置及其製造方法 - Google Patents

具有應力補償之裝置及其製造方法 Download PDF

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TWI565055B
TWI565055B TW104105368A TW104105368A TWI565055B TW I565055 B TWI565055 B TW I565055B TW 104105368 A TW104105368 A TW 104105368A TW 104105368 A TW104105368 A TW 104105368A TW I565055 B TWI565055 B TW I565055B
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epitaxial
strain
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凡 雷
班傑明 朱功
傑克 卡瓦萊羅斯
拉維 皮拉瑞斯提
威利 瑞奇曼第
哈洛德 肯拿
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英特爾股份有限公司
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Description

具有應力補償之裝置及其製造方法
本發明的實施例大致上關於積體電路裝置，特別關於電晶體、多閘極電晶體、PMOS和NMOS電晶體、以及奈米條紋和奈米佈線電晶體。
朝向更小更高度地集成的電路(IC)對用以構成形成這些IC之裝置的技術及材料提出更多要求。這些IC可見併入於各式各樣的一般裝置中之晶片中，例如電腦、汽車、電視、遊戲系統、二極體、雷射、光偵測器、磁場感測器、光碟播放器、穿戴式電子裝置(例如智慧型手錶及眼鏡)、智慧型電話，更一般地為行動計算節點。舉例而言，這些晶片的元件包含電晶體(例如CMOS(互補金屬氧化物半導體)裝置)、電容結構、電阻結構、及在IC組件與外部裝置之間提供電子連接的金屬線。
105‧‧‧基底
109‧‧‧溝槽
110‧‧‧層
111‧‧‧層
112‧‧‧層
113‧‧‧層
114‧‧‧層
115‧‧‧層
116‧‧‧層
121‧‧‧缺陷
122‧‧‧缺陷
123‧‧‧缺陷
135‧‧‧閘極介電質
140‧‧‧閘極電極材料
141‧‧‧絕緣材料
142‧‧‧源極或汲極部
143‧‧‧源極或汲極電極
150‧‧‧邊界入射區
416‧‧‧通道區
440‧‧‧電極
442‧‧‧電極
443‧‧‧源極/汲極節點
444‧‧‧源極/汲極節點
445‧‧‧電極
505‧‧‧基底
509‧‧‧溝槽
510‧‧‧第一層
511‧‧‧第二層
512‧‧‧第三層
513‧‧‧層
514‧‧‧層
515‧‧‧磊晶層
516‧‧‧磊晶裝置層
535‧‧‧閘極氧化物材料
540‧‧‧閘極金屬
541‧‧‧層間介電質
從後附的申請專利範圍、一或更多舉例說明的實施例 之詳細說明、及對應的圖形，將清楚本發明的實施例之特點及優點，其中：
圖1包含本發明的實施例中具有磊晶材料的溝槽。
圖2包含本發明的實施例中圖1的溝槽但絕緣體材料被部份地蝕刻掉而曝露通道材料。
圖3包含本發明的實施例中圖1及2的溝槽併入於切換裝置(例如電晶體)中。
圖4包含本發明的實施例中圖1及2的溝槽併入於切換裝置(例如電晶體)中。
圖5包含本發明的實施例之奈米條紋。
圖6包含本發明的實施例之用於製造應變補償電晶體的方法之流程圖。
【發明內容及實施方式】
現在將參考附圖作說明，在附圖中類似的結構將以類似的代號字尾表示。為了更清楚地顯示各式各樣的實施例，此處包含的圖式是半導體/電路結構的概要表示。因此，雖然例如顯微照片等製成的積體電路結構之真正外觀呈現不同，但仍然包含主張之顯示實施例的結構。此外，圖式僅顯示對於所示實施例的瞭解有用的結構。未顯示其它習知結構以使圖式清楚。舉例而言，並不一定顯示半導體裝置的每一層。「實施例」、「各式各樣的實施例」、等等表示說明的實施例包含特定特點、結構、或特徵，但是，並非每一實施例必須包含特定特點、結構、或特徵。 某些實施例可以具有其它實施例說明的某些、全部特點、或完全沒有這些特點。「第一」、「第二」、「第三」等等係說明共同物件且標示被述及的類似物件之不同例子。 這些形容詞並非意指如此說明的物件在時間上、空間上、等級上、或任何其它方式上必須依給定順序。「連接」表示元件彼此直接實體或電接觸，「耦合」表示彼此協力或互動，但它們未直接實體或電接觸。
如上所述，隨著IC愈來愈小，使得例如電晶體等IC的元件的問題浮現。具體而言，隨著電晶體的元件的間距愈來愈小，但是，源極和汲極區體積縮減以及經由源極和汲極區以提供單軸電晶體通道應力變得愈來愈難。考慮電晶體的通道區中的應力可增進電晶體性能。將應力併入通道區(未依靠源極和汲極區來供應應力)的裝置是有用的。
此處所述的實施例提供設有具有從基底(及/或基底上的層)施加的應力之通道結構的電晶體。也設置包括層間壓縮及拉伸層的通道結構以及製造這些通道結構的方法。本發明的其它實施例提供在通道區中具有眾多應變奈米條紋或奈米佈線的電晶體。在這些實施例中的通道結構包含於型態比阱(ART)溝槽內。ART溝槽限制對通道區之下及溝槽之內的層之磊晶誘發的缺陷，藉以產生相對無缺陷通道，比通道包含缺陷的情形更有效率地操作。此外，在某些實施例中，通道結構會應變，藉以允許結構具有顯著的高度(高出它們傳統的關鍵層高度)並在通道結 構中維持應變。這允許建立具有足夠大的通道以提供良好切換性能之多閘極結構。
圖1包含形成於絕緣體材料(例如層間介電質(ILD)141)內及基底105之上的ART溝槽109。基底105包含例如Si。ART是根據以特定角度向上擴散的螺旋錯位。在ART中，溝槽製於具有足夠高的型態比之第一半導體(S1)，以致於位於溝槽中的第二半導體(S2)中的缺陷終止於溝槽的側壁以及在終止上方的任何層相對無缺陷。溝槽可包含或不包含障壁。
層110在基底105上。層110的磊晶材料具有第一晶格常數(在立方體胞晶體中原子間的距離)。層110的材料包含例如Si1-xGex(例如Si.5Ge.5)。層111直接接觸層110的上表面。層111包含具有第二晶格常數的磊晶材料。層111的材料包含例如Si(1-y)Gey，其中，Y<X(例如Si.7Ge.3)。層112直接接觸層111的上表面，包含具有不等於第二晶格常數之第三晶格常數的磊晶材料。層112的材料包括例如Si(1-Z)GeZ，其中，Z>X(例如Si.3Ge.7)。以SiGe材料為例，這些材料的晶格常數隨著Ge含量增加而增加。而且，Ge含量會施加應力於層上。因此，層111(以Si(1-y)Gey為例，其中，Y<0.5)是拉伸應變，而層112(以Si(1-Z)GeZ為例，其中，Z>0.5)是壓縮應變。
圖1的裝置又包含層113，直接接觸層112的上表面。層113包含具有實質上等於(層111的)第二晶格常數的第四晶格常數之磊晶材料。因此，假使層111是拉伸 應變時(導因於其與第一層110的晶格失配)，則層113也是如此。層114直接接觸層113的上表面。第四層114包含具有實質上等於(層112的)第三晶格常數的第五晶格常數之磊晶材料。因此，假使層112是壓縮應變時(導因於其與第一層110的晶格失配)，則第四層114也是如此。在實施例中，層111、113包含相同的材料(例如Si.7Ge.3)以及層112、114包含相同材料(例如Si.3Ge.7)。
磊晶裝置層116包含於層110、111、112、113、114上。層111、112、113、114包括交錯相反應變層。假使層111是壓縮應變，則層112是拉伸應變以及層113是壓縮應變。假使層111是拉伸應變，則層112是壓縮應變以及層113是拉伸應變。雖然目前為止是以層111、112、113、114作說明，但是，交錯及相反應變層的數目可以少至二層(例如層111、112)或擴充至5、8、11、14層或更多。舉例而言，層115顯示為及包含與層113相同的材料(因而相同的晶格常數及相同應變)，但是，很多其它層可以包含在層110與116之間。
裝置層116包含通道區，以及，如下將討論般，最終耦合至源極和汲極區而提供電晶體。
包括層110、111、112、113、114、115、116之「堆疊」包含提供很多優點之原因的獨特結合。舉例而言，第一層110是鬆弛的以及包含例如缺陷121、122、123等缺陷。層110由於其厚度D2延伸至層110的關鍵層厚度之 外，所以層110是鬆弛的，因而產生使晶格失配(亦即，層110與基底105之間的失配)鬆弛的缺陷。(關於關鍵層厚度，假使磊晶層的厚度保持小至足以維持彈性應變能量在錯位形成的能量之下，則應變層結構將是熱動態穩定地抗錯位形成且據說是在其關鍵層厚度之下。超過關鍵層厚度會造成缺陷導致的鬆弛)。
層111是應變的且可包含或未包含例如缺陷121等缺陷。層112是應變的且包含或未包含例如缺陷121等缺陷。缺陷121從層110延伸越過層110、111之間的邊界界面。在此邊界界面層111使缺陷「滑」離其線性路徑及更直接朝向溝槽109的側壁(請參見邊界入射區150)。 缺陷121從層111延伸越過層111、112之間的邊界界面。在邊界界面層112使缺陷「滑」離其線性路徑及更直接朝向溝槽109的側壁，其最後終止於溝槽109的側壁。 此終止發生在缺陷向上前進至「實質上無缺陷」的裝置層116之前。
習於此技藝者將瞭解「實質上無缺陷」並不是絕對詞，而是由例如用以將層成像之成像源(例如穿透式電子顯微鏡(TEM))的解析度所表示的相對詞。舉例而言，「實質上無缺陷」可以解釋為小於百萬份之一(ppm)。
此外，缺陷阱是「2維的」且包含例如缺陷121、122等陷於X-Y平面中缺陷、以及例如缺陷123等在Z平面中具有元素的缺陷(顯示為從頁面朝向觀視者投射)。
在實施例中，層111包含比層110更低的缺陷總數， 且眾多缺陷(例如缺陷122)終止於層110中。因此，當從基底向上移離時，缺陷層110及某些或所有交錯應變層111、112、113、114、115使缺陷滑向溝槽109的側壁以及滑離通道部116。
在實施例中，層110、111、112、113、114、115、116都包含於具有至少2：1的型態比(深度D1對寬度W1)之溝槽109中，但是，其它實施例包含1.5、1.7、1.9、2.1、2.3、2.5、2.7等等比例。
在實施例中，用於層110的第一晶格常數是(a)大於層111的晶格常數且小於層112的晶格常數、或是(b)小於層111的晶格常數且大於層112的晶格常數。換言之，假使層110被鬆弛時，則在其正上方的層(例如層111)可以相對於層110是拉伸應變或相對於層110是壓縮應變。此外，不論第一應變層(例如層111)是壓縮應變或拉伸應變，交錯相反應變層111、112、113、114、115的最終層(例如圖1的實例中的層115)可以是壓縮應變或是拉伸應變。
圖2顯示如何進一步處理圖1的結構。在圖2中，部份絕緣材料114被凹陷以曝露通道材料116的側壁。
圖3顯示如何進一步處理圖2的結構。在圖3中，圖2的曝露部份現在由閘極介電質135及閘極電極材料140遮蓋。此外，源極或汲極部份142現在耦合至源極或汲極電極143。與節點142互補的源極/汲極節點未顯示於圖3中，但是會在節點142以外之閘極電極140的另一側上。
圖4包含延著圖3的線4-4取得的側視圖，顯示閘極結構的側視圖。如圖3所示，顯示通道416及源極/汲極節點443，與它們分別的電極440、442。但是，也設置互補的源極/汲極節點444及其電極445，作為包含應變補償通道416之架構的一實例。
在實施例中，各層111、112、113、114、115包含小於它們分別的關鍵層厚度之深度或高度，以防止缺陷從這些層的內部產生。
在實施例中，裝置層116、416被鬆弛且源極和汲極區443、444被負型摻雜而產生NMOS裝置。
在實施例中，裝置層416是拉伸應變，且源極和汲極區443、444被負型摻雜而產生NMOS裝置。在實施例中，直接在裝置層116下方且直接接觸裝置層之層(例如層115)是拉伸應變的且層416是拉伸應變的。因此，在實施例中，裝置層不必與正在其下方的層相反應變。
在實施例中，裝置層116、416是壓縮應變的，且源極和汲極區443、444是正型摻雜而產生PMOS裝置。在實施例中，直接在裝置層116、416下方及直接接觸裝置層之層是壓縮應變的。因此，在實施例中，裝置層不必與正在其下方的層相反應變。
在實施例中，考慮允許裝置層因其擴張的關鍵層厚度而延伸其深度D3之相反及交錯應變層的能力，裝置層116比層111及層112厚，擴張的關鍵層厚度傳統上小於50nm，但是在實施例中大於50nm。在實施例中，考慮 層110有目的地延伸至其關鍵層厚度之外以產生缺陷以及層111、112、113、114、115有目的地未延伸至它們分別的關鍵層厚度之外以避免產生缺陷，層110比層111及層112中任一層還厚。
在實施例中，層111、層112、及裝置層116都是單軸應變。藉由在溝槽109內生長堆疊，將應變固持在堆疊中，而假使堆疊要從雙向應變膜被蝕刻成鰭部時(導因於延著膜的被蝕刻邊緣之鬆弛)，將喪失某些或全部應變。
上述實例克服下述情形：第一層110是Si0.5Ge0.5及層111包含SixGe1-x，其中，x>.5為拉伸應變，以及，層112包含SiyGe1-y，其中，y<.5為壓縮應變。但是，其它實施例未如此受限。舉例而言，裝置層包含裝置材料，第二層(例如層111)及第三層(例如層112)中之一(例如層111)可為拉伸應變及第二和第三層中另一(例如層112)可為壓縮應變，以及，裝置材料包含不等於(大於或小於)第二及第三層(例如層111、112)的任一晶格常數之晶格常數。舉例而言，裝置層包含裝置材料，第二和第三層中之一(例如層112)可為拉伸應變及第二和第三層中另一(例如層111)可為壓縮應變，以及，裝置材料包含不等於(大於或小於)第二及第三層(例如層111、112)的任一晶格常數之晶格常數。
圖5包含本發明的實施例中的奈米條紋。圖5包含形成於ILD 541內及在基底505上的ART溝槽509。基底505包含例如Si。第一層510在基底505上。第一層的第 一磊晶材料具有第一晶格常數(在立方體胞晶體中原子間的距離)。第一材料包含例如SixGe1-x(例如Si.5Ge.5)。 第二層511包含具有第二晶格常數的第二磊晶材料。第二材料包含例如Si(1-y)Gey，其中，y<0.5(例如Si.7Ge.3)。第三層512包含具有不等於第二晶格常數之第三晶格常數的第三磊晶材料。第三材料包含例如Si(1-z)Gez，其中，z>0.5(例如Si.3Ge.7)。以SiGe材料為例，這些材料的晶格常數隨著Ge含量增加而增加。而且，Ge含量會施加應力於層上。因此，第二層511(以Si(1-y)Gey為例，其中，y<0.5)是拉伸應變，以及第三層512(以Si(1-Z)GeZ為例，其中，z>.5)是壓縮應變。磊晶裝置層516包含於層510、511、512、513(例如包含與層511相同的材料以及晶格常數和應變)、514(例如包含與層512相同的材料以及晶格常數和應變)之上。層511、512、513、514包括交錯相反應變層。
雖然圖5類似於圖1及3，但是，圖5不同之處在於裝置層516在延著其長度的至少一點以及在其製造期間的至少某點處曝露於所有側上。使用具有此技藝的一般技術者熟知的材料特定蝕刻技術，可達成此點。例如區域515等未由應變磊晶層佔據的區域未由閘極金屬佔據。在使層516曝露之後(藉以使奈米線或奈米條紋懸垂於例如源極與汲極區之間或是最後是源極和汲極區的區域之間)，沈積閘極氧化物材料535圍繞層516，接著圍繞閘極氧化物材料535形成閘極金屬540。這說明裝置層516圖型化成 奈米條紋(或是假使奈米條紋具有不平坦的輪廓層516時，結構稱為例如奈米佈線)。層516的奈米條紋由閘極圍繞而產生「全圍繞」閘極。參考圖3，層516的通道耦合至源極和汲極。
因此，圖5顯示具有應變奈米條紋通道區的電晶體結構(但是，奈米佈線包含於其它實施例中)。(一般而言，奈米佈線被視為具有幾乎相等的寬度及高度，以及，奈米條紋被視為具有的寬度大於高度(長度維度是延著佈線或條紋的長度之維度)。根據圖5的奈米條紋實施例，拉伸或壓縮層被蝕刻掉以產生相對於層110是應變之PMOS(使用壓縮應變層)或NMOS(使用拉伸應變層)奈米條紋通道區。在蝕刻掉層以曝露通道層(及形成奈米條紋)之處理中，磊晶材料被部份地(留下例如磊晶層515的餘留物)或完全地蝕刻掉。奈米佈線或奈米條紋可懸垂於例如源極與汲極區之間。
雖然圖5顯示單一奈米條紋，但是，其它數目的奈米條紋或是奈米佈線是可能的，例如，在電晶體中在包含1與10之間，在2與10之間，以及在3與10奈米條紋或奈米佈線之間，但是其它數目也是可能的。藉由移除圖1的堆疊中的一或更多應變層，形成多個奈米條紋或奈米佈線。舉例而言，藉由移除一或更多壓縮應變層而造成拉伸應變奈米條紋或奈米佈線，以形成奈米條紋系列。舉例而言，藉由移除一或更多拉伸應變層而造成壓縮應變奈米條紋或奈米佈線，以形成奈米條紋系列。源極和汲極區製成 緊鄰一或更多奈米條紋或奈米佈線。應變的奈米條紋/奈米佈線(相對於層110及/或基底105)未要求使用源極/汲極壓力源。
在實施例中，絕緣層配置於奈米條紋或奈米佈線之間及/或奈米條紋或奈米佈線與基底之間。此絕緣在「全圍繞」閘極中作為底部閘極隔離。
圖6包含本發明的實施例之用於製造應變補償電晶體的方法之流程圖。區塊605包含設置耦合至基底、具有第一晶格常數之第一磊晶層(例如層110)。區塊610包含在第一層上設置具有第二晶格常數之第二磊晶層(例如層111)。區塊615包含設置接觸第二層的上表面之具有第三晶格常數之第三磊晶層(例如層112)，第三晶格常數不等於第二晶格常數；以及，重複步驟610、615以產生眾多交錯的、相反應變層(例如層113、114、及/或115)。 區塊620包含在產生眾多交錯的、相反應變層之後，在第三層上設置包含通道區之磊晶裝置層(例如層116)。區塊625包含在通道區的端形成源極和汲極區。區塊630包含在通道區的至少二側上沈積閘極介電質(例如對於雙閘極裝置的二側，以及對於三閘極裝置的三側)，以及將閘極電極沈積於閘極介電質上。此方法產生裝置，其中，a)第一層被鬆弛以及包含缺陷，(b)第二層是壓縮應變及第三層是拉伸應變，以及(c)第一、第二、第三、及裝置層都被包含在溝槽中。此方法可以產生裝置，其中，a)第一層被鬆弛以及包含缺陷，(b)第二層是拉伸應變及第三層是 壓縮應變，以及(c)第一、第二、第三、及裝置層都被包含在溝槽中。
雖然上述基底105被描述為包含矽，但是，在其它實施例中，被選取用於基底105的材料可為例如包含來自週期表的III、IV、及/或V族之元素及其組合的任何材料。
在實施例中，層111、112、113、114、115生長於它們的關鍵層厚度之下，以確保完全壓縮或拉伸應變保留在層中。這些交錯相反應變層(相對於缺陷層110，在壓縮與拉伸應變之間交錯)可以生長至極度高的高度而具有最小至無應變鬆弛。一般而言，層111、112、113、114、115包括純元素及/或例如Si和Ge等元素的混合、以及III-V半導體材料(包括週期表的行III和V中可見的元素之材料)。在本發明的實施例中，通道結構包括量子井，其中，薄裝置層相鄰於或夾於比通道材料具有更大的能帶隙的層之間。經由相對於層110的晶體晶格之晶體晶格失配，產生層111、112、113、114、115。
在實施例中，基底包括SiGe，層110包括SiXGe1-X，層111包括SiYGe1-Y，其中，Y>X，以及，層112包括SiZGe1-Z，其中，Z<X、1>X≧0。
在實施例中，基底105及/或層110包括InP(但是可能是不同成份的InP)，層111包括InXGa1-XAs，其中，1≧X>0.53，以及，層112包括InYGa1-YAs，其中，0.53>Y≧0。
在實施例中，基底105及/或層110包括GaSb(但是可 能是不同成份的GaSb)，層111包括AlSb，以及層112包括InAs。
在實施例中，基底105及/或層110包括Ge(而層110包含某些雜質，以致於其與基底105晶格失配)，層111包括SiXGe1-X，以及，層112包括InYGa1-YAs，其中，1≧X>0以及1≧Y>0。
在實施例中，基底105及/或層110是GaAs(但是可能是不同成份的GaAs)，層111是GaAsXP1-X，其中，X是在1與0之間的數，以及，層112是InYGa1-YP，其中，1≧Y>0.51。
使用包括交錯的壓縮及拉伸應變磊晶材料層之磊晶層間結構，允許將應變保留在層中並比在電晶體的通道區中產生應變的習知方法具有更大的高度之通道結構。在本發明的實施例中，電晶體的通道區具有範圍在10nm與100nm之間或是在25nm與85nm之間的高度，但是，其它高度也是可能的。雖然在圖1中顯示五層相反應變磊晶層間層111、112、113、114、115，但是，也能夠具有其它數目的這些層，舉例而言，例如包含在3與25層之間或是在5與25層之間，但是，其它數目也是可能的。
在圖4中，源極和汲極區443和444緊鄰通道區416的端部。在本發明的實施例中，相對於層110的通道應變維持在通道區中，且不要求使用會在通道中產生應變的源極/汲極材料。
在實施例中，絕緣間隔器緊鄰閘極介電質135和閘極 電極140。
雖然圖3揭示三閘極，但是，其它實施例可包含具有應變通道區之雙閘極(二閘極)電晶體結構。舉例而言，可以延著通道層116的側壁而非延著通道層116的頂部，形成雙閘極。
正如同上述說明之雙閘極、三閘極、及「全圍繞」閘極般，實施例包含具有應變通道區的單閘極電晶體結構。 對於單閘極電晶體，其它結構也是可能的，例如具有彼此不同定向的特點之結構，以及具有不同形狀及/或尺寸的特點之結構。舉例而言，單閘極電晶體結構具有未相對於通道區凹陷之源極和汲極區之單閘極電晶體結構。
舉例而言，藉由超高真空化學汽相沈積(UHV-CVD)、快速熱化學汽相沈積(RTCVD)、或分子束磊晶(MBE)，沈積此處所述的磊晶材料(例如層110、111、112、113、114、115、116)。交錯的磊晶拉伸及壓縮應變材料層(相對於缺陷層110，分別具有較小及較大的晶格常數之材料)沈積至基底上，以產生層堆疊。在電晶體的通道區製造期間，由於形成為鬆弛一層的錯位將在另一層中增加應變，所以，拉伸及壓縮層間層(在相反方向上應變且彼此相鄰的層)更穩定地抗鬆弛。由於平衡的堆疊系統的鬆弛需求是相反的，所以，產生用於通道區的較大總關鍵厚度。一般而言，對大於1.3%的晶格不匹配未形成50nm以外的鬆弛或缺陷，無法生長未使用應變補償的單一膜堆疊。在發明的實施例中，層堆疊具有3至 25層或5至25層及/或10nm與100nm之間的高度或是25nm與85nm之間的高度。包括相反應變層間層的結構可以包含於用於鰭式FET結構的鰭部中。
在實施例中，舉例而言，閘極介電材料包含絕緣材料，例如二氧化矽(SiO2)、氧氮化矽、氮化矽、及/或高k介電材料。一般而言，高k介電質是介電常數比SiO2的介電常數大的介電材料。舉例說明的高k介電材料包含二氧化鉿(HfO2)、鉿矽氧化物、氧化鑭、鑭鋁氧化物、二氧化鋯(ZrO2)、鋯矽氧化物、二氧化鈦(TiO2)、五氧化鉭(Ta2O5)、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釕釔、氧化鋁、鉛鈧鉭氧化物、鉛鋅鈮酸鹽、及其它半導體領域中熟知的材料。
在實施例中，舉例而言，閘極電極材料包含例如Ti、W、Ta、Al、及其合金、以及與例如鉺、鏑等稀土金屬或是例如Pt等貴重金屬的合金、以及例如TaN、和TiN等氮化物等等材料。
在實施例中，舉例而言，用於源極及/或汲極的材料包含用於NMOS的矽、摻雜碳的矽、及摻雜磷的矽、以及用於PMOS的摻雜硼的SiXGe1-X、摻雜硼的Ge、摻雜硼的GeXSn1-X、以及摻雜磷的III-V化合物。
用於介電層、特徵、及/或層間介電質(ILD)的典型介電材料包含二氧化矽及低k介電材料。可以使用的其它介電材料包含摻雜碳的氧化物(CDO)、氮化矽、氧氮化矽、碳化矽、例如八氟環丁烷或聚四氟乙烯等有機聚合 物、氟矽玻璃(FSG)、及/或例如倍半矽氧烷、矽氧烷、或有機矽酸鹽玻璃等有機矽酸鹽。介電層包含毛細孔以進一步降低介電常數。
此處所示的裝置包括其它結構，例如絕緣層包封裝置、增加的基底層、連接源極和汲極至IC裝置的其它組件之通路及金屬溝槽、以及其它增加層及/或裝置。為了簡明起見而顯示成一層的組件可以視構成裝置時使用的製程及所需的裝置特性而包括具有相同或不同材料的眾多層。
本發明的實施設置於例如半導體晶圓等基底上。根據本發明的實施例之電晶體結構形成於基底表面上，舉例而言，基底表面包含H終端矽、二氧化矽、矽、矽鍺、III-V族(或其它週期表欄數設計中的13-14族)化合物半導體、主基氧化物、金屬、及/或二進位或混合的金屬氧化物。層及包括裝置的層也說明成基底或是基底的一部份，本發明的實施例製於所述基底或是基底的一部份上。有半導體裝置建立於上的基底基部典型上是半導體晶圓，半導體晶圓被切成晶粒而造成個別的IC晶片。有晶片建立於上的基部基底典型上是矽晶圓，但是，本發明的實施例不取決於所使用的基底的型式。基底也包括鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、銻化鎵、及/或其它單獨的或是與矽或二氧化矽或其它絕緣材料相結合之III-V族材料。基底可為晶圓的一部份之塊體半導體材料。在實施例中，半導體基底是塊體半導體材料，作為自晶圓切割 的晶片的一部份。在實施例中，半導體基底是形成於絕緣體上方的半導體材料，例如絕緣體上半導體(SOI)基底。在實施例中，半導體基底是例如延伸至塊體半導體材料上方的鰭部等突起結構。
下述實例關於另外的實施例。
實例1包含裝置，該裝置包括：矽基底，具有基底晶格常數；第一層，在該基底上，包含具有第一晶格常數的第一磊晶材料；第二層，直接接觸該第一層的上表面，包含具有第二晶格常數的第二磊晶材料；第三層，直接接觸該第二層的上表面，包含具有不等於第二晶格常數之第三晶格常數的第三磊晶材料；以及，磊晶裝置層，在該第三層上，包含耦合至源極和汲極區之通道區；其中，(a)該第一層鬆弛以及包含缺陷，(b)該第二層應變及包含缺陷，(c)該第三層應變，(d)該裝置層包含實質上無缺陷，(e)該第一、第二、第三及裝置層都包含在具有至少2：1的型態比(深度對寬度)之溝槽中；以及(f)該第一晶格常數是下述之一：(f)(i)大於該第二晶格常數及小於該第三晶格常數，以及(f)(ii)小於該第二晶格常數及大於該第三晶格常數。
在實例2中，實例1的標的選加地包含第四層，直接接觸該第三層的上表面，包含具有實質上等於第二晶格常數的第四晶格常數之第四磊晶材料；以及，第五層，直接接觸該第四層的上表面，包含具有實質上等於第三晶格常數的第五晶格常數之第五磊晶材料；其中，該第四及第五 層均應變及該裝置層在該第五層上。
在實例3中，實例1-2的標的選加地包含：其中，該裝置層直接接觸該第五層。
在實例4中，實例1-3的標的選加地包含：其中，該裝置層鬆弛及源極和汲極區是負型摻雜的。
在實例5中，實例1-4的標的選加地包含：其中，該裝置層是壓縮應變及該源極和汲極區是正型摻雜的。
在實例6中，實例1-5的標的選加地包含：其中，直接在該裝置層下方及直接接觸該裝置層的層是壓縮應變。
在實例7中，實例1-6的標的選加地包含：其中，該裝置層是拉伸應變及該源極和汲極區是負型摻雜的。
在實例8中，實例1-7的標的選加地包含：其中，直接在該裝置層下方及直接接觸該裝置層的層是拉伸應變。
在實例9中，實例1-8的標的選加地包含：其中，該第二層包含比該第一層還低的缺陷總數，以及眾多缺陷終止於該第一層中。
在實例10中，實例1-9的標的選加地包含：其中，該裝置層比該第二及第三層中任一層還厚。
在實例11中，實例1-10的標的選加地包含：其中，該裝置層具有比50nm還大的關鍵層。
在實例12中，實例1-11的標的選加地包含：其中，該第一層比該第二及第三層中任一層還厚。
在實例13中，實例1-12的標的選加地包含：其中，該第二層中的缺陷從該第二層的底表面延伸至該溝槽的側 壁，終止於該側壁。
在實例14中，實例1-13的標的選加地包含：其中，該第二、第三、及裝置層都是單軸應變的。
在實例15中，實例1-14的標的選加地包含：其中，該第一層直接接觸該基底的上表面以及該第一晶格常數不等於該基底晶格常數。
在實例16中，實例1-15的標的選加地包含：其中，該裝置層包含Ge，該第一層包含Si1-xGex，該第二及第三層中之一是拉伸應變及包含Si1-yGey，其中，Y<X，以及，該第二及第三層中之另一是壓縮應變及包含Si1-zGez，其中，Z>X。
不同的實施例包括不同的材料組合，舉例而言，例如但不限於下述組合：
在實例17中，實例1-16的標的選加地包含：其中，該裝置層包含裝置材料，該第二及第三層中之一是拉伸應變，以及，該第二及第三層中之另一是壓縮應變，以及，該裝置材料包含的晶格常數不等於該第一及第二晶格常數中任一。
在實例18中，實例1-17的標的選加地包含配置於該 通道區的至少二側上之間極區，其中，閘極區包括配置在閘極電極材料與該通道區之間的閘極介電材料。
在實例19中，實例16-18的標的選加地包含：其中，該通道區包括奈米佈線及奈米條紋中至少之一，以及，該裝置又包括配置在奈米佈線及奈米條紋中至少之一的四側上之閘極區。
實例20包含裝置，該裝置包括：第一磊晶層，耦合至基底，具有第一晶格常數；第二磊晶層，在該第一層上，具有第二晶格常數；第三磊晶層，接觸該第二層的上表面，具有不等於該第二晶格常數之第三晶格常數；以及，磊晶裝置層，在該第三層上，包含通道區；其中，(a)該第一層鬆弛以及包含缺陷，(b)該第二層是壓縮應變及該第三層是拉伸應變，以及(c)該第一、第二、第三及裝置層都包含在溝槽中。
在實例21中，實例20的標的選加地包含耦合至該通道區的源極和汲極區，其中，該裝置層是下述之一：(a)壓縮應變及該源極和汲極區是正型摻雜的，以及，(b)拉伸應變及該源極和汲極區是負型摻雜的。
在實例22中，實例20-21的標的選加地包含其中該裝置層比該第二及第三層中任一層還厚以及該第二、第三、及裝置層都是單軸應變。
實例23包含電晶體的通道區形成方法，包括：設置第一磊晶層，該第一磊晶層耦合至基底，具有第一晶格常數；設置在該第一層上的第二磊晶層，該第二磊晶層具有 第二晶格常數；設置第三磊晶層，該第三磊晶層接觸該第二層的上表面，具有不等於該第二晶格常數之第三晶格常數；以及，在該第三層上設置磊晶裝置層，該磊晶裝置層包含通道區；在該通道區的端部形成源極和汲極區，在該通道區的至少二側上沈積閘極介電質，以及，在該閘極介電質上沈積閘極電極；其中，(a)該第一層鬆弛以及包含缺陷，(b)該第二層是壓縮應變及該第三層是拉伸應變，以及(c)該第一、第二、第三及裝置層都包含在溝槽中。
在實例24中，實例23的標的選加地包含：其中，該裝置層是下述之一：(a)壓縮應變及該源極和汲極區是正型摻雜的，以及，(b)拉伸應變及該源極和汲極區是負型摻雜的。
在實例25中，實例23的標的選加地包含：其中，該裝置層比該第二及第三層中任一還厚，以及，該第二、第三及裝置層都是單軸應變。
為了說明及顯示，提供上述本發明的實施例說明。上述說明不是竭盡性的或是要將發明侷限於揭示的精確形式。本說明及後述的申請專利範圍包含例如左、右、頂(top)、底(bottom)、在...之上(over)、在...之下(under)、上(upper)、下(lower)，第一、第二、等等詞語，它們僅用於說明目的且不是要解譯為限定的。舉例而言，代表相對垂直位置之詞語意指基底或積體電路的裝置側(或是主動表面)是基底的「上」表面之情形；基底真正處於任何方向以致於基底的「頂」側可以低於參考的標準陸面架構 的「底」側，但仍然落在「頂」詞語的意思中。除非另外指明，否則，此處使用之「在...之上(on)」(在申請專利範圍中包含)未表示在第二層「之上」的第一層直接在第二層上且與第二層直接接觸；在第一層與第一層上的第二層之間可以有第三層或其它結構。可以以多種位置及方式，製造、使用、或運送此處所述的裝置或物件的實施例。習於此技藝者可瞭解，考慮上述揭示，很多修改及變化是可能的。習於此技藝者將瞭解圖中所示之各種組件之各式各樣的均等組合及替代。因此，將瞭解本發明的範圍不侷限於此詳細說明，而是由後附的申請專利範圍限定。
105‧‧‧基底
109‧‧‧溝槽
110‧‧‧層
111‧‧‧層
112‧‧‧層
113‧‧‧層
114‧‧‧層
115‧‧‧層
116‧‧‧層
121‧‧‧缺陷
122‧‧‧缺陷
123‧‧‧缺陷
141‧‧‧絕緣材料
150‧‧‧邊界入射區

Claims (25)

  1. 一種具有應力補償的裝置，包括：矽基底，具有基底晶格常數；第一層，在該基底上，包含具有第一晶格常數的第一磊晶材料；第二層，直接接觸該第一層的上表面，包含具有第二晶格常數的第二磊晶材料；第三層，直接接觸該第二層的上表面，包含具有不等於該第二晶格常數之第三晶格常數的第三磊晶材料；以及，磊晶裝置層，在該第三層上，包含耦合至源極和汲極區之通道區；其中，(a)該第一層鬆弛以及包含缺陷，(b)該第二層應變及包含缺陷，(c)該第三層應變，(d)該裝置層包含實質上無缺陷，(e)該第一、第二、第三及裝置層都包含在具有至少2：1的型態比(深度對寬度)之溝槽中；以及(f)該第一晶格常數是下述之一：(f)(i)大於該第二晶格常數及小於該第三晶格常數，以及(f)(ii)小於該第二晶格常數及大於該第三晶格常數。。
  2. 如申請專利範圍第1項的裝置，包括：第四層，直接接觸該第三層的上表面，包含具有實質上等於該第二晶格常數的第四晶格常數之第四磊晶材料；以及，第五層，直接接觸該第四層的上表面，包含具有實質 上等於該第三晶格常數的第五晶格常數之第五磊晶材料；其中，該第四及第五層均應變及該裝置層在該第五層上。
  3. 如申請專利範圍第2項的裝置，其中，該裝置層直接接觸該第五層。
  4. 如申請專利範圍第1項的裝置，其中，該裝置層鬆弛及該源極和汲極區是負型摻雜的。
  5. 如申請專利範圍第1項的裝置，其中，該裝置層是壓縮應變及該源極和汲極區是正型摻雜的。
  6. 如申請專利範圍第5項的裝置，其中，直接在該裝置層下方及直接接觸該裝置層的層是壓縮應變。
  7. 如申請專利範圍第1項的裝置，其中，該裝置層是拉伸應變及該源極和汲極區是負型摻雜的。
  8. 如申請專利範圍第7項的裝置，其中，直接在該裝置層下方及直接接觸該裝置層的層是拉伸應變。
  9. 如申請專利範圍第1項的裝置，其中，該第二層包含比該第一層還低的缺陷總數，以及眾多缺陷終止於該第一層中。
  10. 如申請專利範圍第1項的裝置，其中，該裝置層比該第二及第三層中任一層還厚。
  11. 如申請專利範圍第10項的裝置，其中，該裝置層具有比50nm還大的關鍵層。
  12. 如申請專利範圍第10項的裝置，其中，該第一層比該第二及第三層中任一層還厚。
  13. 如申請專利範圍第1項的裝置，其中，該第二層中的缺陷從該第二層的底表面延伸至該溝槽的側壁，終止於該側壁。
  14. 如申請專利範圍第1項的裝置，其中，該第二、第三、及裝置層都是單軸應變的。
  15. 如申請專利範圍第1項的裝置，其中，該第一層直接接觸該基底的上表面以及該第一晶格常數不等於該基底晶格常數。
  16. 如申請專利範圍第1項的裝置，其中，該裝置層包含Ge，該第一層包含Si和Ge，該第二及第三層中之一是拉伸應變及包含SixGe1-x，其中，X>.5，以及，該第二及第三層中之另一是壓縮應變及包含SiYGe1-Y，其中，Y<.5。
  17. 如申請專利範圍第1項的裝置，其中，該裝置層包含裝置材料，該第二及第三層中之一是拉伸應變，以及，該第二及第三層中之另一是壓縮應變，以及，該裝置材料包含的晶格常數不等於該第一及第二晶格常數中任一。
  18. 如申請專利範圍第1項的裝置，包括配置於該通道區的至少二側上之閘極區，其中，該閘極區包括配置在閘極電極材料與該通道區之間的閘極介電材料。
  19. 如申請專利範圍第1項的裝置，其中，該通道區包括奈米佈線及奈米條紋中至少之一，以及，該裝置又包括配置在奈米佈線及奈米條紋中至少之一的四側上之閘極 區。
  20. 一種具有應力補償的裝置，包括：第一磊晶層，耦合至基底，具有第一晶格常數；第二磊晶層，在該第一層上，具有第二晶格常數；第三磊晶層，接觸該第二層的上表面，具有不等於該第二晶格常數之第三晶格常數；以及，磊晶裝置層，在該第三層上，包含通道區；其中，(a)該第一層鬆弛以及包含缺陷，(b)該第二層是壓縮應變及該第三層是拉伸應變，以及(c)該第一、第二、第三及裝置層都包含在具有至少2：1的型態比之溝槽中。
  21. 如申請專利範圍第1項之裝置，包括耦合至該通道區的源極和汲極區，其中，該裝置層是下述之一：(a)壓縮應變及該源極和汲極區是正型摻雜的，以及，(b)拉伸應變及該源極和汲極區是負型摻雜的。
  22. 如申請專利範圍第21項之裝置，其中，該裝置層比該第二及第三層中任一層還厚以及該第二、第三、及裝置層都是單軸應變。
  23. 一種形成具有應力補償的裝置之方法，包括：設置第一磊晶層，該第一磊晶層耦合至基底，具有第一晶格常數；設置在該第一層上的第二磊晶層，該第二磊晶層具有第二晶格常數；設置第三磊晶層，該第三磊晶層接觸該第二層的上表 面，具有不等於該第二晶格常數之第三晶格常數；以及，在該第三層上設置磊晶裝置層，該磊晶裝置層包含通道區；在該通道區的端部形成源極和汲極區，在該通道區的至少二側上沈積閘極介電質，以及，在該閘極介電質上沈積閘極電極；其中，(a)該第一層鬆弛以及包含缺陷，(b)該第二層是壓縮應變及該第三層是拉伸應變，以及(c)該第一、第二、第三及裝置層都包含在具有至少2：1的型態比之溝槽中。
  24. 如申請專利範圍第23項之裝置，其中，該裝置層是下述之一：(a)壓縮應變及該源極和汲極區是正型摻雜的，以及，(b)拉伸應變及該源極和汲極區是負型摻雜的。
  25. 如申請專利範圍第21項之裝置，其中，該裝置層比該第二及第三層中任一還厚，以及，該第二、第三及裝置層都是單軸應變。
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