TWI565040B

TWI565040B - 具有偏斜拾取插塞的影像感測器與包括其之半導體結構

Info

Publication number: TWI565040B
Application number: TW103118849A
Authority: TW
Inventors: 金起弘; 張宇軒
Original assignee: 恆景科技股份有限公司
Priority date: 2014-01-20
Filing date: 2014-05-29
Publication date: 2017-01-01
Also published as: CN104795413B; US9887228B2; CN104795413A; TW201530749A; US20150206918A1

Description

具有偏斜拾取插塞的影像感測器與包括其之半導體結構

本發明大致上關於一種半導體結構。特別地，本發明針對一種用於影像感測器中、具在偏斜拾取插塞的半導體結構。

半導體裝置被廣泛用於電子設備中。例如，包括影像感測器的照相機，被廣泛應用於行動裝置，例如行動電話，之中。

由於更輕、更薄、更小的手機更受歡迎，理想的影像感測器是越小越好。此外，更小的影像感測器同時還需要更高的解析度，以滿足市場的需求。

第1圖繪示傳統的影像感測器9的橫截面圖。影像感測器包括P+基底10、像素區域39和P-型隔離區域19。如第1圖所繪示，當影像感測器9暴露到光的時候，像素區域39即作為感光二極體來接收光，並經由產生的電子11生成影像的信號。所生成的電洞12應通過P型隔離區域19和基底10，被快速地接地洩散。P型隔離19將像素區域39分隔開來。

一種既縮小影像感測器，同時又提高解析度的可能解決方案，是縮減在影像感測器中的每一個晶胞單元。更具體來說，像素區域和P型隔離區域都需要縮小。

然而，位於像素區域39之間較小的P型隔離區域19由於橫截面的減少，會導致P型隔離區域19較高的電阻與變差的元件性能。這兩種極端之間有待折衷，即更好的元件性能和較小的物件尺寸的折衷。

有鑑於此，為了追求更好的元件性能，同時更縮減的物件尺寸，本發明提出了一種縮減像素區域的尺寸，與用於洩散的隔離區域的尺寸的新穎影像感測器。本發明所提出的新穎影像感測器，展現出對於上述難題的優異解決方案。

本發明的新穎影像感測器，包括基底、複數個像素區域、隔離區域與拾取區域。基底具有第一摻質。至少兩個像素區域分隔地位於基底中。隔離區域用於隔離個別的像素區域。至少一個拾取區域形成在隔離區域之中，並且包括摻雜區域和拾取插塞。拾取插塞偏斜地位於摻雜區域上，並直接接觸摻雜區域。

在本發明一實施方式中，拾取插塞接地，致使一條通過基底以外的導電路徑成為可能。

在本發明另一實施方式中，摻雜區域不與任何一個摻像素區域直接接觸。

在本發明另一實施方式中，拾取插塞正交地位於摻雜區域上來爭取對偏裕度。

在本發明另一實施方式中，影像感測器更包括第二摻質的鄰接像素區域。鄰接像素區域位於基底中並相鄰地位於像素區域旁，而成為第三像素區域或是第四像素區域。

在本發明另一實施方式中，摻雜區域不直接接觸鄰接像素區域。

在本發明另一實施方式中，拾取插塞偏斜地位在相對於鄰接像素區域的表面上。

在本發明另一實施方式中，拾取插塞電連接到位於拾取插塞上之一金屬繞線。

在本發明另一實施方式中，拾取插塞包括鎢。

有鑑於上述情況，本發明還提出了另一種新穎的半導體結構，其縮小洩散隔離區域與像素區域的尺寸，即同時追求更好的元件性能和較小的物件尺寸。本發明所提出的新穎影像感測器，展現出對於上述難題的優異解決方案。

本發明的新穎半導體結構，包括基底、至少兩個像素區域、隔離區域與拾取區域。基底具有第一摻質。至少兩個像素區域分隔地位於基底中，來形成一組像素單元。隔離區域用於隔離個別的像素區域。拾取區域形成在隔離區域之中，並且包括摻雜區域和拾取插塞。摻雜區域對於像素區域係偏斜地設置。拾取插塞位在摻雜區域上，並直接接觸摻雜區域。

在本發明一實施方式中，拾取插塞接地，致使一條通過基底以外、而洩散來自像素區域的電子的導電路徑成為可能。

在本發明另一實施方式中，摻雜區域不與像素區域接觸。

在本發明另一實施方式中，半導體結構係設於影像感測器晶胞中。

在本發明另一實施方式中，拾取插塞是矩形的。

在本發明另一實施方式中，拾取插塞偏斜地相對於像素區域設置。

在本發明另一實施方式中，拾取插塞電連接到位於拾取插塞上之金屬繞線。

在本發明另一實施方式中，拾取插塞包括鎢。

2‧‧‧影像感測器

3‧‧‧半導體結構

10‧‧‧基底

11‧‧‧電子

12‧‧‧電洞

13‧‧‧傳導路徑

14‧‧‧傳導路徑

20‧‧‧隔離區域

31、32、33、34‧‧‧像素區域

35‧‧‧影像感測器晶胞/像素單元

36‧‧‧邊緣

40‧‧‧拾取區域

41‧‧‧邊緣

42‧‧‧拾取區域

50‧‧‧拾取插塞

51‧‧‧邊緣

60‧‧‧金屬繞線

61‧‧‧層間介層層

62‧‧‧金屬間介電層

A、B、C、D‧‧‧矩形

第1圖繪示傳統的影像感測器的橫截面圖。

第2圖繪示本發明一種可行實施例的影像感測器。

第3圖繪示出依據第2圖中線I-I'的剖視圖。

第4圖繪示出依據第2圖中線II-II'的剖視圖。

第5圖繪示所有的矩形A都相對於矩形B正交。

第6圖繪示所有的矩形C相對於矩形D，都是稱為歪斜配置的偏斜。

第7圖所繪示拾取插塞具有不同的形狀。

影像感測器以主要載子的種類而言，可以分成電洞型和電子型。本實施例繪示出電子型的影像感測器，但並不限於此。本發明實施例提供的影像感測器，其具有一個接地的拾取插塞，其促使一個新的、向上的傳導路徑而不是通過基底，以促進在曝光過程中像素區域所產生電洞的洩散。第2圖繪示本發明影像感測器一種可行的實施例。第3圖繪示出依據第2圖中線I-I'的剖視圖。第4圖繪示出依據第2圖中線II-II'的剖視圖。

如第2圖、第3圖與第4圖所繪示，本發明一個實施的新穎影像感測器2包括基底10、隔離區域20、複數個像素區域，如31、32、33、34，與拾取區域40。基底10可以是半導電材料，例如矽，其已摻雜有第一摻質，如P型摻質。每個拾取區域40都是一個擴散區域，並具有拾取插塞50，而將拾取區域40電連接到接地。

隔離區域20位於基底10上，以隔離每個像素區域。隔離區域20可為矽，並具有與基底10相同的摻質，如P型摻質。然而，在隔離區域20和基底10的摻質濃度是可以不同的。另外，隔離區域20也不一定會有均勻的摻質濃度。例如，基底10可以具有一個可變的摻質濃度梯度。

有多個像素區域位於基底10中，例如第一像素區域31、第二像素區域32、視情況需要的第三像素區域33和視情況需要的第四像素區域34。像素區域分開設置，並被隔離區域20所隔離，特別是，如第2圖所繪示，一些像素區域安排成彼此相對的對角方式。例如，第一像素區域31和第二像素區域32具有對角的距離和對角的位置。

進一步，在本發明的另一個方面，基底10中還有可能有兩個以上的像素區域，例如，可能存在至少一個相鄰像素區域，或一個以上的相鄰像素區域，例如位於基底10中的第三像素區域33，或另外視情況需要的第四像素區域34。第三像素區域33和第四像素區域34以相鄰於第一像素區域31和第二像素區域32的方式來設置。如第2圖所繪示，第一像素區域31、第二像素區域32、第三像素區域33和第四像素區域34都與相鄰的像素區域以空間S隔離開來。基本上，第三像素區域33或第四像素區域34皆類似於第一像素區域31和第二像素區域32。

如第3圖與第4圖所繪示，上述像素區域可以在半導體結構3中作為影像感測器晶胞35的光電二極管之用，當暴露於光的時候，即製造成對的電子11和電洞12以產生影像的訊號。如果半導體結構3的像素區域要正常和快速地操作時，應該迅速接地洩散突然又大量產生的電洞12。

如第2圖與第3圖所繪示，當影像感測器2變小時，像素單元35中的像素區域以及空間S也是一樣會變小，影像感測器2中的摻雜區域40則會變成越來越不容易與像素區域對準。於是需要更緊的設計規則和更嚴格的疊對要求的。然而，因為目前的技術並不一定支援這樣緊的設計規則和嚴格的疊對要求，所以經常發生源極/汲極區域對於像素區域的對準誤差。本發明因此示範不同的方法，來解決這樣的問題。

如第2圖所繪示，本發明的實施例有鑑於上述情況，示範一個摻雜區域40或位於拾取區域中的拾取插塞50，其位於隔離區域20中又偏斜地位於像素區域之間。在本發明中所使用的明確術語「偏斜的」或「偏斜地」，指的是一個幾何形狀的一邊是既不平行也不垂直於另一個幾何形狀的一邊。

例如，在第5圖中所繪示，所有的矩形A都相對於矩形B正交，因為矩形A的任何一邊不是平行於就是垂直於矩形B的任何一邊。要不然，如第6圖中所繪示，所有的矩形C都是偏斜的，或是也可稱之為歪斜配置，相對於矩形D，這是因為對於矩形C的任何一邊而言，既不是平行也不是垂直於矩形D的任何一個邊。

如第2圖所繪示，因為摻雜區域40偏斜地位於像素區域31/32，或進一步位於視情況需要的像素區域33/34之間，摻雜區域40是不與像素區域31/32直接接觸的，或是不直接接觸視情況需要的像素區域33/34。當所有的四個像素區域31/32/33/34都存在時，四個像素區域31/32/33/34和摻雜區域40一起形成具有拾取區域42的半導體結構3，如第2圖所繪示。

此外，如第2圖所繪示，由於摻雜區域40的任何邊緣41都位於基底10中並且剛好位於兩個相鄰的像素區之間，摻雜區域40當然會對於兩個像素區域31/32保持一個適當的距離，或是進一步對於視情況需要的像素區域33/34保持一個適當的距離，並且藉此在對準步驟中爭取到較大的製程裕度，或是稱為爭取到對偏裕度。

類似地，請參照第2圖所繪示，拾取插塞50係偏斜地安置在兩個像素區域31/32之間，或者是對於四個像素區域其中的一個偏斜地設置著，藉此在對準步驟中爭取到較大的製程裕度。換言之，拾取插塞50是在摻雜區域40內正交地配置來爭取彈性，以容忍更多的對準偏差。例如，拾取插塞50的任一邊緣51對於像素區域31/32/33/34的任何邊緣36可以是偏斜的。較佳者，拾取插塞50不大於摻雜區域40，更佳者，拾取插塞50可以稍小於摻雜區域40而正交地位於摻雜區域40內。拾取插塞50可以具有不同的形狀，如矩形、圓形或橢圓形，如第7圖所繪示。

拾取插塞50並非意圖用於隔離各像素的區域。如第4圖所繪示，拾取插塞50是用於洩散像素區域中的電洞12，因此拾取插塞50可包括導電材料，例如鎢，並與摻雜區域40直接接觸又接地，以促使一個向上的傳導路徑13而不是一個通過基底10另一個的向下傳導路徑14。

在本發明另一實施方式中，為了使得拾取插塞50便於排出像素區域中的電洞，拾取插塞50可以電連接到一個金屬繞線60，其位於拾取插塞 50上，和在層間介層(ILD)層61中或是在金屬間介電(IMD)層62中，如第4圖所繪示。由於金屬的導電通常比半導體材料，如摻雜的Si，更佳，通過拾取插塞50與金屬向上的傳導路徑13與金屬繞線60，會比向下通過基底10的導電通路14更有效地洩散從像素區域中來的電子。儘管通道變小，本發明仍提供了快速洩散大量電洞12的可靠結構和方法。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

C‧‧‧矩形

D‧‧‧矩形

Claims

一種影像感測器，包括：一第一摻質的一基底；分隔地位於該基底中的複數個像素區域；用於隔離個別該像素區域的一隔離區域；形成在該隔離區域中之至少一個拾取區域，並且包括一個摻雜區域、和偏斜地位於該摻雜區域上，並直接接觸該摻雜區域之一拾取插塞。
如請求項1之影像感測器，其中該拾取插塞接地，致使一條該基底以外的導電路徑。
如請求項1之影像感測器，其中該摻雜區域不與該像素區域直接接觸。
如請求項1之影像感測器，其中該拾取插塞偏斜地位於該摻雜區域的範圍內來爭取對偏裕度(misalignment margin)。
如請求項1之影像感測器，更包括：一第二摻質的一鄰接像素區域，位於該基底中並相鄰地位於該像素區域旁。
如請求項5之影像感測器，其中該摻雜區域不直接接觸該鄰接像素區域。
如請求項5之影像感測器，其中該拾取插塞對於該鄰接像素區域係偏斜地設置。
如請求項1之影像感測器，其中該拾取插塞電連接到位於該拾取插塞上之一金屬繞線。
如請求項1之影像感測器，其中該拾取插塞包括鎢。
一種半導體結構，包括：一第一摻質的一基底；分隔地位於該基底中的複數個像素區域，以形成一像素單元；一隔離區域，用於隔離個別的該像素區域；形成在該隔離區域中之至少一個拾取區域，並且包括對於該像素區域偏斜地設置的一個摻雜區域，和位於該摻雜區域上並直接接觸該摻雜區之一拾取插塞。
如請求項10的半導體結構，其中該拾取插塞接地，致使一條該基底以外的導電路徑。
如請求項10的半導體結構，其中該摻雜區域與該拾取插塞正交地接觸。
如請求項10的半導體結構，其中該摻雜區域偏斜地位於該隔離區域的範圍內來爭取對偏裕度。
如請求項10的半導體結構，位於一影像感測器晶胞中。
如請求項10的半導體結構，其中該拾取插塞是矩形的。
如請求項10的半導體結構，其中該拾取插塞相對於該像素區域偏斜地設置。
如請求項10的半導體結構，其中，該拾取插塞電連接到位於該拾取插塞上之一金屬繞線。
如請求項10的半導體結構，其中該拾取塞包括鎢。