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TWI557881B - 半導體裝置 - Google Patents

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TWI557881B
TWI557881B TW100118654A TW100118654A TWI557881B TW I557881 B TWI557881 B TW I557881B TW 100118654 A TW100118654 A TW 100118654A TW 100118654 A TW100118654 A TW 100118654A TW I557881 B TWI557881 B TW I557881B
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加藤清
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半導體能源研究所股份有限公司
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Description

半導體裝置
所揭示的發明關於一種利用半導體裝置的半導體裝置及其製造方法。
利用半導體裝置的記憶體裝置可以粗分為如果沒有電力供給儲存內容就消失的揮發性記憶體裝置和即使沒有電力供給也保持儲存內容的非揮發性記憶體裝置。
作為揮發性記憶體裝置的典型例子，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。在DRAM中藉由選擇構成記憶體裝置的電晶體並將電荷儲存在電容器中而儲存資料。
由於上述原理，當從DRAM讀取資料時電容器的電荷消失，因此每次讀取資料時都需要再次進行寫入操作。另外，因為在構成記憶體裝置的電晶體中因截止狀態下的源極和汲極之間的漏電流(截止電流)等而即使電晶體未被選擇電荷也流出或流入，所以資料的保持期間較短。為此，需要按規定的週期再次進行寫入操作(刷新操作)，由此，難以充分降低耗電量。另外，因為如果沒有電力供給儲存內容就消失，所以需要利用磁性材料或光學材料的其他記憶體裝置以實現較長期間的儲存的保持。
作為揮發性記憶體裝置的另一個例子，有SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM使用正反器等電路保持儲存內容，而不需要進行刷新操作，在這一點上SRAM優越於DRAM。但是，因為SRAM使用正反器等電路，所以存在每儲存容量的單價變高的問題。另外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非揮發性記憶體裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極和通道形成區域之間具有浮動閘極，在該浮動閘極保持電荷而進行儲存，因此，快閃記憶體具有資料保持期間極長(半永久)、不需要進行揮發性記憶體裝置所需要的刷新操作的優點(例如，參照專利文獻1)。
但是，由於當進行寫入時產生的穿隧電流會引起構成記憶體裝置的閘極絕緣層的劣化，因此發生記憶體裝置因所定次數的寫入而不能操作的問題。為了緩和上述問題的影響，例如，使用使各記憶體裝置的寫入次數均等的方法，但是，為了使用該方法，需要具有複雜的週邊電路。另外，即使使用了上述方法，也不能從根本上解決使用壽命的問題。就是說，快閃記憶體不合適於資料的改寫頻度高的用途。
另外，快閃記憶體為了在浮動閘極中保持電荷或者去除該電荷，需要高電壓和用於該目的的電路。再者，還有為了保持或去除電荷需要較長時間而難以實現寫入和抹除的高速化的問題。
[專利文獻1]日本專利申請公開　昭57-105889號公報
另外，利用如上述那樣的半導體裝置的記憶體裝置(也簡單地稱為半導體裝置)從增大儲存容量、抑制產品單價等的觀點來看，被要求充分地縮小尺寸。此外，利用如上述那樣的半導體裝置的記憶體裝置很難說具有滿足各種要求的足夠的功能，由此被要求實現進一步的高功能化。
鑒於上述問題，所揭示的發明的一個方式的目的之一在於提供一種實現高度的整合化且具有新的結構的半導體裝置。
或者，所揭示的發明的一個方式的目的之一在於在一種即使沒有電力供給也能夠保持儲存內容並且對寫入次數也沒有限制的具有新的結構的半導體裝置中，實現高度的整合化。
在所揭示的發明的一個方式中，使半導體裝置所具有的電晶體的構成要素的側面(的一部分)對準。或者，使電晶體在三維上整合化。更明確而言，例如，作為半導體裝置的結構採用如下結構。
所揭示的發明的一個方式是一種半導體裝置，包括：具有通道形成區的半導體層；與通道形成區電連接的源極電極及汲極電極；與通道形成區重疊的閘極電極；以及通道形成區與閘極電極之間的閘極絕緣層，從平面方向來看，閘極絕緣層的側面的一部分和源極電極或汲極電極的側面的一部分實質對準。
在此，通道形成區有時包含氧化物半導體。另外，有時藉由相同製程(例如，使用相同蝕刻氣體的乾蝕刻製程等)可加工的材料用於閘極絕緣層和源極電極或汲極電極。另外，有時閘極絕緣層的側面是垂直於通道長度方向的側面。
此外，上述半導體裝置有時包括閘極絕緣層上的與源極電極或汲極電極重疊的電極，且從平面方向來看，電極側面的一部分、閘極絕緣層側面的一部分和源極電極或汲極電極側面的一部分實質對準。而且，從平面方向來看，有時包括通道形成區的半導體層側面的一部分和源極電極或汲極電極側面的另一部分實質對準。
所揭示的發明的另一個方式是一種半導體裝置，包括第一電晶體及第二電晶體，第一電晶體包括：第一通道形成區；第一通道形成區上的第一閘極絕緣層；第一閘極絕緣層上的與第一通道形成區重疊的第一閘極電極；夾著第一通道形成區的第一源極區及第一汲極區，第二電晶體包括：包括第二通道形成區的半導體層；與第二通道形成區電連接的第二源極電極及第二汲極電極；與第二通道形成區重疊的第二閘極電極；第二通道形成區與第二閘極電極之間的第二閘極絕緣層，其中第一通道形成區和第二通道形成區以不同的半導體材料為主要成分，從平面方向來看，第二閘極絕緣層的側面的一部分和第二源極電極或第二汲極電極的側面的一部分實質對準。
在此，第二通道形成區有時包括氧化物半導體。有時對於第二閘極絕緣層、第二源極電極及第二汲極電極使用在相同製程可以進行加工的材料。第二閘極絕緣層的側面有時垂直於通道長度方向。此外，所揭示的發明的一個方式有時包括第二閘極絕緣層上的與第二源極電極或第二汲極電極重疊的電極，其中，從平面方向來看，電極側面的一部分、閘極絕緣層側面的一部分和源極電極或汲極電極側面的一部分實質對準。
此外，在上述半導體裝置中，有時從平面方向來看，第一通道形成區側面的一部分、第一閘極絕緣層側面的一部分和第一閘極電極側面的一部分實質對準，並且有時從平面方向來看，包括第二通道形成區的半導體層側面的一部分和第二源極電極或第二汲極電極側面的另一部分實質對準。此外，有時第一通道形成區的側面是平行於第一電晶體的通道長度方向的側面。此外，有時包含第二通道形成區的半導體層的側面是平行於第二電晶體的通道長度方向的側面。
在上述半導體裝置中，有時第一閘極電極與第二源極電極或第二汲極電極電連接。另外，有時上述半導體裝置包括多個第一電晶體及第二電晶體，多個第一電晶體之一中的第一源極區或第一汲極區與相鄰的第一電晶體中的第一汲極區或第一源極區電連接。
另外，雖然有時在上述半導體裝置中使用氧化物半導體構成電晶體，但是所揭示的發明不侷限於此。也可以使用能夠實現與氧化物半導體同等的截止電流特性的材料，例如碳化矽等的寬頻隙材料(更明確而言，例如，能隙Eg大於3eV的半導體材料)等。
在本發明說明等中，“從平面方向來看，側面的一部分對準”是指從垂直於基板的表面(表面及背面中的任一者)來看，物件物的側面在一部區域中重疊的情況。另外，“實質對準”的表現不要求嚴格意義上的對準。例如，“實質對準”的表現包括使用同一掩模對多個層進行蝕刻而得到的形狀中的對準程度。另外，“通道長度方向”是指從源極區(或源極電極)向汲極區(或汲極電極)的方向或其相反的方向，並經過源極區與汲極區之間的間隔最小的路徑的方向。
另外，在本發明說明等中，“主要成分”是指含有率(原子百分比)最大的成分。根據此，例如，可以說所謂“矽晶片”的主要成分元素是矽。
另外，在本發明說明等中，“上”或“下”不侷限於構成要素的位置關係為“直接在xx之上”或“直接在xx之下”。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣層和閘極電極之間包含其他構成要素的情況。
另外，在本發明說明等中，“電極”或“佈線”不限定構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，“源極”和“汲極”的功能在使用極性不同的電晶體的情況或電路操作的電流方向變化的情況等下，有時互相調換。因此，在本發明說明中，“源極”和“汲極”可以互相調換。
另外，在本發明說明等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。這裡，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
在根據所揭示的發明的半導體裝置中，採用使電晶體的構成要素的側面(的一部分)對準的方式。由此，可以實現半導體裝置的高整合化。尤其是在使電晶體在三維上整合化的結構中，與由於該三維結構的高整合化互起作用，可以獲得更顯著的效果。
下面，使用圖式對所揭示的實施例的一個例子進行說明。但是，本發明不侷限於以下說明，所屬[發明所屬之技術領域]的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施例所記載的內容中。
另外，圖式等所示的每個結構的位置、大小、範圍等為了容易理解而有時不表示為實際上的位置、大小、範圍等。因此，所揭示的發明不一定侷限於圖式等所揭示的位置、大小、範圍等。
另外，本發明說明等中的“第一”、“第二”、“第三”等的序數詞是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
實施例1
在本實施例中，參照圖1A至圖7對根據所揭示的發明的一個方式的半導體裝置的結構及其製造方法進行說明。另外，圖1A至圖7是為了說明半導體裝置及其製造方法，取出相當於半導體裝置的一部分的部分而示出的圖，不是示出半導體裝置的所有結構的圖。
<半導體裝置的剖面結構及平面結構>
圖1A和圖1B是半導體裝置的結構的一個例子。圖1A是示出半導體裝置的一部分的平面圖，圖1B是圖1A中的沿著A1-A2的剖面圖。圖1A和圖1B所示的半導體裝置在下部具有使用第一半導體材料的電晶體160並在上部具有使用第二半導體材料的電晶體162及電容器164。
在此，第一半導體材料由以與第二半導體材料不同的材料為主要成分構成較佳。例如，可以將氧化物半導體以外的半導體材料(矽等)用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。使用單晶矽等的氧化物半導體以外的材料的電晶體容易進行高速操作。另一方面，使用氧化物半導體的電晶體由於其特性能夠長時間地保持電荷。另外，在本發明說明等中，“主要成分”是指含有率(原子百分比)最大的成分。根據此，例如，可以說所謂“矽晶片”的主要成分元素是矽。
另外，作為這種電晶體，既可以使用n通道型電晶體，又可以使用p通道型電晶體。
圖1B中的電晶體160包括：設置在包含半導體材料(例如，矽等)的基板101中的通道形成區132；以夾著通道形成區的方式設置的雜質區128及雜質區130；設置在通道形成區132上的閘極絕緣層111；以及設置在閘極絕緣層111上的閘極電極125。在此，雜質區128及雜質區130用作電晶體的源極區或汲極區。另外，雜質區128是以高濃度添加雜質元素的區域，並且它還用作佈線。注意，雖然有時在圖式中不明顯地具有源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。另外，此時，為了對電晶體的連接關係進行說明，有時將源極區或汲極區也稱為源極電極或汲極電極。換言之，在本發明說明中，“源極電極”會包括源極區，“汲極電極”會包括汲極區。
在此，當從平面方向看電晶體160時，設置在基板101上的通道形成區132、閘極絕緣層111及閘極電極125的側面的一部分實質對準(參照圖1A)。尤其是，設置在基板101的通道形成區132、閘極絕緣層111及閘極電極125的平行於通道長度方向的側面(例如，位於圖1A中的區域155的側面)實質對準。藉由使用這種平面佈局形成電晶體160，可以實現包括電晶體160的半導體裝置的高整合化。在此，“從平面方向來看，側面的一部分對準”是指從垂直於基板101的表面(表面及背面中的任一者)來看，物件物的側面在一部區域中重疊的情況。另外，“實質對準”的表現不要求嚴格意義上的對準。例如，“實質對準”的表現包括使用同一掩模對多個層進行蝕刻而得到的形狀中的對準程度。另外，“通道長度方向”是指從源極區向汲極區的方向或其相反的方向，並經過源極區與汲極區之間的間隔最小的路徑的方向。
另外，如圖3B所示那樣，在基板101中埋入有分離相鄰的電晶體160的元件分離絕緣層121，另外，如圖4C所示那樣，在電晶體160上以閘極電極125的上面露出的方式設置有絕緣層131。另外，為了實現高整合化，採用如圖1A和圖1B所示那樣電晶體160不具有側壁絕緣層的結構較佳。另一方面，在重視電晶體160的特性的情況下，也可以在閘極電極125的側面設置側壁絕緣層，並設置包括不同雜質濃度的區域的雜質區130等。
在此，絕緣層131具有平坦性優良的表面較佳，例如，絕緣層131的表面的均方根(RMS：Root Mean Square)粗糙度為1nm以下較佳。這是因為藉由絕緣層131的表面具有優良的平坦性，設置在其上的電晶體162的特性也提高的緣故。
圖1B中的電晶體162包括：形成在絕緣層131上的包括通道形成區的氧化物半導體層141；與氧化物半導體層141的一部分連接的源極電極143及汲極電極145；覆蓋氧化物半導體層141的閘極絕緣層147；以與氧化物半導體層141重疊的方式設置在閘極絕緣層147上的閘極電極149。在此，電晶體162的源極電極143(有時是汲極電極145)與電晶體160的閘極電極125電連接。當然，根據所揭示的發明的電晶體的連接關係不限於此。
在此，氧化物半導體層141藉由被充分地去除氫等的雜質，或者被供給充分的氧，而被高純度化較佳。明確地說，例如將氧化物半導體層141的氫濃度設定為5×1019atoms/cm3或以下，設定為5×1018atoms/cm3或以下較佳，設定為5×1017atoms/cm3或以下更佳。另外，上述氧化物半導體層141中的氫濃度是藉由二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectroscopy)來測量的。如此，在氫濃度被充分降低而被高純度化，並藉由被供給充分的氧來降低起因於氧缺乏的能隙中的缺陷能階的氧化物半導體層141中，起因於氫等的施主的載子密度為低於1×1012/cm3，為低於1×1011/cm3較佳，為低於1.45×1010/cm3更佳。另外，例如，室溫(25℃)下的截止電流(在此，單位通道寬度(1μm)的值)為100zA(1zA(仄普托安培：zeptoampere)是1×10-21A)或以下，為10zA或以下較佳。如此，藉由使用被i型化(本質化)或實質上被i型化的氧化物半導體，可以得到截止電流特性極為優良的電晶體162。
另外，絕緣層131的表面中的與氧化物半導體層141接觸的區域的均方根(RMS)粗糙度為1 nm或以下較佳。像這樣，藉由在均方根(RMS)粗糙度為1 nm或以下的極平坦的區域中設置電晶體162的通道形成區，即使在電晶體162微型化的情況下也可以防止短通道效應(short-channel effect)等的不良，來提供具有良好的特性的電晶體162。
在此，當從平面方向看電晶體162時，包括通道形成區的氧化物半導體層141、源極電極143(或汲極電極145)的側面的一部分實質對準。尤其是，如圖5C所示那樣，包括通道形成區的氧化物半導體層141、源極電極142(應對於源極電極143)(或汲極電極145)的平行於通道長度方向的側面(例如，位於圖1A中的區域157的側面)實質對準。
此外，與此相同，當從平面方向來看電晶體162時，閘極絕緣層147側面的一部分和源極電極143(或汲極電極145)側面的一部分實質對準。特別是，如圖7所示，閘極絕緣層147及源極電極143(或汲極電極145)的垂直於通道長度方向的側面(例如，位置於圖1A的區域159的側面)實質對準。
在此，“從平面方向來看，側面的一部分對準”是指從垂直於基板101的表面(表面及背面中的任一者)來看，物件物的側面在一部區域中重疊的情況。另外，“實質對準”的表現不要求嚴格意義上的對準。例如，“實質對準”的表現包括使用同一掩模對多個層進行蝕刻而得到的形狀中的對準程度。另外，“通道長度方向”是指從源極區向汲極區的方向或其相反的方向，並經過源極區與汲極區之間的間隔最小的路徑的方向。藉由使用這種平面佈局形成電晶體162，可以實現包括電晶體162的半導體裝置的高整合化。
圖1A和圖1B中的電容器164包括源極電極143、閘極絕緣層147、閘極絕緣層147上的電極151。就是說，源極電極143用作電容器164的一者的電極，電極151用作電容器164的另一者的電極。另一方面，在所揭示的發明的一個方式中，電容器164不是必需的結構，所以可以適當地省略電極151等。此外，較佳的是，當從平面方向來看電晶體162時，電極151側面的一部分、閘極絕緣層147側面的一部分和源極電極143(或汲極電極145)側面的一部分實質對準。如圖7所示，較佳的是，電極151、閘極絕緣層147及源極電極143(或汲極電極145)的垂直於通道長度方向的側面(例如，位置於圖1A的區域159的側面)實質對準。
如上該，藉由採用使電晶體的構成要素的側面(的一部分)對準的方式，可以實現高度整合化的半導體裝置。尤其是在使電晶體在三維上整合化的結構中，與由於該三維結構的高整合化互起作用，可以獲得更顯著的效果。另外，在圖1A和圖1B所示的半導體裝置中，在多個區域(區域155、區域157及區域159)中使電晶體的側面(的一部分)對準，但是即使只上述區域中的一個區域對準也可以獲得充分的效果。
另外，所揭示的發明的半導體裝置的結構不侷限於圖1A和1B所示的結構。所揭示的發明的一個方式的技術思想在於藉由採用使電晶體的構成要素的側面(的一部分)對準的方式，實現半導體裝置的高整合化，所以可以適當地改變電極的連接關係等的詳細內容。
<半導體裝置的製造方法>
接著，對上述半導體裝置的製造方法的一個例子進行說明。
首先，準備包含半導體材料的基板101(參照圖2A)。這裡，圖2A中的沿著A1-A2的剖面圖相當於圖1B所示的剖面。以下，圖2B至圖7也與此相同。作為包含半導體材料的基板101，可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板或SOI基板等。這裡，示出作為包含半導體材料的基板101使用單晶矽基板時的情況的一個例子。注意，一般來說，“SOI基板”是指在絕緣表面上設置有矽半導體層的基板，但是，在本發明說明等中，“SOI基板”還指在絕緣表面上設置有包括矽以外的材料的半導體層的基板。也就是說，“SOI基板”所具有的半導體層不侷限於矽半導體層。另外，SOI基板還包括在玻璃基板等的絕緣基板上隔著絕緣層設置有半導體層的基板。
作為包含半導體材料的基板101，使用矽等的單晶半導體基板較佳，因為這樣可以使半導體裝置的讀取工作高速化。
另外，為了控制電晶體的臨界值電壓，也可以對在後面成為電晶體160的通道形成區132的區域添加雜質元素。在此，添加賦予導電性的雜質元素以電晶體160的臨界值電壓為正值。當半導體材料為矽時，作為該賦予導電性的雜質，例如有硼、鋁、鎵等。
接著，在基板101上形成絕緣層103(參照圖2A)。絕緣層103是成為後面的閘極絕緣層111的層，例如可以藉由對包含半導體材料的基板101的表面進行熱處理(熱氧化處理或熱氮化處理等)而形成。也可以使用高密度電漿處理代替熱處理。例如，可以使用He、Ar、Kr、Xe等稀有氣體、氧、氧化氮、氨、氮、氫等的混合氣體進行高密度電漿處理。當然，也可以使用CVD法或濺射法等形成絕緣層。絕緣層103採用包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的單層結構或多層結構較佳。另外，至於絕緣層103的厚度，例如可以設定為1nm至100nm，為10nm至50nm以下較佳。
接著，在絕緣層103上形成包含導電材料的層105(參照圖2A)。包含導電材料的層105是成為後面的閘極電極125的層。包含導電材料的層105可以使用添加有磷、硼等的賦予一種導電型的雜質元素的如多晶矽等的半導體材料來形成。另外，包含導電材料的層105也可以使用鋁、銅、鈦、鉭、鎢等的金屬材料來形成。其形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法或旋塗法等各種成膜方法。
接著，在包含導電材料的層105上形成絕緣層107(參照圖2A)。絕緣層107是在後面的製程中對包含導電材料的層105進行蝕刻時成為絕緣層115的層，該絕緣層115保護包含導電材料的層105中的成為閘極電極125的部分。絕緣層107使用能夠得到與在後面的製程中形成的元件分離絕緣層121的蝕刻選擇比的材料來形成較佳，例如當作為元件分離絕緣層121使用氧化矽時，將氮化矽等用於絕緣層107較佳。
然後，在絕緣層107上形成抗蝕劑掩模109(參照圖2A)。
接著，使用抗蝕劑掩模109對絕緣層107、包含導電材料的層105、絕緣層103及基板101的一部分選擇性地進行蝕刻，來去除不被抗蝕劑掩模109覆蓋的區域。由此，形成閘極絕緣層111、包含導電材料的層113及絕緣層115(參照圖2B)。另外，由此，從平面方向來看，後面成為通道形成區132的區域(藉由上述蝕刻來形成的基板101的凸狀的區域)的側面的一部分、閘極絕緣層111的側面的一部分和後面成為閘極電極的包含導電材料的層113的側面的一部分實質對準。另外，上述實質對準的側面(例如，後面成為通道形成區132的區域的側面)是平行於通道長度方向的側面。在此，“從平面方向來看，側面的一部分對準”是指從垂直於基板101表面的方向來看，物件物的側面在一部區域中重疊的情況。另外，“實質對準”的表現不要求嚴格意義上的對準。例如，“實質對準”的表現包括如上述那樣的使用同一掩模對多個層進行蝕刻而得到的形狀中的對準程度。另外，“通道長度方向”是指從源極區向汲極區的方向或其相反的方向，並經過源極區與汲極區之間的間隔最小的路徑的方向。
如上述那樣，藉由使用抗蝕劑掩模109對絕緣層107、包含導電材料的層105、絕緣層103及基板101的一部分同時進行蝕刻，可以消除當對各構成要素分別進行蝕刻時有可能產生的起因於掩模對準的形狀不均勻。由此，不需要使掩模的對準有餘量，可以充分地提高整合度。
另外，在進行上述蝕刻之後，去除抗蝕劑掩模109。該蝕刻使用乾蝕刻較佳，但是也可以使用濕蝕刻。可以根據被蝕刻材料適當地選擇蝕刻氣體或蝕刻液。另外，作為包含導電材料的層105、絕緣層103及基板101，使用在該蝕刻製程中藉由改變條件而可連續地加工的材料較佳，例如，使用在乾蝕刻製程中藉由改變氣體的切換等的蝕刻條件而可連續地加工的材料較佳。特別佳的是，將藉由相同製程(例如，使用相同蝕刻氣體的乾蝕刻製程等)可加工的材料用於包含導電材料的層105、絕緣層103及基板101。
接著，以覆蓋基板101、閘極絕緣層111、包含導電材料的層113及絕緣層115的方式形成絕緣層117(參照圖2C)。雖然對於絕緣層117的形成方法沒有特別的限制，但是可以使用使基板101、閘極絕緣層111、包含導電材料的層113及絕緣層115熱氧化而得到的熱氧化膜來形成。像這樣，在利用熱氧化形成絕緣層117的情況下，例如可以利用CVD形成高溫氧化膜。另外，當使用添加有雜質元素的多晶矽等的半導體材料形成包含導電材料的層113時，進行熱氧化來形成熱氧化膜較佳。此時，也可以在形成熱氧化膜的前後進行加熱處理。藉由進行這種熱氧化或加熱處理，也可以修復當上述蝕刻時受到損傷的基板101、閘極絕緣層111、包含導電材料的層113及絕緣層115的一部分。
接著，以覆蓋基板101、閘極絕緣層111、包含導電材料的層113、絕緣層115及絕緣層117的方式形成絕緣層119(參照圖3A)。絕緣層119是後面成為元件分離絕緣層121的層，使用氧化矽、氮化矽、氧氮化矽、氮氧化矽等來形成。
接著，藉由以至少使絕緣層115的一部分露出的方式加工絕緣層119而形成元件分離絕緣層121，之後去除絕緣層115，來使包含導電材料的層113露出(參照圖3B)。作為絕緣層119的加工方法，有CMP(化學機械拋光)處理等的拋光處理或蝕刻處理等，也可以使用其中任一個。另外，在此示出以使元件分離絕緣層121的上面位於比包含導電材料的層113的上面低的位置的方式去除絕緣層119的一部分的例子。此時，有時形成在元件分離絕緣層121的上部的絕緣層117也同時被去除。
接著，在元件分離絕緣層121和包含導電材料的層113上絕緣層及形成抗蝕劑掩模123，對該絕緣層選擇性地進行蝕刻，來形成掩模124。此外，對包含導電材料的層113選擇性地進行蝕刻來形成閘極電極125(參照圖3C)。可以使用包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁等的無機絕緣材料形成上述絕緣層。另外，當進行上述蝕刻時，有時絕緣層117的一部分一起被去除。
接著，將藉由上述蝕刻來形成的閘極電極125、抗蝕劑掩模123及掩模124等用作掩模，對區域127照射磷(P)或砷(As)等的雜質元素，在基板101中形成通道形成區132及添加有雜質元素的雜質區130(參照圖1A、圖1B和圖3C)。在進行該製程之後，去除抗蝕劑掩模123。另外，這裡為了形成n型電晶體添加了磷或砷，但是當形成p型電晶體時，添加硼(B)或鋁(Al)等的雜質元素即可。雖然可以適當地設定所添加的雜質的濃度，但是當半導體裝置被高度微型化時，將其濃度設定為高較佳。另外，在添加雜質元素之後，進行加熱處理來進行雜質元素的活化並改善由雜質元素的添加而產生的缺陷等較佳。
另外，也可以在閘極電極125的通道長度方向的側面上形成側壁絕緣層形成添加有不同濃度的雜質元素的雜質區。
另外，也可以以覆蓋閘極電極125、雜質區130等的方式形成金屬層，藉由熱處理使該金屬層與半導體材料起反應，來形成金屬化合物區。該金屬層可以使用真空蒸鍍法、濺射法或旋塗法等的各種成膜方法形成。使用與構成基板101的半導體材料起反應而成為低電阻的金屬化合物的金屬材料形成金屬層較佳。作為上述金屬材料，例如有鈦、鉭、鎢、鎳、鈷、鉑等。另外，當形成這種金屬化合物區時，必須預先去除閘極絕緣層111的一部分。
作為上述熱處理，例如可以使用利用閃光燈的照射的熱處理。當然，也可以使用其他熱處理方法，但是為了提高形成金屬化合物時的化學反應的控制性，使用可以在極短的時間內進行熱處理的方法較佳。另外，上述金屬化合物區藉由金屬材料與半導體材料之間的反應形成並該金屬化合物區的導電性充分得到提高。藉由形成該金屬化合物區，可以充分降低電阻，並可以提高元件特性。另外，在形成金屬化合物區之後，去除金屬層。
藉由上述製程，形成使用包含半導體材料的基板101的電晶體160(參照圖3C)。
接著，以覆蓋在上述製程中形成的各結構的方式形成其端部與掩模124重疊的抗蝕劑掩模126。而且，使用該抗蝕劑掩模126及掩模124蝕刻閘極絕緣層111、絕緣層117及元件分離絕緣層121，並選擇性地去除其一部分(參照圖4A)。此時，根據用於掩模124的材料，有時掩模124的一部分被選擇性地去除(參照圖4A)。
然後，將上述掩模124及抗蝕劑掩模126等用作掩模，對半導體基板101露出的區域以高濃度添加與添加到上述雜質區130中的雜質元素相同的雜質元素，來形成雜質區128(參照圖1A和1B、圖4A)。因為雜質區128是添加有高濃度的雜質元素的區域，所以可以將它用作佈線。另外，在該製程之後，去除掩模124及抗蝕劑掩模126。
接著，以覆蓋藉由上述製程形成的各結構的方式形成絕緣層129(參照圖4B)。絕緣層129可以使用包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁等的無機絕緣材料的材料形成。尤其是將低介電常數(low-k)材料用於絕緣層129較佳，因為這樣可以充分地降低起因於各種電極或佈線的重疊的電容。另外，也可以將使用上述材料的多孔絕緣層用於絕緣層129。因為多孔絕緣層的介電常數比密度高的絕緣層較低，所以可以進一步降低起因於電極或佈線的電容。此外，也可以使用聚醯亞胺、丙烯酸樹脂等的有機絕緣材料形成絕緣層129。絕緣層129既可以採用單層結構又可以採用兩層以上的疊層結構，例如，可以採用從下層按順序層疊氧氮化矽層、氮氧化矽層、氧化矽層的三層結構。
然後，作為形成電晶體162及電容器164之前的處理對絕緣層129進行CMP處理，來形成使閘極電極125的上面露出的絕緣層131(參照圖4C)。作為使閘極電極125的上面露出的處理，除了CMP處理之外還可以使用蝕刻處理等。另外，為了提高電晶體162的特性，使絕緣層131的表面盡可能為平坦較佳，從這觀點來看使用CMP處理較佳。當使用CMP處理，例如可以將絕緣層131的表面的均方根(RMS)粗糙度設為1 nm或以下。
另外，也可以在上述各製程之前或之後還包括形成電極、佈線、半導體層或絕緣層等的製程。例如，作為佈線的結構，也可以採用由絕緣層及導電層的疊層結構構成的多層佈線結構來實現高整合化的半導體裝置。
接著，在絕緣層131、閘極電極125等上形成氧化物半導體層133(參照圖5A)。氧化物半導體層133在後面加工為電晶體162的構成要素的氧化物半導體層141。另外，可以在絕緣層131上設置用作基底的絕緣層。該絕緣層可以利用PVD法或CVD法等來形成。此時，在用作基底的絕緣層中形成開口，使閘極電極125的上面露出較佳。
作為用於氧化物半導體層133的材料，例如有含有銦的氧化物半導體材料、含有銦及鎵的氧化物半導體材料等。此外，作為用於氧化物半導體層133的材料，有：四元金屬氧化物的In-Sn-Ga-Zn-O基的材料；三元金屬氧化物的In-Ga-Zn-O基的材料、In-Sn-Zn-O基的材料、In-Al-Zn-O基的材料、Sn-Ga-Zn-O基的材料、Al-Ga-Zn-O基的材料、Sn-Al-Zn-O基的材料；二元金屬氧化物的In-Zn-O基的材料、Sn-Zn-O基的材料、Al-Zn-O基的材料、Zn-Mg-O基的材料、Sn-Mg-O基的材料、In-Mg-O基的材料、In-Ga-O基的材料；以及單元金屬氧化物的In-O基的材料、Sn-O基的材料、Zn-O基的材料等。另外，也可以使上述材料包含SiO2。在此，例如In-Ga-Zn-O基材料是指具有銦(In)、鎵(Ga)、鋅(Zn)的氧化物半導體膜，對其組成比沒有限制。此外，也可以包含In、Ga、Zn以外的元素。
尤其是，In-Ga-Zn-O基氧化物半導體材料，由於在無電場時的電阻充分高而能夠充分地降低截止電流且電場效應遷移率也高，所以作為用於半導體裝置的半導體材料十分合適。
作為In-Ga-Zn-O基氧化物半導體材料的典型例，有表示為InGa3(ZnO)m(m>0)的氧化物半導體。此外，還有使用M代替Ga的表示為InMO3(ZnO)m(m>0)的氧化物半導體材料。在此，M表示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)及鈷(Co)等中的一種金屬元素或多種金屬元素。例如，作為M，可以應用Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co等。另外，上述組成是根據結晶結構而導出的，僅表示一個例子。
作為用於以濺射法形成氧化物半導體層133的靶材，使用由In:Ga:Zn=1:x:y(x為0以上，y為0.5以上且5以下)的組成比表示的靶材較佳。例如，可以使用其組成比為In:Ga:Zn=1:1:1[原子比](x=1，y=1)(就是說，In2O3:Ga2O3:ZnO=1:1:2[莫耳數比])的靶材等。另外，還可以使用其組成比為In：Ga：Zn=1：1：0.5(原子比](x=1，y=0.5)、(即，In2O3：Ga2O3：ZnO=1：1：1[莫耳數比])的靶材、其組成比為In：Ga：Zn=1：1：2[atom比](x=1，y=2)、(即，In2O3：Ga2O3：ZnO=1：1：4[莫耳數比])的靶材或其組成比為In：Ga：Zn=1：0：1[atom比](x=0，y=1)、(即，In2O3：Ga2O3：ZnO=1：0：2[莫耳數比])的靶材。
此外，當作為氧化物半導體使用In-Zn-O基材料時，將所使用的靶材的組成比設定為使原子數比為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)，為In：Zn=20：1至1：1(換算為莫耳數比則為In2O3：ZnO=10：1至1：2)較佳，為In：Zn=15：1至1.5：1(換算為莫耳數比則為In2O3：ZnO=15：2至3：4)更佳。例如，作為用於形成In-Zn-O基氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y的關係。
在本實施例中，利用使用In-Ga-Zn-O基的金屬氧化物靶材的濺射法形成非晶結構的氧化物半導體層133。此外，其厚度為1 nm至50 nm，為2 nm至20 nm以下較佳，為3nm至15nm更佳。
將金屬氧化物靶材中的金屬氧化物的相對密度設定為80%或以上，設定為95%或以上較佳，設定為99.9%或以上更佳。藉由使用相對密度高的金屬氧化物靶材，可以形成具有緻密結構的氧化物半導體層。
氧化物半導體層133的形成氛圍為稀有氣體(典型為氬)氛圍、氧氛圍或稀有氣體(典型為氬)和氧的混合氛圍較佳。明確地說，例如，使用氫、水、羥基或氫化物等的雜質的濃度降低到1ppm或以下(10ppb或以下的濃度較佳)的高純度氣體氛圍較佳。
當形成氧化物半導體層133時，例如，將被處理物放入保持為減壓狀態的處理室內，並對被處理物進行加熱以使被處理物溫度達到高於或等於100℃且低於550℃，為高於或等於200℃且低於或等於400℃較佳。或者，也可以將形成氧化物半導體層133時的被處理物的溫度設定為室溫(25℃±10℃)。然後，邊去除處理室內的水分邊引入去除了氫或水等的濺射氣體，並使用上述靶材形成氧化物半導體層133。藉由邊加熱被處理物邊形成氧化物半導體層133，可以減少氧化物半導體層133中含有的雜質。另外，可以減輕因濺射而帶來的損傷。使用吸附式真空泵以去除殘留在處理室內的水分較佳。例如，可以使用低溫泵、離子泵、鈦昇華泵等。另外，還可以使用裝備有冷阱的渦輪泵。由於藉由使用低溫泵等進行排氣，可以將氫或水等從處理室中去除，由此可以降低氧化物半導體層中的雜質濃度。
作為氧化物半導體層133的形成條件，例如可以採用以下條件：被處理物與靶材之間的距離為170 mm，壓力為0.4Pa，直流(DC)電力為0.5 kW、氛圍為氧(氧100%)氛圍或氬(氬100%)氛圍或氧和氬的混合氛圍。另外，當利用脈衝直流(DC)電源時，可以減少塵屑(成膜時形成的粉狀物質等)且膜厚分佈也變得均勻，所以是較佳的。氧化物半導體層133的適宜厚度由於根據使用的氧化物半導體材料及半導體裝置的用途等而不同，所以可以根據使用的材料及用途等選擇其厚度。注意，因為藉由如上所述那樣地形成絕緣層131，可以充分地使氧化物半導體層133的相當於通道形成區的部分的形成表面平坦化，所以即使氧化物半導體層的厚度薄，也可以合適地形成。另外，也可以使氧化物半導體層133的相當於通道形成區的部分為平坦，所以與該部分不平坦的情況相比，可以降低漏電流。
另外，也可以在利用濺射法形成氧化物半導體層133之前，進行藉由引入氬氣體來產生電漿的反濺射來去除形成表面(例如絕緣層131的表面)上的附著物。這裡，反濺射是指以下一種方法：通常的濺射是使離子碰撞濺射靶材，而反濺射與其相反，藉由使離子碰撞處理表面來改變表面的性質。作為使離子碰撞處理表面的方法，可以舉出在氬氛圍下對處理表面一側施加高頻電壓以在被處理物附近產生電漿的方法等。另外，也可以使用氮、氦、氧等氛圍代替氬氛圍。
在形成氧化物半導體層133之後，對氧化物半導體層133進行熱處理(第一熱處理)較佳。藉由該第一熱處理，可以去除氧化物半導體層133中的過量的氫(包括水及羥基)而改善氧化物半導體層133的結構，從而可以降低能隙中的缺陷能階。例如，可以將第一熱處理的溫度設定為高於或等於300℃且低於550℃，為高於或等於400℃且低於或等於500℃較佳。
作為熱處理，例如，可以將被處理物放入使用電阻發熱體等的電爐中，並在氮氛圍下以450℃加熱1個小時。在此期間，不使氧化物半導體層接觸大氣以防止水或氫的混入。
熱處理裝置不限於電爐，還可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置、GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)輻射來加熱被處理物的裝置。GRTA裝置是使用高溫氣體進行熱處理的裝置。作為氣體，使用如氬等的稀有氣體或氮等的即使進行熱處理也不與被處理物產生反應的惰性氣體。
例如，作為第一熱處理，可以採用GRTA處理，即：將被處理物放入被加熱的惰性氣體氛圍中，在進行幾分鐘的加熱之後，再將被處理物從該惰性氣體氛圍中取出。藉由利用GRTA處理可以在短時間內進行高溫熱處理。另外，即使溫度條件超過被處理物的耐熱溫度，也可以適用該方法。另外，在處理中，還可以將惰性氣體換為含有氧的氣體。這是由於以下緣故：藉由在含有氧的氛圍中進行第一熱處理，可以降低因氧缺損而引起的能隙中的缺陷能階。
另外，作為惰性氣體氛圍，採用以氮或稀有氣體(氦、氖、氬等)為主要成分且不含有水、氫等的氛圍較佳。例如，引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度為6N(99.9999%)或以上較佳，為7N(99.99999%)以上更佳(即，雜質濃度為1ppm或以下，為0.1ppm或以下較佳)。
另外，上述熱處理(第一熱處理)具有去除氫或水等的作用，所以也將該熱處理稱為脫水化處理或脫氫化處理等。也可以在形成後面形成的氧化物半導體層135之後、形成氧化物半導體層141之後、形成閘極絕緣層147之後或形成閘極電極149之後等進行該脫水化處理或脫氫化處理。另外，該脫水化處理、脫氫化處理不限於進行一次，而可以進行多次。
接著，對氧化物半導體層133選擇性地進行蝕刻來形成氧化物半導體層135(參照圖5B)。藉由該蝕刻，決定氧化物半導體層141的通道長度方向上的長度。作為氧化物半導體層133的蝕刻，從元件的微型化的觀點而言，使用乾蝕刻較佳，但是也可以使用濕蝕刻。可以根據被蝕刻的材料適當地選擇蝕刻氣體或蝕刻液。
而且，以覆蓋閘極電極125、絕緣層131及氧化物半導體層135的方式形成導電層，對該導電層選擇性地進行蝕刻，形成導電層137及導電層139(參照圖5B)。導電層137及導電層139後面加工為源極電極143及汲極電極145。另外，在形成導電層之前，也可以在氧化物半導體層135上形成用來在導電層的蝕刻製程中防止氧化物半導體層135受到損傷的保護絕緣層。
該導電層可以藉由如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或組合多種的材料。
該導電層既可以採用單層結構又可以採用兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦膜的單層結構時，有易於將源極電極143及汲極電極145加工為錐形形狀的優點。
另外，該導電層還可以使用具有導電性的金屬氧化物來形成。作為具有導電性的金屬氧化物可以採用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫合金(In2O3-SnO2，有時簡稱為ITO)、氧化銦氧化鋅合金(In2O3-ZnO)、使這些金屬氧化物材料中含有矽或氧化矽的金屬氧化物等。
另外，作為該導電層的蝕刻，可以使用乾蝕刻和濕蝕刻中的任一種，但是為了實現微型化，使用具有良好的控制性的乾蝕刻較佳。另外，也可以以使形成的源極電極143及汲極電極145成為錐形形狀的方式對導電層進行蝕刻。錐形角例如可以為30°以上且60°以下。
電晶體162的通道長度(L)由導電層137與導電層139(源極電極143與汲極電極145)的下端部之間的間隔決定。另外，在形成通道長度(L)短於25nm的電晶體的情況下，當進行用來形成掩模的曝光時，使用短波長即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)較佳。利用超紫外線的曝光的解析度高且聚焦深度大。因此，也可以使後面形成的電晶體的通道長度(L)充分縮小，從而可以提高電路的操作速度。
接著，對氧化物半導體層135、導電層137及導電層139選擇性地進行蝕刻，來形成氧化物半導體層141、源極電極142(在後面的製程中加工為源極電極143)及汲極電極145(參照圖5C)。藉由該蝕刻，從平面方向來看，氧化物半導體層141的側面的一部分與源極電極142的側面的一部分(或汲極電極145的側面的一部分)實質對準。另外，上述實質對準的側面(例如，氧化物半導體層141的側面)是平行於通道長度方向的側面。在此，“從平面方向來看，側面的一部分對準”是指從垂直於基板101表面的方向來看，物件物的側面在一部區域中重疊的情況。另外，“實質對準”的表現不要求嚴格意義上的對準。例如，“實質對準”的表現包括如上述那樣的使用同一掩模對多個層進行蝕刻而得到的形狀中的對準程度。另外，“通道長度方向”是指從源極電極142向汲極電極145的方向或其相反的方向，並經過源極電極142與汲極電極145之間的間隔最小的路徑的方向。
如上述那樣，藉由對氧化物半導體層135、導電層137及導電層139同時進行蝕刻，可以消除當對各構成要素分別進行蝕刻時有可能產生的起因於掩模的對準的形狀不均勻。由此，不需要使掩模的對準有餘量，可以充分地提高整合度。
另外，作為氧化物半導體層135、導電層137及導電層139的蝕刻，從元件的微型化的觀點而言使用乾蝕刻較佳，但是也可以使用濕蝕刻。可以根據被蝕刻材料適當地選擇蝕刻氣體或蝕刻液。另外，將藉由相同製程(例如，使用相同蝕刻氣體的乾蝕刻製程等)可加工的材料用於氧化物半導體層135、導電層137及導電層139較佳。
接著，以覆蓋氧化物半導體層141的方式形成閘極絕緣層146(在後面的製程中加工為絕緣層147)(參照圖6A)。閘極絕緣層146可以利用CVD法或濺射法等形成。另外，閘極絕緣層146以含有氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、氧化鎵、矽酸鉿(HfSixOy(x>0、y>0))、鋁酸鉿(HfAlxOy(x>0、y>0))、添加有氮的矽酸鉿、添加有氮的鋁酸鉿等的方式形成較佳。閘極絕緣層146既可以採用單層結構，又可以採用疊層結構。另外，雖然對其厚度沒有特別的限定，但是當對半導體裝置進行微型化時，為了確保電晶體的操作將其形成得較薄較佳。注意，閘極絕緣層146不僅用作電晶體162的閘極絕緣層，而且還用作電容器164的電介質。
另外，當將閘極絕緣層形成得較薄時，發生因穿隧效應等引起閘極漏電流的問題。為了解決閘極漏電流的問題，可以使用如氧化鉿、氧化鉭、氧化釔、矽酸鉿、添加有氮的矽酸鉿、添加有氮的鋁酸鉿等的高介電常數(high-k)材料作為閘極絕緣層146。藉由將high-k材料用於閘極絕緣層146，不但可以確保電特性，而且可以將膜厚度設定得厚，以抑制閘極漏電流。例如，與氧化矽的相對介電常數的3至4相比，氧化鉿的相對介電常數為15左右，即氧化鉿具有極大的相對介電常數，因此可以在確保電特性的同時，使閘極絕緣層充分厚。另外，還可以採用層疊含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽或氧化鋁等的膜的疊層結構。
在形成閘極絕緣層146之後，在惰性氣體氛圍下或氧氛圍下進行第二熱處理較佳。熱處理的溫度為200℃至450℃，為250℃至350℃較佳。例如，可以在氮氛圍下以250℃進行1個小時的熱處理。藉由進行第二熱處理，可以降低電晶體的電特性的不均勻性。另外，當閘極絕緣層146含有氧時，可以向氧化物半導體層141供給氧，填補氧化物半導體層141的氧缺陷。
另外，在本實施例中，雖然在形成閘極絕緣層146之後進行第二熱處理，但是第二熱處理的時序不侷限於此。例如，也可以在形成閘極電極之後進行第二熱處理。
如上所述那樣，藉由使用第一熱處理和第二熱處理，減少氧化物半導體層141中的雜質而填補氧缺陷，可以實現氧化物半導體層141的高純度化，以使其儘量不包含其主要成分以外的雜質。
另外，也可以使用氧電漿處理代替第二熱處理，或者與第二熱處理一起採用氧電漿處理。藉由氧電漿處理也可以將氧供給到氧化物半導體層141中，並可以填補氧化物半導體層141的氧缺損。
接著，在閘極絕緣層146上形成閘極電極149及電極151(參照圖6B)。另外，也可以在閘極電極149或電極151的通道長度方向上的側面形成側壁絕緣層。像這樣，藉由形成側壁絕緣層，例如可以保護成為電容器164的上部電極的電極151的側面，並抑制電容器164的上部電極和下部電極之間的漏泄電流。
藉由在閘極絕緣層146上形成導電層之後，對該導電層進行選擇性的蝕刻，來可以形成閘極電極149及電極151。成為閘極電極149及電極151的導電層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。其詳細內容與形成源極電極143或汲極電極145等的情況相同而可以參照有關內容。
接著，以覆蓋在上述製程中形成的各結構的方式形成其端部與電極151重疊的抗蝕劑掩模152。而且，使用該抗蝕劑掩模152及電極151蝕刻閘極絕緣層146及源極電極142(有時是汲極電極145)，並選擇性地去除其一部分來形成閘極絕緣層147及源極電極143(參照圖6C)。藉由該蝕刻，從平面方向來看，閘極絕緣層147側面的一部分和源極電極143側面的一部分(或汲極電極145側面的一部分)實質對準。再者，較佳的是，從平面方向來看，閘極絕緣層147側面的一部分、源極電極143側面的一部分(或汲極電極145側面的一部分)和電極151的側面的一部分實質對準。此外，上述實質對準的側面(例如，氧化物半導體層135的側面)垂直於通道長度方向。在此，“從平面方向來看，側面的一部分對準”是指從垂直於基板101的表面來看，物件物的側面在一部區域中重疊的情況。另外，“實質對準”的表現不要求嚴格意義上的對準。例如，“實質對準”的表現包括如上所述的使用同一掩模對多個層進行蝕刻而得到的形狀中的對準程度。另外，“通道長度方向”是指從源極電極143向汲極電極145的方向或其相反的方向，並經過源極電極143與汲極電極145之間的間隔最小的路徑的方向。
由於藉由上述蝕刻製程，可以以最小的加工尺寸截斷電晶體162的源極電極143(或汲極電極145)，因此可以充分地提高半導體裝置的整合度。
注意，從元件的微細化的角度來看，作為閘極絕緣層147及源極電極143(或汲極電極145)的蝕刻採用乾蝕刻較佳，但是也可以採用濕蝕刻。根據被蝕刻材料，可以適當地選擇蝕刻氣體及蝕刻液。此外，作為閘極絕緣層147及源極電極143(或汲極電極145)，使用藉由在該蝕刻製程中改變條件可以連續地進行加工的材料較佳，例如使用藉由在乾蝕刻製程中改變條件諸如氣體的切換等可以連續地進行加工的材料較佳。特別佳的是，作為閘極絕緣層147及源極電極143(或汲極電極145)使用在相同製程(例如，使用相同的蝕刻氣體的乾蝕刻製程等)中可以進行加工的材料。
藉由上述製程，完成使用氧化物半導體層141的電晶體162和由源極電極143、電極151及閘極絕緣層147構成的電容器164(參照圖1A和圖1B及圖7)。另外，上述電晶體162包括i型(本徵半導體)或無限接近於i型的氧化物半導體層141，從而具有極為優異的特性。
這裡，在上述製程中製造的電晶體162具有截止電流被充分地降低的特徵。
在上述製程之後，可以以覆蓋閘極絕緣層147、閘極電極149及電極151的方式形成絕緣層。該絕緣層可以利用PVD法或CVD法等形成。另外，該絕緣層還可以使用含有氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁等的無機絕緣材料的材料以單層或疊層的方式形成。
另外，作為該絕緣層，使用介電常數低的材料或介電常數低的結構(多孔結構等)較佳。這是因為藉由使該絕緣層的介電常數低，可以降低產生在佈線、電極等之間的電容，從而實現操作的高速化的緣故。
另外，將該絕緣層的表面形成得較為平坦較佳。這是由於：藉由使絕緣層的表面形成得較為平坦，當進行半導體裝置的微型化等時，也可以合適地在絕緣層上形成電極或佈線等。另外，可以利用CMP(化學機械拋光)等方法進行該絕緣層的平坦化。
另外，也可以在上述製程之後形成各種佈線或電極等。可以使用所謂的鑲嵌法、雙鑲嵌法等的方法形成佈線或電極。
如上所述，可以製造具有圖1A和圖1B所示的結構的半導體裝置。
如本實施例所示，藉由採用使電晶體的構成要素的側面(的一部分)對準的方式，可以實現高度整合化的半導體裝置。尤其是在使電晶體在三維上整合化的結構中，與由於該三維結構的高整合化互起作用，可以獲得更顯著的效果。
以上，本實施例所示的結構、方法等可以與其他實施例所示的結構和方法等適當地組合而使用。
實施例2
在本實施例中，參照圖8A至圖12對根據所揭示的發明的一個方式的半導體裝置的應用例子進行說明。這裡，說明記憶體裝置的一個例子。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號。
<基本電路>
首先，參照圖8A-1至圖8B對基本電路結構及其操作進行說明。在圖8A-1所示的半導體裝置中，第一佈線(1st Line)與電晶體160的源極電極(或汲極電極)電連接，第二佈線(2nd Line)與電晶體160的汲極電極(或源極電極)電連接。另外，第三佈線(3rd Line)與電晶體162的源極電極(或汲極電極)電連接，第四佈線(4th Line)與電晶體162的閘極電極電連接。再者，電晶體160的閘極電極和電晶體162的汲極電極(或源極電極)與電容器164的電極的一者電連接，第五佈線(5th Line)與電容器164的電極的另一者電連接。
在此，可以將上述實施例所示的使用氧化物半導體的電晶體162用於電晶體162。使用氧化物半導體的電晶體具有截止電流極為小的特徵。因此，藉由使電晶體162成為截止狀態，可以極長時間地保持電晶體160的閘極電極的電位。再者，藉由具有電容器164，容易保持施加到電晶體160的閘極電極的電荷，另外，也容易讀取所保持的資料。
另外，對電晶體160沒有特別的限制，但是使用上述實施例所示的電晶體160較佳。另外，從提高資料的讀取速度的觀點來看，例如，使用利用單晶矽的電晶體等的開關速度快的電晶體較佳。
另外，如圖8B所示那樣，也可以採用不設置電容器164的結構。
在圖8A-1所示的半導體裝置中，藉由有效地利用能夠保持電晶體160的閘極電極的電位的特徵，可以如下所示那樣進行資料的寫入、保持以及讀取。
首先，對資料的寫入和保持進行說明。首先，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，對電晶體160的閘極電極和電容器164施加第三佈線的電位。也就是說，對電晶體160的閘極電極施加規定的電荷(寫入)。在此，將施加兩個不同的電位的電荷(以下將施加低電位的電荷稱為電荷QL,將施加高電位的電荷稱為電荷QH)的任一者施加到電晶體160的閘極電極。另外，也可以使用施加三個或三個以上的不同的電位的電荷，來提高儲存容量。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，而保持對電晶體160的閘極電極施加的電荷(保持)。
因為電晶體162的截止電流極為小，所以電晶體160的閘極電極的電荷被長時間地保持。
接著，對資料的讀取進行說明。當在對第一佈線施加規定的電位(定電位)的狀態下，對第五佈線施加適當的電位(讀取電位)時，根據保持在電晶體160的閘極電極中的電荷量，第二佈線具有不同的電位。這是因為一般而言，在電晶體160為n通道型的情況下，對電晶體160的閘極電極施加QH時的外觀上的臨界值Vth_H低於對電晶體160的閘極電極施加QL時的外觀上的臨界值Vth_L的緣故。在此，外觀上的臨界值是指為了使電晶體160成為“導通狀態”所需要的第五佈線的電位。從而，藉由將第五佈線的電位設定為Vth_H和Vth_L的中間電位V0，可以辨別對電晶體160的閘極電極施加的電荷。例如，在寫入中，在對電晶體160的閘極電極施加QH的情況下，當第五佈線的電位成為V0(>Vth_H)時，電晶體160成為“導通狀態”。在對電晶體160的閘極電極施加QL的情況下，即使第五佈線的電位成為V0(<Vth_L)，電晶體160還維持“截止狀態”。因此，藉由確認第二佈線的電位可以讀取所保持的資料。
另外，當將記憶體單元配置為陣列狀而使用時，需要可以唯讀取所希望的記憶體單元的資料。像這樣，當讀取規定的記憶體單元的資料，且不讀取除此以外的記憶體單元的資料時，對讀取的物件之外的記憶體單元的第五佈線施加不管閘極電極的狀態如何都使電晶體160成為“截止狀態”的電位，也就是小於Vth_H的電位，即可。或者，將不管閘極電極的狀態如何都使電晶體160成為“導通狀態”的電位，也就是大於Vth_L的電位施加到第五佈線即可。
接著，對資料的改寫進行說明。資料的改寫與上述資料的寫入和保持同樣進行。也就是說，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，而使電晶體162成為導通狀態。由此，對電晶體160的閘極電極和電容器164施加第三佈線的電位(有關新的資料的電位)。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，而使電晶體160的閘極電極成為施加有有關新的資料的電荷的狀態。
像這樣，根據所揭示的發明的半導體裝置藉由再次進行資料的寫入，可以直接改寫資料。因此，不需要快閃記憶體等所需要的使用高電壓的從浮動閘極抽出電荷的處理，可以抑制起因於抹除操作的操作速度的降低。換言之，可以實現半導體裝置的高速操作。
另外，藉由將電晶體162的汲極電極(或源極電極)與電晶體160的閘極電極電連接，該汲極電極(或源極電極)具有與用作非揮發性記憶體裝置的浮動閘型電晶體的浮動閘相同的作用。以下，有時將電晶體162的汲極電極(或源極電極)與電晶體160的閘極電極電連接的部分稱為節點FG。當電晶體162處於截止狀態時，可以認為該節點FG被埋設在絕緣體中，在節點FG中保持有電荷。因為使用氧化物半導體的電晶體162的截止電流為使用矽半導體而形成的電晶體的截止電流的十萬分之一以下，所以可以不考慮由於電晶體162的漏泄的儲存在節點FG中的電荷的消失。也就是說，藉由使用氧化物半導體的電晶體162，可以實現即使沒有電力供給也能夠保持資料的非揮發性記憶體裝置。
例如，當室溫(25℃)下的電晶體162的截止電流為10zA(1zA(仄普托安培)是1×10-21A)或以下，並且電容器164的電容值為約10fF時，至少可以保持資料104秒或以上。另外，當然該保持時間根據電晶體特性或電容值而變動。
另外，在所揭示的發明的半導體裝置中，不存在在現有的浮動閘型電晶體中被指出的閘極絕緣膜(穿隧絕緣膜)的劣化的問題。也就是說，可以解決以往被視為問題的將電子注入到浮動閘極時的閘極絕緣膜的劣化問題。這意味著在原理上不存在寫入次數的限制。另外，也不需要在現有的浮動閘型電晶體中當寫入或抹除數據時所需要的高電壓。
構成圖8A-1所示的半導體裝置的電晶體等的要素包括電阻器和電容器，並且可以將圖8A-1所示的半導體裝置如圖8A-2所示那樣來考慮。換言之，在圖6A-2中，可以認為電晶體160和電容器164分別包括電阻器和電容器而構成。R1和C1分別是電容器164的電阻值和電容值，電阻值R1相當於構成電容器164的絕緣層的電阻值。另外，R2和C2分別是電晶體160的電阻值和電容值，電阻值R2相當於電晶體160處於導通狀態時的閘極絕緣層的電阻值，電容值C2相當於所謂的閘極電容(形成在閘極電極和源極電極或汲極電極之間的電容、以及形成在閘極電極和通道形成區之間的電容)的電容值。
當將電晶體162處於截止狀態時的源極電極和汲極電極之間的電阻值(也稱為有效電阻)記為ROS的情況下，在電晶體162的閘極漏泄電流充分小的條件下，當R1及R2滿足R1ROS、R2ROS時，主要根據電晶體162的截止電流來決定電荷的保持期間(也可以稱為資料的保持期間)。
反之，當不滿足該條件時，即使電晶體162的截止電流足夠小也難以充分確保保持期間。這是因為電晶體162的截止電流之外的漏泄電流(例如，在電晶體160中的源極電極和閘極電極之間產生的漏泄電流等)大的緣故。由此，可以說本實施例所揭示的半導體裝置滿足R1ROS及R2ROS的關係較佳。
另一方面，C1和C2滿足C1C2的關係較佳。這是因為藉由增大C1，當由第五佈線控制節點FG的電位時，可以向節點FG高效地供應第五佈線的電位，可以抑制向第五佈線供應的電位之間(例如，讀取的電位和非讀取的電位)的電位差為小的緣故。
如上所述，藉由滿足上述關係，可以實現更佳的半導體裝置。另外，R1和R2由電晶體160的閘極絕緣層和電容器164的絕緣層來控制。C1和C2也是同樣的。因此，適當地設定閘極絕緣層的材料或厚度等，而滿足上述關係較佳。
在本實施例所示的半導體裝置中，節點FG起到與快閃記憶體等的浮動閘極型電晶體的浮動閘極相等的作用，但是，本實施例的節點FG具有與快閃記憶體等的浮動閘極根本不同的特徵。
因為在快閃記憶體中施加到控制閘極的電位高，所以為了防止其電位影響到相鄰的單元的浮動閘極，需要保持各單元之間的一定程度的間隔。這是阻礙半導體裝置的高整合化的主要原因之一。該原因起因於施加高電場而發生穿隧電流的快閃記憶體的根本原理。
另一方面，根據本實施例的半導體裝置藉由使用氧化物半導體的電晶體的開關而工作，由此不使用如上所述的由穿隧電流而起的電荷注入的原理。就是說，不像快閃記憶體，不需要用來注入電荷的高電場。由此，因為不需要考慮到控制閘極帶給相鄰的單元的高電場的影響，所以容易實現高整合化。
另外，不需要高電場、不需要大型週邊電路(升壓電路等)這一點也優越於快閃記憶體。例如，在寫入兩個步驟(1位元)的資料的情況下，在一個記憶體單元中，可以使施加到根據本實施例的記憶體單元的電壓(同時施加到記憶體單元的各端子的最大電位與最小電位之間的差異)的最大值為5V以下，為3V以下較佳。
並且，在使構成電容器164的絕緣層的相對介電常數εr1與構成電晶體160的絕緣層的相對介電常數εr2不同的情況下，容易在構成電容器164的絕緣層的面積S1和在電晶體160中構成閘極電容的絕緣層的面積S2滿足2‧S2S1(滿足S2S1較佳)的同時，實現C1C2。換言之，容易在縮減構成電容器164的絕緣層的面積的同時實現C1 C2。明確地說，例如，在構成電容器164的絕緣層中，可以採用由氧化鉿等的high-k材料構成的膜或由氧化鉿等的high-k材料構成的膜與由氧化物半導體構成的膜的疊層結構，並將εr1設定為10以上，優選設定為15以上，並且在構成閘極電容的絕緣層中，可以採用氧化矽，並滿足εr2=3至4。
藉由並用這種結構，可以進一步使根據所揭示的發明的半導體裝置高整合化。
另外，為了增大半導體裝置的儲存容量，除了高整合化以外還可以採用多值化的方法。例如，藉由採用對記憶體單元之一寫入三個步驟以上的資料的結構，與寫入兩個步驟(1位元)的資料的情況相比，可以增大儲存容量。例如，藉由對電晶體160的閘極電極除了如上所述的施加低電位的電荷QL、施加高電位的電荷QH以外還供應施加其他電位的電荷Q，可以實現多值化。
<應用例子>
接著，參照圖9至圖12對應用圖8A-1至圖8B所示的電路的更具體的電路結構及其操作進行說明。
圖9示出具有(m×n)位元的儲存容量的半導體裝置的電路圖的一例。
根據本發明的一個方式的半導體裝置包括：m條(m是2以上的整數)信號線S、m條字線WL、n條(n是2以上的整數)位元線BL、k條(k是低於n的自然數)源極線SL、將記憶體單元1100配置為縱向m個(列)×橫向n個(行)的矩陣狀的記憶體單元陣列以及週邊電路諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114等。在此，作為記憶體單元1100應用圖8A-1所示的結構。記憶體單元1100與各佈線並聯連接。
各記憶體單元110分別包括第一電晶體、第二電晶體及電容器。在各記憶體單元1100中，第一電晶體的閘極電極、第二電晶體的源極電極和汲極電極中的一者與電容器的電極中的一者電連接，源極線SL與第一電晶體的源極電極(源極區)電連接。再者，位元線BL、第二電晶體的源極電極和汲極電極中的另一者與第一電晶體的汲極電極電連接，並且字線WL與電容器的電極中的另一者電連接，信號線S與第二電晶體的閘極電極電連接。換言之，源極線SL相當於圖8A-1所示的結構中的第一佈線(1st Line)，位元線BL相當於第二佈線(2nd Line)及第三佈線(3rd Line)，信號線S相當於第四佈線(4th Line)，字線WL相當於第五佈線(5th Line)。
此外，圖9所示的記憶體單元陣列中，位元線BL、源極線SL、字線WL及信號線S構成矩陣。位元線BL中之一與排列在相同行中的m個記憶體單元1100連接。另外，字線WL中之一及信號線中之一與分別配置在相同列中的n個記憶體單元1100連接。因為源極線SL的條數比位元線BL的條數少，所以源極線SL中之一需要至少與包括連接到不同的位元線BL的記憶體單元1100的多個記憶體單元連接。也就是說，源極線SL中之一連接有j個(j是(m+1)以上且(m×n)以下的整數)記憶體單元1100。另外，連接到源極線SL中之一的多個記憶體單元1100所具有的第一電晶體的源極區共同。優選的是，在多個位元線BL中配置有一條源極線SL(即，n/k是整數)。在此情況下，當連接到各源極線SL的記憶體單元1100的數量相等時，源極線SL中之一連接有(m×n/k)個記憶體單元1100。
如圖9所示的記憶體單元陣列那樣，採用將連接記憶體單元1100中之一和其他記憶體單元的源極線SL中之一至少連接到包括與不同的位元線BL連接的記憶體單元的多個記憶體單元1100的結構，來使源極線SL的條數少於位元線BL的條數，從而可以充分地減少源極線的條數，由此可以提高半導體裝置的整合度。
位元線BL與第一驅動電路1111電連接，源極線SL與第二驅動電路1112電連接，信號線S與第三驅動電路1113電連接，字線WL與第四驅動電路1114電連接。注意，雖然在此獨立地設置第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114，但是所揭示的發明不侷限於此。也可以使用具有任一個功能或多個功能的驅動電路。
接著，說明寫入操作及讀取操作。圖10是圖9所示的半導體裝置的寫入操作及讀取操作的時序圖的一例。
注意，在此，為方便起見而說明由2列×2行的記憶體單元陣列構成的半導體裝置的操作，但是所揭示的發明不侷限於此。
說明對第一列的記憶體單元1100(1，1)及記憶體單元1100(1，2)進行寫入的情況及從第一列的記憶體單元1100(1，1)及記憶體單元1100(1，2)讀取的情況。注意，下面說明寫入到(1，1)中的資料為“1”，且寫入到記憶體單元(1，2)中的資料為“0”的情況。
首先，說明寫入。對第一列的信號線S(1)供給電位V1，來使第一列的第二電晶體成為導通狀態。此外，對第二列的信號線S(2)供給電位0V，來使第二列的第二電晶體成為截止狀態。
此外，對第一行的位元線BL(1)供給電位V2，而對第二行的位元線BL(2)供給電位0V。
其結果是，對記憶體單元(1，1)的節點FG供給電位V2，對記憶體單元(1，2)的節點FG供給電位0V。在此，將電位V2的電位設定為高於第一電晶體的臨界值。而且，藉由在將第一列的信號線S(1)的電位設定為0V的狀態下使第一列的第二電晶體成為截止狀態，結束寫入。另外，優選將電位V2設定為與電位V1相同程度或電位V1以下的值。
此外，在寫入操作的時間中，將第一列的字線WL(1)及第二字線WL(2)處於電位0V。另外，當寫入結束時，在改變第一行的位元線BL(1)的電位之前，將第一列的信號線S(1)設定為0V。在寫入之後，當資料“0”時，記憶體單元的臨界值為Vw0，當資料“1”時，記憶體單元的的臨界值為Vw1。在此，記憶體單元的臨界值是指第一電晶體的源極電極和汲極電極之間的電阻狀態改變的連接到字線WL的端子的電壓。注意，在此，Vw0>0>Vw1。
接著，說明讀取。在此，位元線BL電連接有圖11所示的讀取電路。
首先，對第一列的字線WL(1)供給電位0V，對第二列的字線WL(2)供給電位VL。將電位VL設定為低於臨界值Vw1。當將WL(1)設定為電位0V時，在第一列中，保持有資料“0”的記憶體單元的第一電晶體成為截止狀態，保持有資料“1”的記憶體單元的第一電晶體成為導通狀態。當將字線WL(2)設定為電位VL時，在第二列中，保持有資料“0”或“1”的記憶體單元的第一電晶體都成為截止狀態。
其結果是，因為記憶體單元(1，1)的第一電晶體處於導通狀態，所以位元線BL(1)-源極線SL之間成為低電阻狀態，並且因為記憶體單元(1，2)的第一電晶體處於截止狀態，所以位元線BL(2)-源極線SL(1)之間成為高電阻狀態。連接到位元線BL(1)、位元線BL(2)的讀取電路可以根據位元線的電阻狀態的差別讀取資料。
另外，在進行讀取操作的時間中，對信號線S(1)供給電位0V，對信號線S(2)供給電位VL，並且使所有的第二電晶體處於截止狀態。因為第一列的節點FG的電位是0V或V2，所以藉由將信號線S(1)設定為電位0V，可以使所有的第二電晶體處於截止狀態。另一方面，當對字線WL(2)供給電位VL時，第二列的節點FG的電位低於剛寫入之後的電位。由此，為了防止第二電晶體成為導通狀態，將信號線S(2)設定為與字線WL(2)相同的低電位(電位VL)。換言之，在不進行讀取的列中，將信號線S和字線WL設定為相同的低電位(電位VL)。藉由上述製程，可以使所有的第二電晶體處於截止狀態。
說明作為讀取電路使用圖11所示的電路的情況的輸出電位。在圖11所示的讀取電路中，位元線BL藉由利用讀使能信號(RE信號)控制的開關連接到時脈反相器及與供給有電位V1的佈線二極體連接的電晶體。此外，對源極線SL施加恒定電位(例如0V)。因為位元線BL(1)-源極線SL之間處於低電阻狀態，所以對時脈反相器輸入低電位，而輸出D(1)成為High。因為位元線BL(2)-源極線SL之間處於高電阻狀態，所以對時脈反相器輸入高電位，而輸出D(2)成為Low。
作為操作電位，例如可以設定為如下：V1=2V，V2=1.5V，VH=2V，VL=-2V。
接著，說明與上述寫入操作不同的寫入操作。寫入的資料與上述寫入操作相同。圖12示出該寫入操作及讀取操作的時序圖的一例。
在使用圖10所示的時序圖的寫入(第一列的寫入)中，因為將寫入時的字線WL(2)設定為電位0V，所以例如當寫入到記憶體單元(2，1)或記憶體單元(2，2)中的資料為“1”時，位元線BL(1)和位元線BL(2)之間產生穩態電流。這原因是：當對第一列進行寫入時，第二列的記憶體單元所具有的第一電晶體成為導通狀態，且位元線BL(1)和位元線BL(2)藉由源極線以低電阻連接。圖12所示的寫入操作是防止這種穩態電流(steady-state current)的產生的方法。
首先，對第一列的信號線S(1)供給電位V1，來使第一列的第二電晶體成為導通狀態。此外，對第二列的信號線S(2)供給電位0V，來使第二列的第二電晶體成為截止狀態。
此外，對第一行的位元線BL(1)供給電位V2，而對第二行的位元線BL(2)供給電位0V。
其結果是，對記憶體單元(1，1)的節點FG供給電位V2，而對記憶體單元(1，2)的節點FG供給電位0V。在此，電位V2高於第一電晶體的臨界值。而且，藉由將第一列的信號線S(1)的電位設定為0V，使第一列的第二電晶體成為截止狀態來結束寫入。
另外，在進行寫入操作操作的時間中，將第一列的字線WL(1)設定為電位0V，將第二列的字線WL(2)的電位設定為VL。藉由將第二列的字線WL(2)設定為電位VL，在第二列中，保持有資料“0”或“1”的記憶體單元的第一電晶體都成為截止狀態。此外，在進行寫入操作的時間中，對源極線SL供給電位V2。當寫入資料都是“0”時，也可以對源極線供給電位0V。
此外，當寫入結束時，在改變第一行的位元線BL(1)的電位之前將第一列的信號線S(1)設定為電位0V。在寫入之後，當資料“0”時，記憶體單元的臨界值為Vw0，而當資料“1”時，記憶體單元的臨界值為Vw1。在此，Vw0>0>Vw1。
由於在該寫入操作中，不進行寫入的列(在此情況下，是第二列)的記憶體單元的第一電晶體處於截止狀態，因此只在進行寫入的列的記憶體單元中，位元線和源極線之間的穩態電流成為問題。由於當對進行寫入的列的記憶體單元寫入資料“0”時，該記憶體單元所具有的第一電晶體成為截止狀態，因此不發生穩態電流的問題。另一方面，由於當對進行寫入的列寫入資料“1”時，該記憶體單元所具有的第一電晶體成為導通狀態，因此當源極線SL和位元線BL(在此情況下，是位元線BL(1))之間有電位差時，產生穩態電流。於是，藉由使源極線SL的電位與位元線BL(1)的電位V2相同，可以防止位元線和源極線之間的穩態電流。
由此可知，藉由進行該寫入操作，可以防止在寫入時產生的穩態電流。換言之，在該寫入操作中，可以充分地抑制寫入操作時的耗電量。
另外，讀取操作與上述讀取操作相同。
在本實施例所示的半導體裝置中，使用氧化物半導體的電晶體的截止電流極小，因此藉由使用該電晶體可以在極長期間保持儲存內容。就是說，因為不需要進行刷新操作，或者，可以將刷新操作的頻度降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給(但是，固定電位較佳)，也可以在較長期間保持儲存內容。
另外，在本實施例所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件退化的問題。例如，不像現有的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣層的劣化等的問題。就是說，在根據所揭示的發明的半導體裝置中，對寫入次數沒有限制，這是現有的非揮發性記憶體所存在的問題，所以可以顯著提高可靠性。再者，因為藉由利用電晶體的導通狀態、截止狀態進行資料的寫入，所以容易實現高速操作。
此外，因為使用氧化物半導體以外的材料的電晶體可以進行足夠的高速操作，所以藉由將該電晶體與使用氧化物半導體的電晶體組合而使用，可以充分地確保半導體裝置的操作(例如，資料的讀取操作)的高速性。此外，藉由利用使用氧化物半導體以外的材料的電晶體，可以合適地實現被要求高速操作的各種電路(邏輯電路、驅動電路等)。
像這樣，藉由將使用氧化物半導體以外的材料的電晶體(作更廣義解釋，可以進行充分的高速操作的電晶體)和使用氧化物半導體的電晶體(作更廣義解釋，截止電流足夠小的電晶體)形成為一體，可以實現具有新穎的特徵的半導體裝置。
在本實施例所示的半導體裝置中，藉由採用使電晶體的構成要素的側面(的一部分)對準的方式，可以實現高度整合化的半導體裝置。尤其是在使電晶體在三維上整合化的結構中，與由於該三維結構的高整合化互起作用，可以獲得更顯著的效果。由此實現高度整合化的半導體裝置，並可以減少記憶體單元所占的面積，從而可以增加單位面積的儲存容量。
另外，根據所揭示的發明的半導體裝置的電路結構不侷限於圖9所示的結構。例如，既可以採用具有不使構成記憶體單元1100的電晶體162並聯連接，而使該電晶體162對佈線串聯連接的結構的電路，又可以採用具有不使構成記憶體單元1100的電晶體160並聯連接，而使該電晶體160對佈線串聯連接的結構的電路。
以上，本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合使用。
實施例3
在本實施例中，使用圖13A至13F而對將上述實施例所說明的半導體裝置應用於電子設備的情況進行說明。在本實施例中，說明將上述半導體裝置應用於電腦、行動電話機(也稱為行動電話、行動電話裝置)、可攜式資料終端(包括可攜式遊戲機、聲音再現裝置等)、數位相機、數碼攝像機、電子紙、電視機(也稱為電視或電視接收機)等的電子設備的情況。
圖13A示出筆記本型個人電腦，包括外殼701、外殼702、顯示部703和鍵盤704等。在外殼701和外殼702中的至少一個設置有上述實施例所示的半導體裝置。因此，可以實現一種筆記本型個人電腦，其中能夠實現該半導體裝置的高整合化，寫入和讀取資料的速度很高，能夠較長期間保持儲存內容，並且耗電量被充分地降低了。
圖13B示出可攜式資料終端(PDA)，其主體711包括顯示部713、外部介面715和操作按鈕714等。另外，還包括用來操作可攜式資料終端的觸控筆712等。在主體711中設置有上述實施例所示的半導體裝置。因此，可以實現一種可攜式資料終端，其中能夠實現該半導體裝置的高整合化，寫入和讀取資料的速度很高，能夠較長期間保持儲存內容，並且耗電量被充分地降低了。
圖13C示出安裝有電子紙的電子書閱讀器720，包括外殼721和外殼723的兩個外殼。外殼721和外殼723分別設置有顯示部725和顯示部727。外殼721和外殼723由軸部737彼此連接，並且可以以該軸部737為軸進行開閉動作。另外，外殼721包括電源731、操作鍵733和揚聲器735等。在外殼721和外殼723中的至少一個設置有上述實施例所示的半導體裝置。因此，可以實現一種電子書閱讀器，其中能夠實現該半導體裝置的高整合化，寫入和讀取資料的速度很高，能夠較長期間保持儲存內容，並且耗電量被充分地降低了。
圖13D示出行動電話機，包括外殼740和外殼741的兩個外殼。再者，外殼740和外殼741滑動而可以將如圖13D所示那樣的展開狀態成為重疊狀態，可以實現適於攜帶的小型化。另外，外殼741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、相機透鏡747、外部連接端子748等。此外，外殼740包括進行行動電話機的充電的太陽能電池749和外部記憶體插槽750等。另外，天線被內置在外殼741中。在外殼740和外殼741中的至少一個設置有上述實施例所示的半導體裝置設置在儲存電路中。因此，可以實現一種行動電話機，其中能夠實現該半導體裝置的高整合化，寫入和讀取資料的速度很高，能夠較長期間保持儲存內容，並且耗電量被充分地降低了。
圖13E示出數位相機，包括主體761、顯示部767、目鏡763、操作開關764、顯示部765和電池766等。在主體761中設置有上述實施例所示的半導體裝置。因此，可以實現一種數位相機，其中能夠實現該半導體裝置的高整合化，寫入和讀取資料的速度很高，能夠較長期間保持儲存內容，並且耗電量被充分地降低了。
圖13F示出電視機770，包括外殼771、顯示部773和支架775等。可以藉由外殼771所具有的開關、遙控器780來進行電視機770的操作。外殼771和遙控器780安裝有上述實施例所示的半導體裝置。因此，可以實現一種電視機，其中能夠實現該半導體裝置的高整合化，寫入和讀取資料的速度很高，能夠較長期間保持儲存內容，並且耗電量被充分地降低了。
如上所述，本實施例所示的電子設備安裝有上述實施例的半導體裝置。所以，可以實現一種能夠實現該半導體裝置的高整合化，且耗電量被降低了的電子設備。
101．．．基板
103．．．絕緣層
105．．．包含導電材料的層
107．．．絕緣層
109．．．抗蝕劑掩模
111．．．閘極絕緣層
113．．．包含導電材料的層
115．．．絕緣層
117．．．絕緣層
119．．．絕緣層
121．．．元件分離絕緣層
123．．．抗蝕劑掩模
124．．．掩模
125．．．閘極電極
126．．．抗蝕劑掩模
127．．．區域
128．．．雜質區
129．．．絕緣層
130．．．雜質區
131．．．絕緣層
132．．．通道形成區
133．．．氧化物半導體層
135．．．氧化物半導體層
137．．．導電層
139．．．導電層
141．．．氧化物半導體層
142．．．源極電極
143．．．源極電極
145．．．汲極電極
147．．．閘極絕緣層
149．．．閘極電極
151．．．電極
152．．．抗蝕劑掩模
155．．．區域
157．．．區域
160．．．電晶體
162．．．電晶體
164．．．電容器
701．．．外殼
702．．．外殼
703．．．顯示部
704．．．鍵盤
711．．．主體
712．．．觸控筆
713．．．顯示部
714．．．操作按鈕
715．．．外部介面
720．．．電子書閱讀器
721．．．外殼
723．．．外殼
725．．．顯示部
727．．．顯示部
731．．．電源
733．．．操作鍵
735．．．揚聲器
737．．．軸部
740．．．外殼
741．．．外殼
742．．．顯示面板
743．．．揚聲器
744．．．麥克風
745．．．操作鍵
746．．．指向裝置
747．．．相機透鏡
748．．．外部連接端子
749．．．太陽能電池
750．．．外部記憶體插槽
761．．．主體
763．．．目鏡
764．．．操作開關
765．．．顯示部
766．．．電池
767．．．顯示部
770．．．電視機
771．．．外殼
773．．．顯示部
775．．．支架
780．．．遙控器
1100．．．記憶體單元
1111．．．驅動電路
1112．．．驅動電路
1113．．．驅動電路
1114．．．驅動電路
在圖式中：
圖1A和1B是半導體裝置的平面圖及剖面圖；
圖2A至2C是有關半導體裝置的製程的立體圖；
圖3A至3C是有關半導體裝置的製程的立體圖；
圖4A至4C是有關半導體裝置的製程的立體圖；
圖5A至5C是有關半導體裝置的製程的立體圖；
圖6A至6C是有關半導體裝置的製程的立體圖；
圖7是有關半導體裝置的製程的立體圖；
圖8A-1、8A-2及8B是半導體裝置的電路圖；
圖9是半導體裝置的電路圖；
圖10是時序圖；
圖11是半導體裝置的電路圖；
圖12是時序圖；
圖13A至13F是用來說明使用半導體裝置的電子設備的圖。
101．．．基板
111．．．閘極絕緣層
121．．．元件分離絕緣層
125．．．閘極電極
128．．．雜質區
130．．．雜質區
131．．．絕緣層
132．．．通道形成區
141．．．氧化物半導體層
143．．．源極電極
145．．．汲極電極
147．．．閘極絕緣層
149．．．閘極電極
151．．．電極
155．．．區域
157．．．區域
159．．．區域
160．．．電晶體
162．．．電晶體
164．．．電容器

Claims (21)

  1. 一種半導體裝置，包括：包括通道形成區的半導體層；電連接到該通道形成區的源極區及汲極區；與該通道形成區重疊的閘極電極；在該半導體層和該閘極電極之間的閘極絕緣層；以及在該閘極絕緣層上的電極，該電極與該源極區或該汲極區重疊，其中，該閘極絕緣層的側面的一部分和該源極區或該汲極區的側面的一部分彼此實質對準，並且其中，該電極的側面的一部分和該閘極絕緣層的該側面的該部分彼此實質對準。
  2. 根據申請專利範圍第1項所述的半導體裝置，其中，該半導體層的側面的一部分和該源極區或該汲極區的該側面的該部分彼此實質對準。
  3. 根據申請專利範圍第1項所述的半導體裝置，其中，該半導體層的寬度和該源極區或該汲極區的寬度彼此實質對準。
  4. 根據申請專利範圍第1項所述的半導體裝置，其中，該通道形成區包括氧化物半導體。
  5. 根據申請專利範圍第1項所述的半導體裝置，其中，藉由相同製程可加工該閘極絕緣層的材料和該源極區或該汲極區的材料。
  6. 根據申請專利範圍第1項所述的半導體裝置，其 中，該閘極絕緣層的該側面的該部分垂直於通道長度方向。
  7. 一種半導體裝置，包括：設置在基板中的通道形成區；在該通道形成區上的閘極絕緣層；在該閘極絕緣層上的閘極電極，該閘極電極與該通道形成區重疊；其間夾有該通道形成區的源極區和汲極區；以及在該閘極絕緣層上的電極，該電極與該源極區或該汲極區重疊，其中，該通道形成區的側面的一部分和該閘極絕緣層的側面的一部分彼此實質對準，並且其中，該電極的側面的一部分和該閘極絕緣層的該側面的該部分彼此實質對準。
  8. 根據申請專利範圍第7項所述的半導體裝置，其中，該閘極絕緣層的該側面的該部分和該閘極電極的側面的一部分彼此實質對準。
  9. 根據申請專利範圍第7項所述的半導體裝置，其中，該通道形成區的寬度和該閘極絕緣層的寬度彼此實質對準。
  10. 根據申請專利範圍第7項所述的半導體裝置，其中，該通道形成區的寬度、該閘極絕緣層的寬度和該閘極電極的寬度彼此實質對準。
  11. 根據申請專利範圍第7項所述的半導體裝置，其 中，藉由相同製程可加工該通道形成區的材料、該閘極絕緣層的材料及該閘極電極的材料。
  12. 一種半導體裝置，包括：第一電晶體，包括：設置在基板中的第一通道形成區；在該第一通道形成區上的第一閘極絕緣層；在該第一閘極絕緣層上的第一閘極電極，該第一閘極電極與該第一通道形成區重疊；以及其間夾有該第一通道形成區的第一源極區和第一汲極區；以及第二電晶體，包括：包括第二通道形成區的半導體層；電連接到該第二通道形成區的第二源極區及第二汲極區；與該第二通道形成區重疊的第二閘極電極；以及在該第二通道形成區和該第二閘極電極之間的第二閘極絕緣層，其中，作為各主要成分，該第一通道形成區及該第二通道形成區包括不同的半導體材料，並且，該第二閘極絕緣層的側面的一部分和該第二源極區或該第二汲極區的側面的一部分彼此實質對準。
  13. 根據申請專利範圍第12項所述的半導體裝置，其中，該半導體層的側面的一部分和該第二源極區或該第二汲極區的該側面的該部分彼此實質對準。
  14. 根據申請專利範圍第12項所述的半導體裝置，還包括在該第二閘極絕緣層上的電極，該電極與該第二源極區及該第二汲極區重疊，其中，該電極的側面的一部分和該第二閘極絕緣層的該側面的該部分彼此實質對準。
  15. 根據申請專利範圍第12項所述的半導體裝置，其中，該半導體層的寬度和該第二源極區或該第二汲極區的寬度彼此實質對準。
  16. 根據申請專利範圍第12項所述的半導體裝置，其中，該第二通道形成區包括氧化物半導體。
  17. 根據申請專利範圍第12項所述的半導體裝置，其中，藉由相同製程可加工該第一通道形成區的材料、該第一閘極絕緣層的材料及該第一閘極電極的材料。
  18. 根據申請專利範圍第12項所述的半導體裝置，其中，藉由相同製程可加工該第二閘極絕緣層的材料及該第二源極區或該第二汲極區的材料。
  19. 根據申請專利範圍第12項所述的半導體裝置，其中，該第二閘極絕緣層的該側面的該部分垂直於通道長度方向。
  20. 根據申請專利範圍第12項所述的半導體裝置，其中，該第一閘極電極電連接到該第二源極區或該第二汲極區。
  21. 根據申請專利範圍第12項所述的半導體裝置，還包括多個第一電晶體及多個第二電晶體， 其中，該多個第一電晶體包含該第一電晶體，其中，該多個第二電晶體包含該第二電晶體，其中，該第一電晶體的該第一源極區或該第一汲極區電連接到與該第一電晶體相鄰的該多個第一電晶體中的一者的汲極區或源極區，並且其中，該第二電晶體的該第二源極區或該第二汲極區電連接到與該第二電晶體相鄰的該多個第二電晶體中的一者的汲極區或源極區。
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