[go: up one dir, main page]

TWI556581B - 時脈調整電路與記憶體儲存裝置 - Google Patents

時脈調整電路與記憶體儲存裝置 Download PDF

Info

Publication number
TWI556581B
TWI556581B TW102122987A TW102122987A TWI556581B TW I556581 B TWI556581 B TW I556581B TW 102122987 A TW102122987 A TW 102122987A TW 102122987 A TW102122987 A TW 102122987A TW I556581 B TWI556581 B TW I556581B
Authority
TW
Taiwan
Prior art keywords
transistor
angle
pad layer
storage device
coupled
Prior art date
Application number
TW102122987A
Other languages
English (en)
Other versions
TW201501471A (zh
Inventor
陳維詠
林沿安
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW102122987A priority Critical patent/TWI556581B/zh
Priority to US14/011,773 priority patent/US9318155B2/en
Publication of TW201501471A publication Critical patent/TW201501471A/zh
Application granted granted Critical
Publication of TWI556581B publication Critical patent/TWI556581B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

時脈調整電路與記憶體儲存裝置
本發明是有關於一種時脈調整電路，且特別是有關於晶元上多個層的配置的時脈調整電路與記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，可複寫式非揮發性記憶體模組會透過一個連接器來耦接至一個主機系統。此連接器可能會包括一個時脈資料回復(clock data recovery)電路或是鎖相迴路(phase lock loop)，用以回復來自主機系統的時脈或者是根據一個參考時脈來產生穩定的時脈。在一些情況下，時脈資料回復電路或是鎖相迴路會用到一個壓控震盪器。此壓控震盪器可以被實作為各種樣式的震盪器，例如為電感電容式壓控震盪器，或是環式(ring)壓控震盪器。 若使用電感電容式壓控震盪器，則電感會佔據不小的面積，並且此電感通常是設置在一個厚的銅層，藉此有較好的品質因數(quality factor，Q factor)。或者，鎖相迴路中的濾波器會包括一個電容，而此電容的面積也相對地較大。因此，如何配置這些電子元件，使得可以降低製作的成本，為此領域技術人員所關心的議題。
本發明的範例實施例提供一種時脈調整電路與記憶體儲存裝置，可以減少製作的成本。
本發明一範例實施例提出一種時脈調整電路，其是設置在一個晶元上，其具有多個層。此時脈調整電路包括偵測電路、控制電壓產生電路與壓控振盪器。偵測電路是用以偵測一輸入訊號與一輸出訊號之間的訊號特性差異以產生第一訊號。控制電壓產生電路是耦接至偵測電路，用以根據第一訊號產生一控制電壓。壓控振盪器是耦接至控制電壓產生電路。壓控振盪器包括一電感與一電容。壓控震盪器用以接收控制電壓，並且根據電感與電容的阻抗特性起振以產生上述的輸出訊號。其中，電感是設置在上述多個層中的焊墊層上。
在一範例實施例中，上述的時脈調整電路更包括一濾波器，其耦接在控制電壓產生電路與壓控震盪器之間。此濾波器包括一濾波器電容，其是設置在一個第一層上。此第一層不同於焊 墊層，並且從垂直於焊墊層的一方向觀之，濾波器電容與電感是至少部份地重疊。
在一範例實施例中，從上述的方向觀之，濾波器電容中至少50%的部分與該電感重疊。
在一範例實施例中，上述的濾波器電容包括一半導體元件。此半導體元件的一佈局結構形成一折線。該折線在焊墊層上的投影與上述電感的兩切線相交並形成第一夾角與第二夾角，並且第一夾角與第二夾角不為0度。
在一範例實施例中，上述的半導體元件為電晶體或二極體。
在一範例實施例中，上述的半導體元件為一電晶體。該電晶體的第一輸出端耦接至相同電晶體的第二輸出端，並且該電晶體的控制端的佈局結構形成上述的折線。
在一範例實施例中，上述的濾波器電容包括一金屬片段。此金屬片段形成一折線，並且此折線在焊墊層上的投影與電感的兩切線相交並形成第一夾角與第二夾角。其中第一夾角與第二夾角不為0度。
在一範例實施例中，上述的濾波器電容包括多個金屬片段，並且這些金屬片段成”L”形排列。
在一範例實施例中，上述的濾波器電容包括第一金屬端、第二金屬端與一介電層。此介電層是配置在第一金屬端與第二金屬端之間。第一金屬端至第二金屬端的一延伸線在焊墊層上 的投影與電感在介電層上的一切線實質地平行或形成小於10度的夾角。
在一範例實施例中，上述的濾波器電容包括多個電晶體，每一個電晶體包括第一輸出端與第二輸出端。這些第一輸出端與第二輸出端彼此耦接，並且這些電晶體為一陣列排列。
在一範例實施例中，上述電晶體中第一輸出端與第二輸出端是透過一導線彼此耦接，並且導線的材料為非矽化物(non-salicide)。
在一範例實施例中，上述的濾波器電容包括第一電晶體與第二電晶體。第一電晶體的第一輸出端與第二電晶體的第一輸出端共用。第一電晶體的第一輸出端至第二輸出端的一延伸線在焊墊層上的投影會與電感的一切線相交並形成一夾角，並且此夾角是介於40度與140度之間。
在一範例實施例中，上述焊墊層的一材料實質上為鋁。
以另外一個角度來說，本發明一範例實施例提出一種記憶體儲存裝置，包括連接器、可複寫式非揮發性記憶體模組與記憶體控制器。連接器是用以耦接至一主機系統。可複寫式非揮發性記憶體模組包括多個實體抹除單元。記憶體控制器是耦接至連接器與可複寫式非揮發性記憶體模組。連接器包括一時脈調整電路，此時脈調整電路是設置在一個晶元上，此晶元具有多個層，並且時脈調整電路包括偵測電路、控制電壓產生電路與壓控振盪器。偵測電路是用以偵測一輸入訊號與一輸出訊號之間的訊號特 性差異以產生第一訊號。控制電壓產生電路是耦接至偵測電路，用以根據第一訊號產生一控制電壓。壓控振盪器是耦接至控制電壓產生電路。壓控振盪器包括一電感與一電容。壓控震盪器用以接收控制電壓，並且根據電感與電容的阻抗特性起振以產生上述的輸出訊號。其中，電感是設置在上述多個層中的焊墊層上。
以另外一個角度來說，本發明一範例實施例提出一種記憶體儲存裝置，包括連接器、可複寫式非揮發性記憶體模組與記憶體控制器。連接器是用以耦接至一主機系統。可複寫式非揮發性記憶體模組包括多個實體抹除單元。記憶體控制器是耦接至連接器與可複寫式非揮發性記憶體模組。連接器包括一電感與一電容。此電感是設置於一晶元中的一第一層上。此電容是設置於該晶元的一第二層上。上述的第一層不同於第二層，並且從垂直於第一層的一方向觀之，上述的電感與電容是至少部份地重疊。
基於上述，本發明範例實施例提出的時脈調整電路與記憶體儲存裝置，由於電容是設置在電感的下方，因此可以減少晶片的面積，進而減少製作的成本。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接器
104‧‧‧記憶體控制器
106‧‧‧可複寫式非揮發性記憶體模組
304(0)~304(R)‧‧‧實體抹除單元
300‧‧‧時脈調整電路
302‧‧‧輸入訊號
304‧‧‧輸出訊號
306‧‧‧訊號
308‧‧‧控制電壓
310‧‧‧偵測電路
320‧‧‧控制電壓產生電路
330‧‧‧壓控震盪器
C1、540、550‧‧‧電容
Lvco‧‧‧電感
410‧‧‧濾波器
R1‧‧‧電阻
C2‧‧‧濾波器電容
420‧‧‧分頻器
500‧‧‧晶片
510‧‧‧焊墊層
520‧‧‧金屬層
530‧‧‧半導體層
552、701~706、1002、1004、1120、1130、1140、1150‧‧‧電晶體
D‧‧‧汲極端
S‧‧‧源極端
G‧‧‧閘極端
710、720、730、1010、1012‧‧‧孔
740、750、1020、1030‧‧‧導線
760、810、970、1030‧‧‧渦電流
801~804‧‧‧金屬片段
w‧‧‧寬度
d‧‧‧距離
910、930、940、960‧‧‧金屬端
920、950‧‧‧介電層
922、950‧‧‧延伸線
1122、1124、1142、1144‧‧‧輸出端
圖1A是根據一範例實施例所繪示的主機系統與記憶體儲存 裝置。
圖1B是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖1C是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖2是繪示圖1A所示的記憶體儲存裝置的概要方塊圖。
圖3是根據一範例實施例所繪示的連接器的部份電路方塊圖。
圖4是根據另一範例實施例所繪示的時脈調整電路的方塊圖。
圖5是根據一範例實施例繪示晶片的多個層的剖面示意圖。
圖6是根據一範例實施例繪示晶片的俯視圖。
圖7至圖11是根據一範例實施例繪示濾波器電容的示意圖。
[第一範例實施例]
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1A是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
請參照圖1A，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖1B的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖1B所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖1B所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖1C所示)。嵌入式儲存裝置1320包 括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖2是繪示圖1A所示的記憶體儲存裝置的概要方塊圖。
請參照圖2，記憶體儲存裝置100包括連接器102、記憶體控制器104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接器102是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接器102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、超高速一代(Ultra High Speed-I，UHS-I)介面標準、超高速二代(Ultra High Speed-II，UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card，eMMC)介面標準、通用快閃記憶體(Universal Flash Storage，UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。
記憶體控制器104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複 寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制器104，並且用以儲存主機系統1000所寫入之資料。可複寫式非揮發性記憶體模組106具有實體抹除單元304(0)~304(R)。例如，實體抹除單元304(0)~304(R)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，並且屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。例如，每一實體抹除單元是由128個實體程式化單元所組成。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，控制資訊與錯誤更正碼)。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含4個實體存取位址，且一個實體存取位址的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體存取位址，本發明並不 限制實體存取位址的大小以及個數。例如，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇。
在本範例實施例中，可複寫式非揮發性記憶體模組106為多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組，即一個記憶胞中可儲存至少2個位元資料。然而，本發明不限於此，可複寫式非揮發性記憶體模組106亦可是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組、複數階記憶胞(Trinary Level Cell,TLC)NAND型快閃記憶體模組、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖3是根據一範例實施例所繪示的連接器的部份電路方塊圖。
請參照圖3，連接器102至少會包括時脈調整電路300。時脈調整電路300是用以接收輸入訊號302並且參考輸入訊號302的頻率或是相位來調整輸出訊號304。例如，輸入訊號302可以是來自於主機系統1000的訊號，或者是記憶體儲存裝置100中一個電路的訊號，本發明並不限制輸入訊號302的來源。時脈調整電路300可被實作為鎖相迴路(phase lock loop，PLL)或是時脈資料回復(clock and data recovery，CDR)電路。時脈調整電路300至少會包括偵測電路310、控制電壓產生電路320與壓控震盪器330。然而，依照不同的實作，時脈調整電路300還可以包括其他的元件，本發明並不在此限。
偵測電路310是用以偵測輸入訊號302與輸出訊號304 之間的一個訊號特性差異以產生訊號306。例如，此訊號特性差異可以是相位差或是頻率差，而偵測電路310可為相位偵測器、頻率偵測器或是頻率相位偵測器。
控制電壓產生電路320耦接至偵測電路310，用以根據訊號306來產生控制電壓308。例如，控制電壓產生電路320為一個電荷泵(charge pump)。
壓控震盪器330是耦接至控制電壓產生電路320，並且會接收控制電壓308。在此範例實施例中，壓控振盪器330為電感電容式的壓控振盪器。具體來說，壓控振盪器330包括了電容C1與電感Lvco。壓控震盪器330會根據電容C1與電感Lvco的阻抗特性起振來產生輸出訊號304。其中阻抗特性例如為電容值或是電感值，並且控制電壓308會決定輸出訊號304的震盪頻率。
時脈調整電路300是被設置在一個晶片(chip)中彼此推疊的多個層上，而每一個層是對應到一個光罩製程。特別的是，電感Lvco是被設置在這些層中的焊墊層(pad layer)上，其中，焊墊層可為晶元(Die)中最上層之導電層，焊墊層用以與電連接至引線架(lead frame)的引線(bond wire)電連接。其中，在本範例實施例中，整個電感Lvco皆被設置在焊墊層(pad layer)上。然而，在另一範例實施例中，電感Lvco的一部份被設置在焊墊層(pad layer)上，其他部份被設置在這些層中的非焊墊層上。而焊墊層的材料實質上為鋁或鋁化合物。在此，”實質上為鋁”所指的是焊墊層層中主要材料是鋁或鋁化合物，但本發明並不排除焊墊層中還包括 了其他的雜質。值得注意的是，因為焊墊層通常都相對的較厚，而較厚的金屬層可以降低電感的耗散(dissipation)，因而可以增加電感Lvco的品質因數。此外，由於電感Lvco是設置在焊墊層上，因此不用多增加一個金屬層來設置電感Lvco(不用多增加一個光罩製程)。
圖4是根據另一範例實施例所繪示的時脈調整電路的方塊圖。
請參照圖4，在圖4所示的範例實施例中，時脈調整電路400被實作為鎖相迴路。時脈調整電路400包括了偵測電路310、控制電壓產生電路320、濾波器410、壓控振盪器330與分頻器420。偵測電路310、控制電壓產生電路320與壓控振盪器330已說明如上，在此不再重複贅述。濾波器410是耦接在控制電壓產生電路320與壓控振盪器330之間，用以去除控制電壓308的高頻部分。例如，濾波器410包括了電阻R1與濾波器電容C2，其中電阻R1的第一端耦接在控制電壓產生電路320與壓控振盪器330之間，而電阻R1的第二端是耦接至濾波器電容C2。分頻器420的一端耦接至壓控振盪器330，並且另一端耦接至偵測電路310。分頻器420是用以降低輸出訊號304的頻率並且將輸出訊號304回授給偵測電路310。然而，本領域具有通常知識者應可理解鎖相迴路的運作，在此便不再贅述。
一般來說，在晶片上，濾波器電容C2與電感Lvco佔據了較大的面積。然而，在此範例實施例中，濾波器電容C2是配置 在晶片上除了焊墊層以外的另一層(亦稱第一層)，並且濾波器電容C2是至少部份地佈設於相對於電感Lvco之下方。例如，從垂直於焊墊層的一方向上觀之(以透視的方式來觀察晶片)，濾波器電容C2與電感Lvco之佈設位置是至少部份地重疊。換個角度來說，濾波器電容C2在焊墊層上的投影會與電感Lvco至少部份地重疊，藉此可減少晶片的面積。其中，在本範例實施例中，濾波器電容C2在焊墊層上的投影會完全涵蓋電感Lvco。在另一範例實施例中，濾波器電容C2中至少50%的部份在焊墊層上的投影會與電感Lvco重疊。
圖5是根據一範例實施例繪示晶片的多個層的剖面示意圖。圖6是根據一範例實施例繪示晶片的俯視圖。
請參照圖5，晶片500包括了彼此推疊的焊墊層510、金屬層520與半導體層530。然而，晶片500還可以包括其他的金屬層、半導體層或是任意材料的層，本發明並不在此限。在此範例實施例中，金屬層520的材料實質上為銅或銅化合物，可用以形成各種半導體元件間的傳輸線、電源線、信號線或某些被動元件，如電容。而半導體層530的材料則包括了多晶矽或其他矽化合物，可用以形成此晶片的各種半導體元件，例如電晶體、二極體等半導體元件。其中，電感Lvco是配置在焊墊層510上；而濾波器電容C2則實作為彼此並聯的電容540與電容550，並且電容540與電容550分別配置在金屬層520與半導體530上。具體來說，電容540是由細的金屬線當作電容的兩端，並且金屬線之間留有空 隙或是有介電層。值得注意的是，電容540上金屬線的長度非常長，因此可以當作是電阻R1(參照圖4)。另一方面，電容550是由電晶體或是二極體來形成。若電容550是以電晶體來形成，則此電晶體可以是單載子電晶體，例如金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)或是雙極性接面型電晶體(bipolar junction transistor，BJT)，本發明並不在此限。舉例來說，電晶體552為一個金屬氧化物半導體場效電晶體並且是被當作電容來使用。電晶體552的源極(source)端S與汲極(drain)端D會彼此耦接而形成電容的一端；而電晶體552的閘極(gate)端G則會形成電容的另一端。然而，在另一範例實施例中，電晶體552可為一個雙極性接面型電晶，其中集極(collector)端與射極(emitter)端彼此耦接形成電容的一端；而電晶體552的基極(base)可形成電容的另一端。或者，當電容550是由二極體來形成時，則二極體的兩端便可作為電容550的兩端。在此範例實施例中，濾波器電容C2是實作為電容540與550。然而，在另一範例實施例中，濾波器電容C2也可以僅實作為電容540與電容550的其中之一，本發明並不在此限。
濾波器電容C2是設置在電感Lvco的下方，也就是說，濾波器電容C2在焊墊層510上的投影會與電感Lvco重疊。如圖6所示，從上方來看，電感Lvco與濾波器電容C2是重疊在一起，因此可以減少晶片500的面積。值得注意的是，晶片500可包括金屬層520與半導體層530以外的其他層，而壓控振盪器330、偵 測電路310、分頻器420與控制電壓產生電路320可被配製在任意的一或多個層上，本發明並不在此限。然而，由於濾波器電容C2是配置在電感Lvco的下方，因此濾波器電容C2上的線路可能會因為電磁感應(Electromagnetic induction)而產生渦電流(eddy current)。此渦電流會降低電感Lvco的品質因數。因此，在一範例實施例中，濾波器電容C2上線路的方向會與渦電流垂直，藉此減少渦電流。以下將再舉多個範例實施例來說明濾波器電容C2的不同態樣。
圖7至圖11是根據一範例實施例繪示濾波器電容的示意圖。
在一範例實施例中，濾波器電容C2包括一個半導體元件，並且此半導體元件的一佈局結構從俯視之角度觀之是形成一折線，即此佈局結構形成有一角度，此佈局結構之頂端至尾端的直線距離小於此佈局結構之長度。此折線在焊墊層510上的投影與電感Lvco的兩切線相交並形成兩個夾角(亦稱第一夾角與第二夾角)，並且這兩個夾角不為0度。此半導體元件可以是電晶體或是二極體。例如，當上述的半導體元件為二極體時，則二極體本身的佈局結構便會形成上述的折線。若半導體元件為電晶體，則電晶體的一個輸出端(亦稱第一輸出端)會耦接至另一個輸出端(亦稱第二輸出端)，並且電晶體的一個控制端的佈局結構會形成上述的折線。具體來說，若上述的電晶體為金屬氧化物半導體場效電晶體，則上述兩個輸出端為源極端與汲極端，並且控制端為閘極 端。若電晶體為雙極性接面型電晶體，則上述兩個輸出端為集極端與射極端，並且控制端為基極端。
舉例來說，在圖7的範例實施例中，濾波器電容C2包括了多個電晶體(例如，電晶體701~706)，並且這些電晶體為金屬氧化物半導體場效電晶體。其中所有電晶體的閘極端是彼此耦接，並且源極端與汲極端是彼此耦接。以電晶體701為例，閘極端是呈現”L”形狀，其是透過孔(via)710連接至導線740，並且導線740會耦接至其他電晶體的閘極端。電晶體701的兩個輸出端(即，汲極端與源極端)是透過孔720、730連接至導線750，並且導線750會與其他電晶體的源極端與汲極端耦接。此外，電晶體701中對應至孔730的輸出端(可為汲極端或源極端)會和電晶體702共用。導線740、750的材料可以是金屬或是其他高阻抗的化合物。然而，本發明並不限制電晶體701~706為N型或是P型，也不限制哪一個輸出端要當作汲極端或源極端。
在此範例實施例中，電感Lvco在濾波器電容C2上會感應出渦電流760，而渦電流760的方向(即，逆時鐘或是順時鐘)是對應至電感Lvco的磁場變化方向。濾波器電容C2中一個電晶體的閘極端的佈局結構(layout structure)會形成一折線(例如，折線770)。折線770在焊墊層510上的投影會與電感Lvco的切線781相交並形成夾角771(亦稱第一夾角)。折線770在焊墊層510上的投影會與電感Lvco的切線782相交並形成夾角772(亦稱第二夾角)。夾角771與772不為0度。在此範例實施例中，夾角771與 772是介於40度與140度之間(例如，90度)。換個角度來說，折線770對應的佈局結構形成有一角度，此佈局結構之頂端791至尾端792的直線距離D小於此佈局結構之長度(長度L1加上長度L2)。在圖7的範例實施例中，濾波器電容C2中所有的電晶體的閘極端的佈局結構都呈現”L”型。然而，在其他範例實施例中，不同電晶體的閘極端可以有不同的佈局結構，本發明並不在此限。
請參照圖8，在圖8的範例實施例中，濾波器電容C2包括了多個金屬片段(例如，金屬片段801~804)。這些金屬片段之間的距離d會盡可能的小，並且金屬片段的寬度w也會盡可能的小。通常而言，距離d小於寬度w。然而，本發明並不限制距離d與寬度w為多少。在一範例實施例中，濾波器電容C2中的一個金屬片段會形成一折線，此折線在該焊墊層上的投影與電感Lvco的兩切線相交並形成兩個夾角(亦稱第一夾角與第二夾角)，並且這兩個夾角不為0度。例如，金屬片段820與切線821會形成夾角822，並與切線823會形成夾角824，其中夾角822與夾角824不為0度。在此範例實施例中，圖8中所有的金屬片段都成”L”形排列，其中有若干個金屬片段與電感Lvco的兩個夾角是接近或等於90度(例如，介於40度與140度之間)，藉此可以減少渦電流810。值得注意的是，圖8中每個金屬片段所形成的折線只有一個折角，但在另一範例實施例中，一個金屬片段所形成的折線可以有更多折角，並且本發明並不限制這些折角的角度。或者，不同金屬片段的折角的角度也可以不相同。
請參照圖9，在圖9的範例實施例中，濾波器電容C2包括多個金屬端與介電層，其中介電層是配置在兩個金屬端(亦稱第一金屬端與第二金屬端)之間。舉例來說，介電層920是配置在金屬端910與金屬端930之間；介電層950是配置在金屬端940與金屬端960之間。在此範例實施例中，介電層920與950的材料為多晶系，並且金屬端910、930、940與960的材料為銅或銅化合物。然而，介電層920與950的材料也可以是其他矽化合物或是氧化物，本發明並不在此限。特別的是，從第一金屬端至第二金屬端的延伸線在焊墊層510上的投影會與電感Lvco在介電層上的切線實質地平行或形成小於10度的夾角。舉例來說，金屬端910至金屬端930的延伸線923會與電感Lvco在介電層920上的切線922平行或形成小於10度的夾角；而金屬端940至金屬端960的延伸線953會與電感Lvco在介電層950上的切線952平行或形成小於10度的夾角。藉此，也可以減少渦電流970。
請參照圖10，在圖10的範例實施例中，濾波器電容C2包括了多個電晶體(例如，電晶體1002與1004)。在此範例實施例中，這些電晶體為金屬氧化物半導體場效電晶體。每一個電晶體包括兩個輸出端(即，源極端與汲極端)，並且這些源極端與集極端是彼此耦接。例如，電晶體1002的一個輸出端是耦接至孔1010，而孔1010是耦接至導線1020；而電晶體1002的另一個輸出端則是耦接至孔1012，並且孔1012也是耦接至導線1020。此外，電晶體1002中對應至孔1012的輸出端(可為源極端或是汲極端)會和 電晶體1004共用。然而，本發明並不限制電晶體1002、1004為P型或是N型，也不限制哪一個輸出端要當作汲極端或源極端。另一方面，電晶體1002與1004的閘極端都會耦接至導線1030。其中導線1030會被當作濾波器電容C2的一端，而導線1020會被當作濾波器電容C2的另一端。特別的是，濾波器電容C2中的電晶體為陣列排列，藉此可以減少渦電流1030。在一範例實施例中，導線1020與導線1030的材料為非矽化物(non-salicide)，其可以提供高電組。因此，導線1020與導線1030可被當作是濾波器410的電阻R1。然而，在另一範例實施例中，導線1020與導線1030的材料也可以是金屬，本發明並不在此限。
請參照圖11，在圖11的範例實施例中，濾波器電容C2包括了多個電晶體。這些電晶體例如為金屬氧化物半導體場效電晶體，其中相連接的電晶體會共用一個輸出端。在同一個電晶體中，從一個輸出端到另一個輸出端的一延伸線在焊墊層510上的投影會與電感Lvco形成介於40度與140度之間的夾角。舉例來說，電晶體1120的輸出端1122會與電晶體1130共用。輸出端1122至輸出端1124的延伸線1126會與電感Lvco的切線1128相交並且形成接近90度的夾角。同樣的，電晶體1140的輸出端1144會與電晶體1150共用，並且從輸出端1144至輸出端1142的延伸線1146會與電感Lvco的另一個切線1148相交並也形成接近90度的夾角。在圖11中，這些電晶體在平面上會呈現”金字塔”的排列方式。即，這些電晶體會排列成多個列(或行)，並且每一個列(或行) 上電晶體的數目會依序遞減(或遞增)。然而，在另一實施例中，這些電晶體也可以有不同的排列方式，本發明並不在此限。
值得注意的是，上述的時脈調整電路300是配置在記憶體儲存裝置100中。但本發明並不在此限，在其他範例實施例中，時脈調整電路300也可以配置在一個通訊裝置或是任意形式的電子裝置當中。
[第二範例實施例]
第二範例實施例與第一範例實施例類似，在此僅說明不同之處。在第二範例實施例中，連接器102包括了一個電感與電容。此電感是設置於一個晶元中的一第一層上，並且電容是設置於相同晶元的一第二層上。其中，第一層不同於第二層，並且第一層與第二層可以是焊墊層或是非焊墊層。特別的是，從垂直於第一層的一方向觀之，上述的電感與電容是至少部份地重疊。此電感與電容的佈局方式，可以類似於第一範例實施例中的電感Lvco與濾波器電容C2。即，在第二範例實施例中，連接器102中的電感與電容也可以參考圖7至圖11來設置。值得注意的是，此電感與電容並不限定是用於鎖相迴路或是時脈資料回復電路。也就是說，上述的電感與電容可以有任何的功能與用途，本發明並不在此限。
綜上所述，本發明範例實施例提出的時脈調整電路與記憶體儲存裝置，可以不用增加一層光罩製程，也可以減少晶片的面積。此外，由於電容上的線路會與電感所產生的渦電流垂直， 因此可以減少渦電流的影響，增加電感的品質因數。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
500‧‧‧晶片
510‧‧‧焊墊層
520‧‧‧金屬層
530‧‧‧半導體層
Lvco‧‧‧電感
540、550‧‧‧電容
552‧‧‧電晶體
C2‧‧‧濾波器電容
D‧‧‧汲極端
S‧‧‧源極端
G‧‧‧閘極端

Claims (27)

  1. 一種時脈調整電路，設置在一個晶元上，其中該晶元具有多個層，該時脈調整電路包括：一偵測電路，用以偵測一輸入訊號與一輸出訊號之間的一訊號特性差異以產生一第一訊號；一控制電壓產生電路，耦接至該偵測電路，用以根據該第一訊號產生一控制電壓；以及一壓控振盪器，耦接至該控制電壓產生電路，包括一電感與一電容，其中該壓控震盪器用以接收該控制電壓，並且根據該電感與該電容的一阻抗特性起振以產生該輸出訊號，其中該電感是完全設置在該些層中的一焊墊層上。
  2. 如申請專利範圍第1項所述的時脈調整電路，更包括：一濾波器，耦接在該控制電壓產生電路與該壓控震盪器之間，其中該濾波器包括一濾波器電容，該濾波器電容是設置在該些層的一第一層上，該第一層不同於該焊墊層，並且從垂直於該焊墊層的一方向觀之，該濾波器電容與該電感至少部份地重疊。
  3. 如申請專利範圍第2項所述的時脈調整電路，其中從該方向觀之，該濾波器電容中至少50%的部分與該電感重疊。
  4. 如申請專利範圍第2項所述的時脈調整電路，其中該濾波器電容包括一半導體元件，該半導體元件的一佈局結構形成一折線，該折線在該焊墊層上的投影與該電感的兩切線相交並形成一第一夾角與一第二夾角，並且該第一夾角與該第二夾角不為0度。
  5. 如申請專利範圍第4項所述的時脈調整電路，其中該半導體元件為電晶體或二極體。
  6. 如申請專利範圍第4項所述的時脈調整電路，其中該半導體元件為一電晶體，該電晶體的一第一輸出端耦接至該電晶體的一第二輸出端，並且該電晶體的一控制端的佈局結構形成該折線。
  7. 如申請專利範圍第2項所述的時脈調整電路，其中該濾波器電容包括一金屬片段，該金屬片段形成一折線，該折線在該焊墊層上的投影與該電感的兩切線相交並形成一第一夾角與一第二夾角，並且該第一夾角與該第二夾角不為0度。
  8. 如申請專利範圍第2項所述的時脈調整電路，其中該濾波器電容包括多個金屬片段，並且該些金屬片段成”L”形排列。
  9. 如申請專利範圍第2項所述的時脈調整電路，其中該濾波器電容包括一第一金屬端、第二金屬端與一介電層，該介電層是配置在該第一金屬端與該第二金屬端之間，該第一金屬端至該第二金屬端的一延伸線在該焊墊層上的投影與該電感在該介電層上的一切線平行或該延伸線與該切線形成小於10度的夾角。
  10. 如申請專利範圍第2項所述的時脈調整電路，其中該濾波器電容包括多個電晶體，每一該些電晶體包括一第一輸出端與一第二輸出端，該些第一輸出端與該些第二輸出端彼此耦接，並且該些電晶體為一陣列排列。
  11. 如申請專利範圍第10項所述的時脈調整電路，其中該些第一輸出端與該些第二輸出端是透過一導線彼此耦接，並且該導 線的一材料為非矽化物(non-salicide)。
  12. 如申請專利範圍第2項所述的時脈調整電路，其中該濾波器電容包括一第一電晶體與一第二電晶體，該第一電晶體的一第一輸出端與該第二電晶體的一第一輸出端共用，該第一電晶體的該第一輸出端至該第一電晶體的一第二輸出端的一延伸線在該焊墊層上的投影與該電感的一切線相交並形成一夾角，並且該夾角介於40度至140度之間。
  13. 如申請專利範圍第1項所述的時脈調整電路，其中該焊墊層的一材料實質上為鋁。
  14. 一種記憶體儲存裝置，包括：一連接器，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個實體抹除單元；以及一記憶體控制器，耦接至該連接器與該可複寫式非揮發性記憶體模組，其中，該連接器包括一時脈調整電路，該時脈調整電路是設置在一晶元上，該晶元具有多個層，並且該時脈調整電路包括：一偵測電路，用以偵測一輸入訊號與一輸出訊號之間的一訊號特性差異以產生一第一訊號；一控制電壓產生電路，耦接至該偵測電路，用以根據該第一訊號產生一控制電壓；以及一壓控振盪器，耦接至該控制電壓產生電路，包括一電感與 一電容，其中該壓控震盪器用以接收該控制電壓，並且根據該電感與該電容的一阻抗特性起振以產生該輸出訊號，其中該電感是完全設置在該些層中的一焊墊層上。
  15. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該時脈調整電路更包括：一濾波器，耦接在該控制電壓產生電路與該壓控震盪器之間，其中該濾波器包括一濾波器電容，該濾波器電容是設置在該些層的一第一層上，該第一層不同於該焊墊層，並且從垂直於該焊墊層的一方向上觀之，該濾波器電容與該電感至少部份地重疊。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中從該方向觀之，該濾波器電容中至少50%的部分與該電感重疊。
  17. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該濾波器電容包括一半導體元件，該半導體元件的一佈局結構形成一折線，該折線在該焊墊層上的投影與該電感的兩切線相交並形成一第一夾角與一第二夾角，並且該第一夾角與該第二夾角不為0度。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該半導體元件為電晶體或二極體。
  19. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該半導體元件為一電晶體，該電晶體的一第一輸出端耦接至該電晶體的一第二輸出端，並且該電晶體的一控制端的佈局結構形成該折線。
  20. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該濾波器電容包括一金屬片段，該金屬片段形成一折線，該折線在該焊墊層上的投影與該電感的兩切線相交並形成一第一夾角與一第二夾角，並且該第一夾角與該第二夾角不為0度。
  21. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該濾波器電容包括多個金屬片段，並且該些金屬片段成”L”形排列。
  22. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該濾波器電容包括一第一金屬端、第二金屬端與一介電層，該介電層是配置在該第一金屬端與該第二金屬端之間，該第一金屬端至該第二金屬端的一延伸線在該焊墊層上的投影與該電感在該介電層上的一切線實質地平行或該延伸線與該切線形成小於10度的夾角。
  23. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該濾波器電容包括多個電晶體，每一該些電晶體包括一第一輸出端與一第二輸出端，該些第一輸出端與該些第二輸出端彼此耦接，並且該些電晶體為一陣列排列。
  24. 如申請專利範圍第23項所述的記憶體儲存裝置，其中該些第一輸出端與該些第二輸出端是透過一導線彼此耦接，並且該導線的一材料為非矽化物(non-salicide)。
  25. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該濾波器電容包括一第一電晶體與一第二電晶體，該第一電晶體的一第一輸出端與該第二電晶體的一第一輸出端共用，該第一電晶 體的該第一輸出端至該第一電晶體的一第二輸出端的一延伸線在該焊墊層上的投影與該電感的一切線相交並形成一夾角，並且該夾角介於40度與140度之間。
  26. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該焊墊層的一材料實質上為鋁。
  27. 一種記憶體儲存裝置，包括：一連接器，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個實體抹除單元；以及一記憶體控制器，耦接至該連接器與該可複寫式非揮發性記憶體模組，其中，該連接器包括一電感與一電容，該電感完全設置於一晶元中的一焊墊層上，該電容設置於該晶元的一第一層上，該第一層不同於該焊墊層，並且從垂直於該焊墊層的一方向觀之，該電感與該電容至少部份地重疊。
TW102122987A 2013-06-27 2013-06-27 時脈調整電路與記憶體儲存裝置 TWI556581B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW102122987A TWI556581B (zh) 2013-06-27 2013-06-27 時脈調整電路與記憶體儲存裝置
US14/011,773 US9318155B2 (en) 2013-06-27 2013-08-28 Clock adjusting circuit, memory storage device, and memory control circuit unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102122987A TWI556581B (zh) 2013-06-27 2013-06-27 時脈調整電路與記憶體儲存裝置

Publications (2)

Publication Number Publication Date
TW201501471A TW201501471A (zh) 2015-01-01
TWI556581B true TWI556581B (zh) 2016-11-01

Family

ID=52115451

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102122987A TWI556581B (zh) 2013-06-27 2013-06-27 時脈調整電路與記憶體儲存裝置

Country Status (2)

Country Link
US (1) US9318155B2 (zh)
TW (1) TWI556581B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI554037B (zh) 2015-04-16 2016-10-11 群聯電子股份有限公司 時脈資料回復電路模組、記憶體儲存裝置及相位鎖定方法
CN106160739B (zh) * 2015-04-23 2019-04-23 群联电子股份有限公司 时脉数据恢复电路模块、存储器存储装置及相位锁定方法
US10943317B2 (en) * 2015-06-09 2021-03-09 Relola Inc. Systems and methods for multi-mode communication management
TWI598737B (zh) * 2017-01-20 2017-09-11 群聯電子股份有限公司 參考時脈訊號產生方法、記憶體儲存裝置及連接介面單元
US10839918B1 (en) * 2019-06-24 2020-11-17 Sandisk Technologies Llc Boost converter in memory chip

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080043545A1 (en) * 2004-04-29 2008-02-21 Jan Vink Multiple Data Rate Ram Memory Controller
US20080122029A1 (en) * 2006-11-03 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Inductor utilizing pad metal layer
US20100019300A1 (en) * 2008-06-25 2010-01-28 The Trustees Of Columbia University In The City Of New York Multilayer integrated circuit having an inductor in stacked arrangement with a distributed capacitor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920235A (en) 1997-06-25 1999-07-06 Northern Telecom Limited Voltage controlled oscillator integrated circuit
US6043715A (en) 1997-09-02 2000-03-28 Lucent Technologies Inc. Phase-locked loop with static phase offset compensation
JP2004289703A (ja) * 2003-03-25 2004-10-14 Renesas Technology Corp 通信用半導体集積回路
TWI479489B (zh) * 2012-08-13 2015-04-01 Phison Electronics Corp 資料寫入方法、記憶體控制器與記憶體儲存裝置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080043545A1 (en) * 2004-04-29 2008-02-21 Jan Vink Multiple Data Rate Ram Memory Controller
US20080122029A1 (en) * 2006-11-03 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Inductor utilizing pad metal layer
US20100019300A1 (en) * 2008-06-25 2010-01-28 The Trustees Of Columbia University In The City Of New York Multilayer integrated circuit having an inductor in stacked arrangement with a distributed capacitor

Also Published As

Publication number Publication date
US9318155B2 (en) 2016-04-19
TW201501471A (zh) 2015-01-01
US20150003139A1 (en) 2015-01-01

Similar Documents

Publication Publication Date Title
TWI556581B (zh) 時脈調整電路與記憶體儲存裝置
US20170147246A1 (en) Memory system and operating method thereof
US20170147258A1 (en) Memory system and operating method thereof
US10353625B2 (en) Memory system and operating method of memory system
US20180136860A1 (en) Semiconductor memory device
US10482976B2 (en) Memory device performing UV-assisted erase operation
US20160371025A1 (en) Memory system and operating method thereof
US9804860B2 (en) Memory system having sleep mode and wake up mode and operation method thereof
CN113129970B (zh) 包括页缓冲器的半导体存储器装置
CN112992867A (zh) 半导体存储器装置
CN112133705B (zh) 存储器芯片中的升压转换器
US9007850B2 (en) Page buffer, memory device comprising page buffer, and related method of operation
US9582196B2 (en) Memory system
US20200402592A1 (en) Non-volatile memory device
US20260026007A1 (en) Semiconductor memory device
CN104283554B (zh) 时钟调整电路与存储器储存装置
US20160371004A1 (en) Memory system and operating method thereof
TW201732532A (zh) 資料處理系統及其操作方法
US9583194B2 (en) Memory system and operating method thereof
US20240145424A1 (en) Nand die with wire-bond inductive compensation for altered bond wire bandwidth in memory devices
US20170017409A1 (en) Memory system
JP5547667B2 (ja) 半導体装置
US20240170389A1 (en) Three-dimensional memory devices and system having the same
KR20170114398A (ko) 아날로그 캐패시터
CN108538807B (zh) 一种存储器