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TWI556245B - 電阻式記憶體 - Google Patents

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TWI556245B
TWI556245B TW104105348A TW104105348A TWI556245B TW I556245 B TWI556245 B TW I556245B TW 104105348 A TW104105348 A TW 104105348A TW 104105348 A TW104105348 A TW 104105348A TW I556245 B TWI556245 B TW I556245B
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dielectric constant
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張鼎張
張冠張
蔡宗鳴
朱天健
潘致宏
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國立中山大學
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Description

電阻式記憶體
本發明係關於一種電阻式記憶體；特別是關於一種含有不同介電係數材質的電阻式記憶體。
記憶體(Memory)廣泛的使用在各種電子產品上，隨著資料儲存需求與日俱增，對於記憶體容量以及性能的要求也越來越高，在各種記憶體元件中，電阻式記憶體(RRAM)具有極低的操作電壓、極快的讀寫速度以及高度的元件尺寸可微縮性等優點，有機會取代傳統的快閃記憶體(Flash Memory)以及動態隨機存取記憶體(DRAM)，成為下個世代的記憶體元件主流。
請參閱第1圖所示，其係習知電阻式記憶體之結構示意圖，其中，習知電阻式記憶體9具有一下電極91(如：鉑，Pt)、一第一介質體92(如：K值=3.9)、一第二介質層93(如：K值=25)及一上電極94(如：鉑，Pt)，該下電極91設置該第一介質體92，該第一介質體92設有一通孔921，該第二介質層93設於該通孔921內的下電極91及第一介質體92，且該第二介質層93形成一槽部931，該上電極94由該槽部931內延伸至該槽部931外，並形成一溝部941；其中，該第一介質體92的介電係數(K值)通常遠小於該第二介質層93的介電係數，使該第二介質層93可切換為低阻態(LRS)或高阻態(HRS)，其一實施例可參酌「”Characteristics and Mechanisms of Silicon-Oxide-Based Resistance Random Access Memory”IEEE ELECTRON DEVICE LETTERS,VOL.34,NO.3,MARCH 2013」。
其中，隨著資料處理裝置的體積日趨縮小，記憶體所佔的體積勢必要隨著微縮(reduction)。惟，在習知電阻式記憶體9微縮的情況下，該通孔921之尺寸(via size)亦將縮小，由於該第一介質體92的介電係數小於該第二介質層93的介電係數，如第2圖所示，若通孔尺寸由4.0縮至0.4微米(μm)，則形成電壓的平均值將由9增至12伏特左右。因此，習知電阻式記憶體9的形成(Forming voltage)電壓將隨著通孔尺寸縮小而不斷上升，導致形成電壓穩定性不佳，如記憶體的形成電壓過大，則會進一步造成記憶體元件在集成電路中操作上的問題，如：耗電量大等。
有鑑於此，上述先前技術在實際使用時確有不便之處，亟需進一步改良，以提升其實用性。
本發明係提供一種電阻式記憶體，可提升記憶體的形成電壓穩定性。
本發明揭示一種電阻式記憶體，包含：一第一電極層，具有一設置面；一阻隔體，具有一第一表面、一第二表面及一通孔，該第一表面設於該第一電極層之設置面，該第二表面與該第一表面相對，該通孔貫穿該第一表面及該第二表面，使該第一電極層之設置面裸露於該通孔中，該阻隔體含有一第一介質；一變阻層，設於該通孔中裸露的設置面、該通孔的內壁面及該阻隔體之該第二表面，該變阻層含有一第二介質，該第二介質的介電常數低於該第一介質的介電常數，或該第二介質的介電常數高於該第一介質的介電常數之值不大於2；及一第二電極層，設於該變阻層表面。
所述阻隔體另含有一第三介質，該第三介質的介電常數與該第一介質的介電常數不同，該第一介質分布的區域及該第三介質分布的區域不同，該第一介質分布的區域及該第三介質分布的區域鄰接該變阻層。
所述第一介質分布的區域可鄰近該第一電極層。
所述變阻層可形成一槽部，該槽部位於該阻隔體的通孔內。
所述第二電極層可由該槽部內延伸至該槽部外，該第二電極層可形成一溝部，該溝部可位於該變阻層的槽部內。
所述第二電極層可充滿該變阻層的槽部，該第二電極層可形成一凸部，該凸部可位於該變阻層的槽部外。
所述變阻層的第二介質材料可為二氧化鉿與二氧化矽的組成物，該二氧化鉿佔該組成物之莫爾百分比值可為1~10%。
所述阻隔體的第一介質材料可為二氧化矽。
上揭電阻式記憶體，藉由該變阻層中第二介質的介電常數低於該阻隔體中第一介質的介電常數，或該第二介質的介電常數高於該第一介質的介電常數之值不大於2，達成「維持形成電壓的穩定性」功效；另，該阻隔體可包含該第一介質及第三介質，達成「易於調整介電常數」功效；又，該第二電極層可向上禿出而形成該凸部，達成「簡化製造過程」及「減少製程成本」等功效。因此，相較習知電阻式記憶體的形成電壓隨通孔尺寸縮小而不斷上升，本發明電阻式記憶體可避免記憶體元件在集成電路中操作上的問題。
〔本發明〕
1‧‧‧第一電極層
1a‧‧‧設置面
2,2’‧‧‧阻隔體
2a,2a’‧‧‧第一表面
2b,2b’‧‧‧第二表面
21,21’‧‧‧通孔
22’‧‧‧第一介質分布的區域
23’‧‧‧第三介質分布的區域
3‧‧‧變阻層
31‧‧‧槽部
4,4’‧‧‧第二電極層
41‧‧‧溝部
4a’‧‧‧凸部
〔習知］
9‧‧‧習知電阻式記憶體
91‧‧‧下電極
92‧‧‧第一介質體
921‧‧‧通孔
93‧‧‧第二介質層
931‧‧‧槽部
94‧‧‧上電極
941‧‧‧溝部
第1圖：係習知電阻式記憶體之側面剖視圖。
第2圖：係習知電阻式記憶體之形成電壓與通孔尺寸的關係圖。
第3圖：係本發明電阻式記憶體第一實施例之側面剖視圖。
第4圖：係本發明電阻式記憶體第一實施例之形成電壓與通孔尺寸的關係圖。
第5a圖：係習知電阻式記憶體之第二介質的介電係數遠高於第一介 質的介電係數之電場強度的電腦模擬造影影像圖。
第5b圖：係本發明電阻式記憶體第一實施例之第二介質的介電係數高於第一介質的介電係數之值不大於2之電場強度的電腦模擬造影影像圖。
第5c圖：係本發明電阻式記憶體第一實施例之第二介質的介電係數低於第一介質的介電係數之電場強度的電腦模擬造影影像圖。
第6圖：係本發明電阻式記憶體第二實施例之側面剖視圖。
第7圖：係本發明電阻式記憶體第三實施例之側面剖視圖。
第8圖：係本發明電阻式記憶體第四實施例之側面剖視圖。
為讓本發明之上述及其他目的、特徵及優點能更明顯易懂，下文特舉本發明之較佳實施例，並配合所附圖式，作詳細說明如下：請參閱第3圖所示，其係本發明之電阻式記憶體第一實施例的側面剖視圖。其中，該電阻式記憶體第一實施例可包含一第一電極層1、一阻隔體2、一變阻層3及一第二電極層4，該阻隔體2設於該第一電極層1，並形成一通孔21用以露出該第一電極層1，該阻隔體2含有一第一介質；該變阻層3由該通孔21內露出的第一電極層1向外延伸至該通孔21外的阻隔體2表面，該變阻層3含有一第二介質，該第二介質的介電常數(K2)低於該第一介質的介電常數(K1)；該第二電極層4設於該變阻層3表面。
在此實施例中，該第一電極層1可由導電材料構成，如：氮化鈦(TiN)或鉑(Pt)等，該第一電極層1具有一設置面1a；該阻隔體2可由該第一介質構成，如：二氧化矽(SiO2)，其介電係數為3.9，該阻隔體2另具有一第一表面2a及一第二表面2b，該第一表面2a設於該第一電極層1之設置面1a，該第二表面2b與第一表面2a相對，該通孔21貫穿 該第一表面2a及第二表面2b，使該第一電極層1之設置面1a可裸露於該通孔21中；該變阻層3可由該第二介質構成，如：二氧化鉿(HfO2)與二氧化矽的組成物，二氧化鉿佔該組成物之莫爾百分比值可為1~10%，使該組成物的介電係數可介於3.9至5.9之間，該第二介質的介電常數(K2)與該第一介質的介電常數(K1)之差值介於0至2之間(0<K2-K1≦2)，以利電場集中於該變阻層3，該變阻層3設於該通孔21中裸露的設置面1a、該通孔21的內壁面及該阻隔體2之第二表面2b，該變阻層3可向下凹入而形成一槽部31(如：利用蝕刻技術等)，該槽部31位於該阻隔體2的通孔21內；該第二電極層4可由導電材料構成，如：銦錫氧化物(ITO)或鉑(Pt)等，該第二電極層4可由該變阻層3之槽部31內延伸至該槽部31外，並向下凹入而形成一溝部41，該溝部41位於該變阻層3的槽部3內；又，上述通孔21、槽部31、溝部41的形狀可依實際需求而調整，在此並不設限。
請參閱第4圖所示，其係本發明電阻式記憶體第一實施例之形成電壓與通孔尺寸的關係圖。其中，若通孔尺寸由4.0縮至0.4微米，該電阻式記憶體的形成電壓仍維持一定的數值範圍(平均值約10至11伏特左右)，確實可保持形成電壓的穩定性。以下係以電腦模擬造影影像圖說明本發明電阻式記憶體第一實施例與習知電阻式記憶體相較之電場強度分布情況，其中，電阻式記憶體外加的工作電壓皆為15伏特(V)。
請參閱第5a圖所示，其係習知電阻式記憶體之第二介質的介電係數遠高於第一介質的介電係數之電場強度的電腦模擬造影影像圖。其中，由電場強度(E)的代表色可知，當習知電阻式記憶體之第二介質的介電係數(K2=25)遠高於該第一介質的介電係數(K1=3.9)時，習知電阻式記憶體之電場分散於第一介質體及第二介質層，電場較強的區域(E為5以上的黃紅色部分)未完全集中於介電係數(K2=25)的中間區域， 隨著電阻式記憶體元件的尺寸微縮化，電場強度分布不集中的情況將每況愈下，須外加更大電壓才可使其崩潰而改變電阻值，導致電阻式記憶體之形成電壓穩定性不佳。
請參閱第5b圖所示，其係本發明電阻式記憶體第一實施例之第二介質的介電係數高於第一介質的介電係數之值不大於2之電場強度的電腦模擬造影影像圖。其中，由電場強度(E)的代表色可知，當該電阻式記憶體第一實施例之第二介質的介電係數(K2=3.9~5.9)高於該第一介質的介電係數(K1=3.9)之值不大於2，該電阻式記憶體第一實施例之電場可集中於介電係數(K2=3.9~5.9)的中間區域，達成提高電阻式記憶體之形成電壓穩定性的效果。
請參閱第5c圖所示，其係本發明電阻式記憶體第一實施例之第二介質的介電係數低於第一介質的介電係數之電場強度的電腦模擬造影影像圖。其中，由電場強度(E)的代表色可知，當該電阻式記憶體第一實施例之第一介質的介電係數(K1=25)遠大於該第二介質的介電係數(K2=3.9~5.9)時，由於該電阻式記憶體第一實施例之電場僅集中分佈於介電係數(K2=3.9~5.9)的中間區域，達成電阻式記憶體之形成電壓穩定性佳的效果。
因此，本發明電阻式記憶體第一實施例使用時，可於該第一電極層1及第二電極層4施加一外在電場，以驅動該變阻層3中的氧離子，而主導該變阻層3的電阻值切換成高阻態(HRS)或低阻態(LRS)。值得注意的是，由於該變阻層3中第二介質的介電常數(K2)高於該阻隔體2中第一介質的介電常數(K1)之值不大於2，或該變阻層3中第二介質的介電常數(K2)低於該阻隔體2中第一介質的介電常數(K1)，當該外加電場作用於該變阻層3時，電場將集中於該變阻層3，而不被該阻隔體2分散，因此所需之崩潰電壓並不會改變，可以提高形成電壓的穩定性。
且，本發明電阻式記憶體第一實施例的體積縮小時，其形成電壓並不會隨著升高，可以達成「維持形成電壓的穩定性」功效，相較習知電阻式記憶體的形成電壓隨通孔尺寸縮小而不斷上升，本發明電阻式記憶體第一實施例可避免習知記憶體元件在集成電路中操作上的問題。
請參閱第6圖所示，其係本發明電阻式記憶體第二實施例之側面剖視圖。其中，該電阻式記憶體第二實施例包含該第一電極層1、阻隔體2、變阻層3及一第二電極層4’，該第二電極層4’與第一實施例的第二電極層4的材質大致相同，第一實施例的第二電極層4與第二實施例的第二電極層4’差異在於，該第二電極層4’充滿該變阻層3的槽部31，該第二電極層4’可向上禿出而形成一凸部4a’，使該凸部41’位於該變阻層3的槽部31外。
如此，本發明電阻式記憶體第二實施例之第二電極層4’無須利用蝕刻製程形成向下凹入的構造，即可提供電性連接外在電場的功能，且該第二電極層4’無須覆蓋該變阻層3的大量表面，可以達成「簡化製造過程」及「減少製程成本」等功效。而且，本發明電阻式記憶體第二實施例的變阻層3中第二介質的介電常數高於該阻隔體2中第一介質的介電常數之值不大於2，或該變阻層3中第二介質的介電常數低於該阻隔體2中第一介質的介電常數，同樣可在體積縮小時，維持形成電壓的穩定性，避免記憶體元件在集成電路中操作上的問題，其理由已說明如前，在此容不贅述。
請參閱第7圖所示，其係本發明電阻式記憶體第三實施例之側面剖視圖。其中，該電阻式記憶體第三實施例包含該第一電極層1、一阻隔體2’、該變阻層3及第二電極層4，該阻隔體2’可形成一通孔21’用以露出該第一電極層1，該阻隔體2’另具有一第一表面2a’及一第二表面2b’，該第一表面2a’設於該第一電極層1之設置面1a，該第二表面2b’與第一表 面2a’相對，該通孔21’貫穿該第一表面2a’及第二表面2b’，使該第一電極層1之設置面1a裸露於該通孔21’中。
其中，該第三實施例的阻隔體2’與第一實施例的阻隔體2差異可在於，該阻隔體2’除包含該第一介質外，另含有一第三介質，該第三介質的介電常數(K3)可與該第一介質的介電常數(K1)不同，該第三介質的可為任意絕緣層(如：SiO2或HfO2或任意比例混和)，惟該第三介質亦可和第一介質相同，僅須維持該第一介質的介電常數(K1)與該第二介質的介電常數(K2)間的關係即可；該第一介質分布的區域22’及該第三介質分布的區域23’不同，如：該區域22’、23’可形成二鄰接的材料層，該第一介質分布的區域22’及該第三介質分布的區域23’可鄰接該變阻層3，該第一介質分布的區域22’可鄰近該第一電極層1，該第一電極層1鄰接的第一介質分布的區域22’及該變阻層3局部的厚度可為相同。
如此，本發明電阻式記憶體第三實施例可利用不同介質及其分布區域調整該阻隔體2’的介電常數，以維持該變阻層3中第二介質的介電常數高於該阻隔體2中第一介質的介電常數之值不大於2，或該變阻層3的介電常數低於該阻隔體2’的介電常數之關係，可以達成「易於調整介電常數」功效。而且，本發明電阻式記憶體第三實施例的變阻層3中第二介質的介電常數低於該阻隔體2’中第一介質的介電常數，同樣可在體積縮小時，維持形成電壓的穩定性，避免記憶體元件在集成電路中操作上的問題。
請參閱第8圖所示，其係本發明電阻式記憶體第四實施例之側面剖視圖。其中，該電阻式記憶體第四實施例可組合上述第一、二、三實施例而成，該第四實施例包含該第一電極層1、阻隔體2’、該變阻層3及第二電極層4’，該阻隔體2’可形成露出該第一電極層1之通孔21’，該通孔21’貫穿該第一表面2a’及第二表面2b’，該阻隔體2’可包含該第一介質及第三介質，該第三介質的介電常數與該第一介質的介電常數不同，該 第一介質分布的區域22’及該第三介質分布的區域23’不同，該第一介質分布的區域22’及該第三介質分布的區域23’鄰接該變阻層3，該第一介質分布的區域22’鄰近該第一電極層1，該第一電極層1鄰接的第一介質分布的區域22’及該變阻層3局部的厚度可為相同；該第二電極層4’可向上禿出而形成凸部41’，該凸部41’位於該變阻層3的槽部31外，惟不以此為限。
如此，本發明電阻式記憶體第四實施例可以達成上述「簡化製造過程」、「減少製程成本」及「易於調整介電常數」等功效。而且，本發明電阻式記憶體第四實施例同樣可在體積縮小時，維持形成電壓的穩定性，避免記憶體元件在集成電路中操作上的問題。
藉由前揭之技術手段，本發明之電阻式記憶體上述實施例的主要特點列舉如下：該電阻式記憶體包含該第一電極層、阻隔體、變阻層及第二電極層，該第一電極層具有該設置面；該阻隔體具有該第一表面、第二表面及通孔，該第一表面設於該第一電極層之設置面，該第二表面與該第一表面相對，該通孔貫穿該第一表面及該第二表面，使該第一電極層之設置面裸露於該通孔中，該阻隔體含有該第一介質；該變阻層設於該通孔中裸露的設置面、該通孔的內壁面及該阻隔體之第二表面，該變阻層含有該第二介質，該第二介質的介電常數高於該第一介質的介電常數之值不大於2(差值僅介於0至2)，或該第二介質的介電常數(K2)低於該第一介質的介電常數(K1)；該第二電極層設於該變阻層表面。
藉此，本發明電阻式記憶體上述實施例的體積縮小時，其形成電壓並不會隨著升高，可以達成「維持形成電壓的穩定性」功效，相較習知電阻式記憶體的形成電壓隨通孔尺寸縮小而不斷上升，本發明電阻式記憶體上述實施例可避免記憶體元件在集成電路中操作上的問題。
另，本發明電阻式記憶體上述實施例藉由該阻隔體包含該第一介質及第三介質，該第三介質的介電常數與該第一介質的介電常數不 同，該第一介質分布的區域及該第三介質分布的區域不同，該第一介質與該第三介質鄰接該變阻層，該第一介質分布的區域鄰近該第一電極層，該第一電極層鄰接的第一介質分布的區域及該變阻層局部的厚度可為相同，可以達成「易於調整介電常數」功效；又，該第二電極層可向上禿出而形成該凸部，該凸部位於該變阻層的槽部外，可以達成「簡化製造過程」及「減少製程成本」等功效。
雖然本發明已利用上述較佳實施例揭示，然其並非用以限定本發明，任何熟習此技藝者在不脫離本發明之精神和範圍之內，相對上述實施例進行各種更動與修改仍屬本發明所保護之技術範疇，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧第一電極層
1a‧‧‧設置面
2‧‧‧阻隔體
2a‧‧‧第一表面
2b‧‧‧第二表面
21‧‧‧通孔
3‧‧‧變阻層
31‧‧‧槽部
4‧‧‧第二電極層
41‧‧‧溝部

Claims (13)

  1. 一種電阻式記憶體，包含：一第一電極層，具有一設置面；一阻隔體，具有一第一表面、一第二表面及一通孔，該第一表面設於該第一電極層之設置面，該第二表面與該第一表面相對，該通孔貫穿該第一表面及該第二表面，使該第一電極層之設置面裸露於該通孔中，該阻隔體含有一第一介質；一變阻層，設於該通孔中裸露的設置面、該通孔的內壁面及該阻隔體之該第二表面，該變阻層含有一第二介質，該第二介質的介電常數低於該第一介質的介電常數；及一第二電極層，設於該變阻層表面。
  2. 一種電阻式記憶體，包含：一第一電極層，具有一設置面；一阻隔體，具有一第一表面、一第二表面及一通孔，該第一表面設於該第一電極層之設置面，該第二表面與該第一表面相對，該通孔貫穿該第一表面及該第二表面，使該第一電極層之設置面裸露於該通孔中，該阻隔體含有一第一介質；一變阻層，設於該通孔中裸露的設置面、該通孔的內壁面及該阻隔體之該第二表面，該變阻層含有一第二介質，該第二介質的介電常數高於該第一介質的介電常數之值不大於2；及一第二電極層，設於該變阻層表面。
  3. 根據申請專利範圍第1或2項所述之電阻式記憶體，其中該阻隔體另含有一第三介質，該第三介質的介電常數與該第一介質的介電常數不同，該第一介質分布的區域及該第三介質分布的區域不同，該第一介質分布的區域及該第三介質分布的區域鄰接該變阻層。
  4. 根據申請專利範圍第3項所述之電阻式記憶體，其中該第一介質分布的區域鄰近該第一電極層。
  5. 根據申請專利範圍第1或2項所述之電阻式記憶體，其中該變阻層形成一槽部，該槽部位於該阻隔體的通孔內。
  6. 根據申請專利範圍第3項所述之電阻式記憶體，其中該變阻層形成一槽部，該槽部位於該阻隔體的通孔內。
  7. 根據申請專利範圍第5項所述之電阻式記憶體，其中該第二電極層由該槽部內延伸至該槽部外，該第二電極層形成一溝部，該溝部位於該變阻層的槽部內。
  8. 根據申請專利範圍第6項所述之電阻式記憶體，其中該第二電極層由該槽部內延伸至該槽部外，該第二電極層形成一溝部，該溝部位於該變阻層的槽部內。
  9. 根據申請專利範圍第5項所述之電阻式記憶體，其中該第二電極層充滿該變阻層的槽部，該第二電極層形成一凸部，該凸部位於該變阻層的槽部外。
  10. 根據申請專利範圍第6項所述之電阻式記憶體，其中該第二電極層充滿該變阻層的槽部，該第二電極層形成一凸部，該凸部位於該變阻層的槽部外。
  11. 根據申請專利範圍第2項所述之電阻式記憶體，其中該變阻層的第二介質為二氧化鉿與二氧化矽的組成物。
  12. 根據申請專利範圍第11項所述之電阻式記憶體，其中該二氧化鉿佔該組成物之莫爾百分比值為1~10%。
  13. 根據申請專利範圍第2項所述之電阻式記憶體，其中該阻隔體的第一介質為二氧化矽。
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