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TWI555213B - 快閃記憶體閘極結構及其製作方法 - Google Patents

快閃記憶體閘極結構及其製作方法 Download PDF

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TWI555213B
TWI555213B TW103130630A TW103130630A TWI555213B TW I555213 B TWI555213 B TW I555213B TW 103130630 A TW103130630 A TW 103130630A TW 103130630 A TW103130630 A TW 103130630A TW I555213 B TWI555213 B TW I555213B
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conductive layer
patterned
flash memory
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許正源
應宗樺
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力晶科技股份有限公司
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Description

快閃記憶體閘極結構及其製作方法
本發明係關於一種快閃記憶體閘極結構及其製作方法，尤指一種使得選擇閘極結構與浮置閘極結構之間的間隙縮小的閘極結構及其製作方法。
快閃記憶體(flash memory)係一種非揮發性(non-volatile)記憶體，其在缺乏外部電源供應時，亦能夠保存儲存在記憶體中的資訊內容。近幾年來，由於快閃記憶體具有可重複寫入以及可被電抹除等優點，因此，已被廣泛地應用在行動電話(mobile phone)、數位相機(digital camera)、遊戲機(video player)、個人數位助理(personal digital assistant,PDA)等電子產品或正在發展中的系統單晶片(system on a chip,SOC)中。
然而，現有的分離閘(split gate)快閃記憶體在製作過程中容易遇到選擇閘極與控制閘極對準偏差(overlay shift)的問題，並且製作步驟繁複，因此需要改善。
有鑑於此，本發明提供一種新穎的快閃記憶體閘極結構及其製作方法以解決上述問題。
根據本發明之一較佳實施例，本發明提供一種快閃記憶體閘極結構的製作方法，包含：首先提供一基底，基底包含一陣列區，再依序形成一第一絶緣層、一第一導電層和一第二絶緣層，覆蓋基底的陣列區，然後在第 一導電層和第二絶緣層內形成至少一第一溝渠，之後形成一第二導電層和一遮罩層於陣列區並且覆蓋第二絶緣層，其中第二導電層填滿第一溝渠，接續形成複數個圖案化遮罩層，接著於各個圖案化遮罩層之兩側各形成一側壁子，最後以圖案化遮罩層與側壁子為遮罩蝕刻第一導電層，直至第一絶緣層曝露出來，以形成一第一閘極結構和一第二閘極結構，其中第一閘極結構包含第一溝渠，並且該第一閘極結構與第二閘極結構之間具有一間隙。
根據本發明之另一較佳實施例，一種快閃記憶體結構，包含：一第一閘極結構、一第二閘極結構以及一源極與一汲極分別設置於快閃記憶體結構之兩側，第一閘極結構與第二閘極結構係相鄰地形成於一基底上，並且兩者之間具有一間隙，第一閘極結構與第二閘極結構分別包含：一第一絕緣層、一第一導電層、一第二絕緣層、一第二導電層、一遮罩層、以及一側壁子覆蓋於遮罩層之側壁，其中第一閘極結構之第二絕緣層與第一導電層具有一溝渠，並且第二導電層係延伸至溝渠與該第一導電層相連接；其中第一閘極結構係作為一選擇閘極，第二閘極結構係作為一控制閘極以及一浮置閘極。
根據本發明之另一較佳實施例，一種快閃記憶體結構的讀取方法，快閃記憶體結構包含一第一閘極結構以及一第二閘極結構形成於一基底上，第一閘極結構包含一選擇閘極，第二閘極結構包含一控制閘極，其中第一閘極結構與第二閘極結構之間具有一間隙，並且快閃記憶體結構兩側之基底中分別有一源極以及一汲極，讀取方法包含：於選擇閘極施加Vcc電壓，於基底施加0伏特電壓，於源極施加0伏特電壓，於汲極施加1伏特電壓，以及於控制閘極施加Vcc電壓。
根據本發明之另一較佳實施例，一種快閃記憶體結構的寫入方法，快閃記憶體結構包含一第一閘極結構以及一第二閘極結構形成於一基底上，第一閘極結構包含一選擇閘極，第二閘極結構包含一控制閘極，其中第一閘極結構與第二閘極結構之間具有一間隙，並且快閃記憶體結構兩側之基底中 分別有一源極以及一汲極，寫入方法包含：於選擇閘極施加1~4伏特電壓，於基底施加0伏特電壓，於源極施加3~5.5伏特電壓，於汲極施加0伏特電壓或是1~2微安培，以及於該控制閘極施加8.5~13電壓。
根據本發明之另一較佳實施例，一種快閃記憶體結構的抹除方法，快閃記憶體結構包含一第一閘極結構以及一第二閘極結構形成於一基底上，第一閘極結構包含一選擇閘極，第二閘極結構包含一控制閘極，其中第一閘極結構與第二閘極結構之間具有一間隙，並且快閃記憶體結構兩側之基底中分別有一源極以及一汲極，抹除方法包含：於選擇閘極施加0伏特電壓，於基底施加7~11伏特電壓，源極維持浮置或是0伏特，於汲極施加0伏特電壓或者維持浮置，以及於控制閘極施加-7~-11伏特電壓。
一種快閃記憶體結構的抹除方法，快閃記憶體結構包含一第一閘極結構以及一第二閘極結構形成於一基底上，第一閘極結構包含一選擇閘極，第二閘極結構包含一控制閘極，其中第一閘極結構與第二閘極結構之間具有一間隙，並且快閃記憶體結構兩側之基底中分別有一源極以及一汲極，抹除方法包含：於選擇閘極施加0伏特電壓，於基底施加0伏特電壓，源極施加5~9伏特電壓，於汲極施加0伏特電壓或者維持浮置，以及於控制閘極施加-7~-11伏特電壓。
10‧‧‧基底
12‧‧‧第一絶緣層
12’‧‧‧圖案化第一絶緣層
14‧‧‧第一導電層
14’‧‧‧圖案化第一導電層
16‧‧‧第二絶緣層
16’‧‧‧圖案化第二絶緣層
18‧‧‧圖案化遮罩層
20‧‧‧溝渠
22‧‧‧第二導電層
22’‧‧‧圖案化第二導電層
24‧‧‧遮罩層
24’‧‧‧圖案化遮罩層
26‧‧‧圖案化光阻層
28‧‧‧側壁子材料層
30‧‧‧側壁子
32‧‧‧第一閘極結構
34‧‧‧第二閘極結構
100‧‧‧快閃記憶體閘極結構
102‧‧‧源極
104‧‧‧汲極
第1圖至第7圖為根據本發明之較佳實施例所繪示的快閃記憶體閘極的製作方法示意圖；第8A圖為根據本發明之一較佳實施例所繪示的快閃記憶體閘極的製作方法之變化型；第8B圖為根據本發明之一較佳實施例所繪示的快閃記憶體閘極的製作方法之變化型；第8C圖為根據本發明之一較佳實施例所繪示的快閃記憶體閘極的製作 方法之變化型；第9A圖為根據本發明之一較佳實施例所繪示的快閃記憶體閘極結構的變化型；第9B圖為根據本發明之一較佳實施例所繪示的快閃記憶體閘極結構的變化型；第9C圖為根據本發明之一較佳實施例所繪示的快閃記憶體閘極結構的變化型。
第10圖表示本發明快閃記憶體結構在不同模式下的操作電壓。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
第1圖至第7圖為根據本發明之較佳實施例繪示的快閃記憶體閘極的製作方法示意圖。
首先提供一基底10，基底10包含一陣列區A，接著依序形成一第一絶緣層12、一第一導電層14和一第二絶緣層16。第一絶緣層12和第二絶緣層16可以各自地為單層或複數層的絕緣材料所構成，包括矽氧化物、氮氧化物或高介電常數介電層。根據本發明之較佳實施例，第一絶緣層12為氧化矽，第二絶緣層16為氧化矽和氮化矽所組成的複數材料層，例如：氧化矽-氮化矽-氧化矽或者氧化矽-氮化矽-氧化矽-氮化矽等。第一導電層14可以為多晶矽、金屬矽化物或具有特定功函數的金屬材料，根據本發明之較佳實施例，第一導電層14可以為多晶矽。
之後如第2圖所示，形成一圖案化遮罩層18，並且圖案化遮罩層18曝露部分陣列區A的第二絶緣層16，然後以圖案化遮罩層18為遮罩，蝕刻第二絶緣層16和第一導電層14，以在第一導電層14和第二絶緣層16中形成複數個溝渠20，接著移除圖案化遮罩層18。
如第3圖所示，依序形成一第二導電層22和一遮罩層24覆蓋陣列區A的第二絶緣層16並且第二導電層22填滿在陣列區A的溝渠20。第二導電層22可以為多晶矽、金屬矽化物或具有特定功函數的金屬材料，遮罩層24可以為氮化矽或是其它合適的材料。
如第4圖所示，利用微影及顯影製程，形成一圖案化光阻層26，並且曝露部分陣列區A的遮罩層24，詳細來說，圖案化光阻層26定義出後續選擇閘極結構、控制閘極結構和浮置閘極結構的位置。接著如第5圖所示，以圖案化光阻26為遮罩，蝕刻遮罩層24並且以第二導電層22作為蝕刻停止層，以在陣列區A內形成多個圖案化遮罩層24’，接著，移除圖案化光阻26。如第6圖所示，在各個圖案化遮罩層24’上順應地形成一側壁子材料層28，如第7圖所示，乾蝕刻陣列區A的側壁子材料層28，於各個圖案化遮罩層24’之兩側各形成一側壁子30，再以側壁子30和圖案化遮罩層24’為遮罩以自我對準的方式，依序蝕刻第二導電層22、第二絶緣層16、第一導電層14和第一絶緣層12，直至基底10曝露出來，以形成圖案化第一絶緣層12’、圖案化第一導電層14’、圖案化第二絶緣層16’和圖案化第二導電層22’並且形成一第一閘極結構32和一第二閘極結構34，其中第一閘極結構32包含了圖案化第一絶緣層12’、圖案化第一導電層14’、圖案化第二絶緣層16’、圖案化第二導電層22’和溝渠20，此外，第一閘極結構32之後會作為一選擇閘極結構，第二閘極結構34中的圖案化第二導電層22’和圖案化第二絶緣層16’之後會作為一控制閘極結構，而圖案化第一導電層14’和第一絶緣層12’之後會作為一浮置閘極結構。至此，本發明之快閃記憶體結構100業已完成，之後並於快閃閘極結構100左右兩側之基底中形成一源極102以及一汲極104。
請繼續參閱第7圖，第一閘極結構32以及第二閘極結構34之間具有一微小間隙D，根據本發明之較佳實施例，微小間隙D係介於50埃至400埃之間，此外，微小間隙D的正下方之基底10中沒有包含源極102或汲極104，另外，在前述步驟所形成的源極102和汲極104之位置，也可以用 另一種方式描述如下：源極102和汲極104分別形成在第一閘極結構32和第二閘極結構34與微小間隙D相對之一側之基底10中。此外，根據本發明之另一實施例，第一閘極結構32與第二閘極結構34頂面的圖案化遮罩層24’以及側壁子30可以被移除。
在前述第4圖，以圖案化光阻26為遮罩，蝕刻遮罩層24時，係以第二導電層22作為蝕刻停止層，根據本發明的其它較佳實施例，蝕刻遮罩層24時，也可以分別以第二絶緣層16、第一導電層14作為蝕刻停止層，請同時參閱第5圖至第7圖以及第8A圖、第8B圖和第8C圖，如第8A圖所示，在蝕刻遮罩層24之後，以圖案化光阻26為遮罩繼續蝕刻第二導電層22，以第二絶緣層16作為蝕刻停止層，然後形成複數個圖案化第二導電層22’，並且第7圖中所形成的側壁子30就會由各個圖案化遮罩層24’向下延伸至並覆蓋各個圖案化第二導電層22’之側壁；如第8B圖所示，在蝕刻該遮罩層24之後，以圖案化光阻26為遮罩繼續蝕刻第二導電層22和第二絶緣層16，以第一導電層14作為蝕刻停止層，然後形成複數個圖案化第二導電層22’和複數個圖案化第二絶緣層16’，並且第7圖中所形成的側壁子30會由各個圖案化遮罩層24’向下延伸至並覆蓋各個圖案化第二導電層22’之側壁以及圖案化第二絶緣層16’之側壁；如第8C圖所示，在蝕刻遮罩層24之後，以圖案化光阻26為遮罩繼續蝕刻第二導電層22、第二絶緣層16和第一導電層14，直到在第一導電層14內形成多個溝渠42，並且可以選擇性地曝露出第一絶緣層12。因此形成圖案化第二導電層22’、圖案化第二絶緣層16’、圖案化的第一導電層14’和多個溝渠42，並且第7圖中所形成的側壁子30會由各個圖案化遮罩層24’向下延伸至並覆蓋各個圖案化第二導電層22’、圖案化第二絶緣層16’、圖案化第一導電層14’和溝渠42。
前述的第8A圖、第8B圖和第8C圖，在後續步驟中以圖案化遮罩層24’以及側壁子30為遮罩進行蝕刻至基底10表面，最後形成如第9A圖、第9B圖和第9C圖中所示的快閃記憶體結構100，第9A圖為接續第8A圖； 第9B圖為接續第8B圖；第9C為接續為第8C圖。
請同時參閱第7圖和第10圖，第10圖表示本發明快閃記憶體結構在不同模式下的操作電壓，本發明之快閃記憶體結構100包含之第一閘極結構32與第二閘極結構34之間具有一微小間隙D，因此在進行抹除(erase)時可利用福勒-諾德漢穿遂(Fowler-Nordheim tunneling)效應或者是能帶對能帶穿隧(Band-To-Band Tunneling)效應。根據本發明之較佳實施例，快閃記憶體結構100在進行寫入時，係於選擇閘極施加1~4伏特電壓，基底10施加0伏特電壓，源極102施加3~5.5伏特電壓，汲極104施加0伏特電壓或1~2微安培，控制閘極施加8.5~13伏特電壓。快閃記憶體結構100在進行讀取時，係於選擇閘極施加供電電壓(Vcc)電壓，基底10施加0伏特電壓，源極102施加0伏特電壓，汲極104施加1伏特電壓，控制閘極施加Vcc電壓。快閃記憶體結構100利用福勒-諾德漢穿遂效應進行抹除時，係於選擇閘極施加0伏特電壓，基底10施加7~11伏特電壓，源極102維持浮置(floating)或是0伏特，汲極104施加0伏特電壓或者維持浮置，控制閘極施加-7~-11伏特電壓。快閃記憶體結構100利用能帶對能帶穿隧效應進行抹除時，係於選擇閘極施加0伏特電壓，基底10施加0伏特電壓，源極102施加5~9伏特電壓，汲極104施加0伏特電壓或者維持浮置，控制閘極施加-7~-11伏特電壓。
本發明利用側壁子以自我對準的方式定義出第一閘極結構和第二閘極結構之間的間隙，因此第一閘極結構和第二閘極結構之間的間隙可以比一般使用光罩定義的間隙更小，也可以避免光罩定義時所發生的位移問題。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧基底
12‧‧‧第一絶緣層
12’‧‧‧圖案化第一絶緣層
14’‧‧‧圖案化第一導電層
16’‧‧‧圖案化第二絶緣層
20‧‧‧溝渠
22’‧‧‧圖案化第二導電層
24’‧‧‧圖案化遮罩層
30‧‧‧側壁子
32‧‧‧第一閘極結構
34‧‧‧第二閘極結構
100‧‧‧快閃記憶體結構
102‧‧‧源極
104‧‧‧汲極

Claims (11)

  1. 一種快閃記憶體的製作方法，包含：提供一基底，該基底包含一陣列區；依序形成一第一絶緣層、一第一導電層和一第二絶緣層，覆蓋該基底的該陣列區；在該第一導電層和該第二絶緣層內形成至少一第一溝渠；於該陣列區依序形成一第二導電層和一遮罩層並且覆蓋該第二絶緣層，其中該第二導電層填滿該第一溝渠；形成複數個圖案化遮罩層；於各該圖案化遮罩層之兩側各形成一側壁子；以圖案化遮罩層與該等側壁子為遮罩蝕刻該第一導電層，直至該第一絶緣層曝露出來，以形成相鄰的一第一閘極結構和一第二閘極結構，其中該第一閘極結構包含該第一溝渠，並且該第一閘極結構與第二閘極結構之間具有一間隙；以及分別於該第一閘極結構和該第二閘極結構與該間隙相對之一側之該基底中形成一源極與一汲極，其中該間隙的正下方之該基底中沒有包含該源極或該汲極。
  2. 如請求項1所述之快閃記憶體的製作方法，其中該第一閘極結構包含一選擇閘極結構，該第二閘極結構包含一控制閘極結構和一浮置閘極結構。
  3. 如請求項1所述之快閃記憶體的製作方法，另包含：形成一圖案化光阻覆蓋該遮罩層；以該圖案化光阻為遮罩，蝕刻該遮罩層以及該第二導電層，以在該陣列區內形成該等圖案化遮罩層以及複數個圖案化第二導電層，並且該等側壁子由該 等圖案化遮罩層延伸至該等圖案化第二導電層。
  4. 如請求項3所述之快閃記憶體的製作方法，另包含：以該圖案化光阻為遮罩蝕刻該遮罩層以及該第二導電層之後，繼續蝕刻該第二絶緣層，以形成複數個圖案化第二絶緣層，並且該等側壁子由該等圖案化第二導電層延伸至該等圖案化第二絶緣層。
  5. 如請求項3所述之快閃記憶體的製作方法，另包含：以該圖案化光阻為遮罩蝕刻該遮罩層、該第二導電層、以及該第二絶緣層之後，繼續蝕刻該第一導電層，以在該第一導電層中形成至少一第二溝渠，並且該等側壁子由該等圖案化第二絶緣層延伸至該第二溝渠。
  6. 如請求項1所述之快閃記憶體的製作方法，其中該第一閘極結構和該第二閘極結構之間的該間隙為50至400埃。
  7. 一種快閃記憶體結構，包含：一第一閘極結構與一第二閘極結構，相鄰地形成於一基底上，並且該第一閘極結構和該第二閘極結構之間具有一間隙；以及一源極與一汲極分別設置於該第一閘極結構和該第二閘極結構與該間隙相對之一側之該基底中，其中該第一閘極結構與該第二閘極結構分別包含：一第一絕緣層、一第一導電層、一第二絕緣層、一第二導電層、一遮罩層、以及一側壁子覆蓋於該遮罩層之側壁，其中該第一閘極結構之該第二絕緣層與該第一導電層具有一溝渠，並且該第二導電層係延伸至該溝渠與該第一導電層相連接；其中該第一閘極結構係作為一選擇閘極，該第二閘極結構係作為一控制閘極以及一浮置閘極，該間隙的正下方之該基底中沒有包含該源極或該汲極。
  8. 如請求項第7項所述之快閃記憶體結構，其中該側壁子係向下延伸覆蓋該第二導電層之側壁。
  9. 如請求項第7項所述之快閃記憶體結構，其中該側壁子係向下延伸覆蓋該第二導電層以及該第二絕緣層之側壁。
  10. 如請求項第7項所述之快閃記憶體結構，其中該側壁子係向下延伸覆蓋該第二導電層、該第二絕緣層、以及該第一導電層之側壁。
  11. 如請求項第7項所述之快閃記憶體結構，其中該第一閘極結構與該第二閘極結構之間的該間隙為50至400埃。
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