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TWI555025B - 抹除子區塊之強制偏壓方法 - Google Patents

抹除子區塊之強制偏壓方法 Download PDF

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TWI555025B
TWI555025B TW104113048A TW104113048A TWI555025B TW I555025 B TWI555025 B TW I555025B TW 104113048 A TW104113048 A TW 104113048A TW 104113048 A TW104113048 A TW 104113048A TW I555025 B TWI555025 B TW I555025B
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張國彬
呂函庭
葉文瑋
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旺宏電子股份有限公司
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Description

抹除子區塊之強制偏壓方法
本發明是有關於一種高密度記憶體裝置，且特別是有關於一種堆疊記憶體結構之操作。
隨著積體電路之元件的關鍵尺寸(critical dimension)朝向製造技術的極限縮小，設計者正尋求能夠達成較大儲存容量且達成較小每位元單位成本(cost per bit)的技術。各種技術追求於含有多層記憶胞(memory cell)之單晶片(single chip)。具有多層記憶胞之三維反及閘記憶體(three-dimensional NAND memory)的運作包含了讀取(read)、寫入(write)及抹除(erase)。
抹除的動作通常執行於記憶胞之數個區塊(block)。而高密度反及閘(high density NAND)(特別是高密度三維反及閘(high density 3D NAND)之記憶胞的區塊通常相當的大。當使用者僅需改變三維反及閘記憶體之小部份編碼時，形成了不方便的情況。隨著三維反及閘記憶體的密度增加，堆疊的層數也不 斷增加，造成了區塊的尺寸越來越大，更影響抹除動作的便利性。
因此，業界急需一種有效率且便利的三維反及閘記憶體之抹除技術。
本發明係有關於一種反及閘陣列(NAND array)之子區塊抹除的方法。子區塊可以包括一個區塊之一半的記憶胞、或區塊的其他部分。「區塊」一詞指的是抹除操作中同時運作的一組反及閘串列。於抹除操作中，所有的這些反及閘串列通常是透過一共同源極線連接於一參考電壓。此抹除操作回應於一共同控制訊號(shared control signal)，其通常稱為接地選擇線(ground select line,GSL)。此外，一區塊之所有的反及閘串列連接於共用的一組字元線。一區塊的位元線可以獨立地連接於反及閘串列，以接收串列選擇線之一控制訊號(通常稱做串列選擇訊號)。在一區塊抹除操作中，已選擇區塊之所有的串列選擇訊號均同時運作，而抹除全部區塊。區塊通常設置於積體電路中，所以鄰近的區塊可以相互絕緣。
用以操作一反及閘陣列之方法敘述如下。反及閘陣列包括由記憶胞組成之數個區塊。此方法包括數個子區塊抹除操作。此方法適用於單層反及閘陣列及多層、或三維反及閘陣列。
在這裡所敘述的方法中，一個子區塊可以被抹除。 子區塊包括一個以上的單元。此抹除方法抹除的數量可以少於記憶子陣列之一個區塊，而增加操作的彈性。
一個區塊可以邏輯地或物理地分割為兩個或兩個以上的子區塊，以利用字元線之偏壓安排來進行子區塊抹除程序。接地選擇訊號及所有的串列選擇訊號用來選擇區塊。字元線可以施加偏壓於已選擇區塊，以抹除子區塊並抑制區塊之其餘部分被抹除。一或多個字元線可以操作於一邊界模式(boundary mode)。邊界模式不同於抑制模式(inhibit mode)，其用以協助子區塊的抹除。
在此敘述的操作方法中，通道側抹除電壓透過第一串列選擇開關施加於已選擇區塊之反及閘串列的通道線。字元線側抹除電壓施加於已選擇區塊之已選擇子集合，以誘發耦接於已選擇子集合之記憶胞的穿遂作用。已選擇子集合可以包括一個字元線側抑制電壓施加於字元線之未選擇子集合，以抑制耦接於未選擇子集合的穿遂作用。未選擇子集合可以包括一個以上字元線。
一第一偏壓可以施加於字元線之第一邊界字元線，以於字元線之已選擇子集合及字元線之未選擇子集合之間誘發第一邊界條件。第二偏壓可以施加於字元線之第二邊界字元線，以於第一邊界字元縣級字元線之未選擇子集合之間誘發第二邊界條件。在一實施例中，第一偏壓可以介於字元線側抹除電壓及第二偏壓之間。字元線側抑制電壓高於第二偏壓。
第一邊界條件可以包括數個電場。此些電場進行耦接於已選擇子集合之此些記憶胞的一熱載子注入(hot carrier injection)的抑制(suppression)。熱載子注入係藉由介於一第一通道電勢(first channel potential)及一第二通道電勢(second channel potential)之差異而誘導出來。第一通道電勢位於耦接於已選擇子集合之此些記憶胞之此些通道線。第二通道電勢位於耦接於未選擇子集合之此些記憶胞之此些通道線。
一抹除操作可以正確的執行。耦接於已選擇子集合之記憶胞具有第一臨界電壓分佈，耦接於未選擇之記憶胞具有一第二臨界電壓分佈。第一臨界電壓分佈不重疊於第二臨界電壓分佈。此抹除操作包括一個或多個抹除與驗證循環，其包括於字元線側抹除電壓施加期間及字元線側抑制電壓施加期間來施加第一偏壓及第二偏壓。
於施加字元線側抹除電壓前，儲存於耦接至第一邊界字元線及第二邊界字元線間之記憶胞之資料由已選擇區塊移動至記憶胞之另一區塊。於施加字元線側抹除電壓後，儲存於耦接至第一邊界字元線及第二邊界字元線之記憶胞之資料分別移回至已選擇區塊。
第一偏壓可以施加於字元線之一第三邊界字元線(third boundary word line)，以誘發第一邊界條件。第三邊界字元線相鄰於已選擇子集合相對第一邊界字元線之一側。第二偏壓可已施加於字元線之一第四邊界字元線(fourth boundary word line)，以誘發第二邊界條件。第四邊界字元線相鄰於第三邊界字元線相對字元線之已選擇子集合之一側。
數個字元線可以被挑選出作為字元線之已選擇子集合。
於已選擇區塊，回應抹除耦接於字元線之已選擇子集合之記憶胞之一指令(command)，可以執行施加通道側抹除電壓、施加字元線側抹除電壓、及施加字元線側抑制電壓之動作。為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧積體電路
110‧‧‧反及閘快閃記憶體陣列
111‧‧‧列解碼器
112、325-1 WL、325-N WL、WL0、WL1、WL29、WL32、WL33、WL60、WL61、WL(i+1)、WL(i-2)‧‧‧字元線
113‧‧‧頁面緩衝器
114、BL-0、BL-1、BL-2、BL-3、GBLn+1、GBLn、GBLn-1‧‧‧全域位元線
115‧‧‧匯流排
116‧‧‧行解碼器
117‧‧‧資料匯流排
118‧‧‧偏壓安排單元
119‧‧‧狀態機
123‧‧‧資料輸入線
124‧‧‧其他電路
200、202、204‧‧‧垂直接線
210、212、214、309、319、530、531、532、533、540、541‧‧‧串列選擇開關
220、222、224、226‧‧‧記憶胞
230、232、234‧‧‧接墊
240、242、244‧‧‧支線
258‧‧‧群組解碼器
260‧‧‧接地選擇開關
261‧‧‧列解碼器
263‧‧‧頁面緩衝器
269‧‧‧狀態機
302、303、304、305、312、313、314、315‧‧‧通道線
302B、303B、304B、305B、312A、313A、314A、315A‧‧‧階梯接墊
326、327、GSL、GSL(even)、GSL(odd)‧‧‧接地選擇線
328‧‧‧源極線
411、412、BL11、BL21、BL31‧‧‧通道線
511‧‧‧第一全域字元線驅動器
511g‧‧‧第一全域字元線
512‧‧‧第二全域字元線驅動器
512g‧‧‧第一全域字元線
513‧‧‧第三字元線驅動器
513g‧‧‧第三字全域字元線
514‧‧‧第四字元線驅動器
514g‧‧‧第四全域字元線
520、521‧‧‧共同源極線
551‧‧‧第一子集合
559‧‧‧第二子集合
560、561、562、563、564、565、566、567、568、569、570、571‧‧‧區域字元線驅動器
580‧‧‧區域字元線解碼器
585‧‧‧區域字元線
590‧‧‧全域字元線解碼器
595‧‧‧連接件
710、720、730、740、750‧‧‧流程步驟
CSL‧‧‧共同源極線
ML1‧‧‧第一金屬層
ML2‧‧‧第二金屬層
ML3‧‧‧第三金屬層
SSLn-1、SSLn、SSLn+1‧‧‧串列選擇線
Vbl、VBL‧‧‧通道側抹除電壓
Vbnd1‧‧‧第一偏壓
Vbnd2‧‧‧第二偏壓
VCSL‧‧‧源極側電壓
Vers‧‧‧字元線側抹除電壓
VGSL‧‧‧接地選擇開關之電壓
Vinhibit‧‧‧字元線側抑制電壓
VSSL‧‧‧串列選擇開關之電壓
WL(bnd1)‧‧‧第一邊界字元線
WL(bnd2)‧‧‧第二邊界字元線
WL(bnd3)‧‧‧第三邊界字元線
WL(bnd4)‧‧‧第四邊界字元線
第1圖繪示積體電路(integrated circuit)之簡化方塊圖。
第2圖為可使用於類似第1圖之裝置的三維反及閘快閃記憶體之一部分的示意圖。
第3圖繪示一三維垂直閘極(vertical gate,VG)反及閘快閃記憶陣列結構，其包括偶數區塊(even block)及奇數區塊(odd block)。
第4圖為第3圖之三維反及閘快閃記憶陣列結構之佈線圖。
第5圖繪示連接至三維記憶體之區域及全域字元線驅動器之記憶胞區塊之反及閘串列的X-Y平面圖。
第6圖繪示採用第5圖之電路執行子區塊抹除之時序圖。
第7圖繪示子區塊抹除操作之流程圖。
第8圖繪示已選擇區塊之記憶胞於子區塊抹除操作後的臨界電壓分佈圖。
第9圖繪示子區塊抹除操作之後，耦接於已選擇子集合且鄰近第一邊界字元線及第三邊界字元線之記憶胞的臨界電壓分佈圖。
本發明之實施例搭配圖式詳細說明如下。本發明並非侷限於實施例所揭露之特定結構與方法。本發明可以透過其他特徵、元件方法或其他實施方式來實現。較佳實施例僅用以示例性的說明本發明的內容，而非用以限制本發明之保護範圍。本發明之保護範圍仍以申請專利範圍為準。本發明所屬技術領域中具有通常知識者均可瞭解所敘述之內容包含其所均等之變化型態。並且，在不同實施例中，類似的元件係以類似的標號敘述。
第1圖繪示積體電路(integrated circuit)100之簡化方塊圖。積體電路100包括一反及閘快閃記憶體陣列(NAND flash memory array)110。在一些實施例中，反及閘快閃記憶體陣列110係為多層記憶胞之三維記憶體(3D memory)。此陣列可以包括由數個記憶胞所組成之數個區塊(block)。記憶胞之一個區塊可以包括數個反及閘串列(NAND string)。反及閘串列包括介於第一串列選擇開關(first string select switch)及第二串列選擇開關(second string select switch)之間的通道線(channel line)。 此些反及閘串列共用介於第一串列選擇開關及第二串列選擇開關之間的一組字元線(word line)。
列解碼器(row decoder)111耦接於數個字元線(word line)112。此些字元線沿著反及閘快閃憶體陣列110之數列排列。列解碼器可以包括一組區域字元線驅動器(local word line driver)。區域字元線驅動器驅動記憶胞之一已選擇區塊(selected block)所對應的一些字元線。區域字元線驅動器可以包括一第一子集合(first subset)、一第二子集合(second subset)、一第一邊界字元線驅動器(first boundary word line driver)及一第二邊界字元線驅動器(second boundary word line driver)。區域字元線驅動器之第一子集合驅動字元線之一第一子集合(first subset)。區域字元線驅動器之第二子集合驅動字元線之第二子集合(second subset)。第一邊界字元線驅動器驅動字元線之第一邊界字元線(first boundary word line)。第一邊界字元線位於字元線之第一子集合及第二子集合之間。第二邊界字元線驅動器驅動一第二邊界字元線(second boundary word line)。第二邊界字元線位於第一邊界字元線及字元線之第二子集合之間。
記憶體包括一組全域字元線(global word line)。全域字元線包括數個第一全域字元線(first global word line)、數個第二全域字元線(second global word line)、一第三全域字元線(third global word line)及一第四全域字元線(fourth global word line)。第一全域字元線耦接於區域字元線驅動器之第一子集合。 第二全域字元線耦接於區域字元線驅動器之第二子集合。第三全域字元線耦接於第一邊界字元線驅動器。第四全域字元線耦接於第二邊界字元線驅動器。
行解碼器(column decoder)116藉由資料匯流排(data bus)117耦接於一組頁面緩衝器(page buffer)113。全域位元線114耦接於頁面緩衝器113及沿著反及閘快閃記憶體陣列110之各行排列之通道線(未繪示)。位址由匯流排(bus)115提供至行解碼器116及列解碼器(row decoder)111。藉由資料輸入線(data-in line)123，資料從其他電路(other circuitry)124輸入。其他電路124例如是包括積體電路上的輸入/輸出埠(input/output port)。此積體電路例如是一般用途處理器、特殊用途應用電路、或反及閘快閃記憶體陣列110能夠支持之系統整合晶片(system-on-a-chip)模組之組合。資料藉由資料輸入線123提供至輸入/輸出埠或至積體電路100之內部或外部目的地。
此實施例之控制器例如是狀態機(state machine)119。狀態機119耦接於記憶胞之數個區塊，且提供各種訊號以控制偏壓安排供給電壓(bias arrangement supply voltage)。偏壓由電壓供給器(voltage supply)或偏壓安排單元(bias arrangement supply voltage)118來產生或提供，以實現這裡所敘述對於陣列之資料的各種操作。這些操作包括程式化(program)、區塊抹除(block erase)、子區塊抹除(sub-block erase)及讀取(read)。控制器可以採用習知之特殊用途邏輯電路(special-purpose logic circuitry)來實現。在另一實施例中，控制器包括一般用途處理器(general-purpose processor)，其可以採用於同一積體電路，並執行電腦程式來控制裝置的操作。在另一實施例中，可以採用特殊用途邏輯電路與一般用途處理器之組合來實現控制器。
控制器可以包括執行子區塊抹除動作之邏輯電路。舉例來說，控制器可以包括對記憶胞之子區塊施加偏壓之邏輯電路，以提供負型FN穿隧(negative Fowler-Nordheim tunneling(-FNtunneling))來注入電洞至已選擇子區塊之記憶胞的電荷儲存結構(charge storage structure)。藉此，可以降低臨界電壓(threshold voltages)，至少對於子區塊中還不具有低臨界電壓之記憶胞降低其臨界電壓。
在一實施例中，控制器可以包括一些邏輯電路，用以於已選擇區塊透過第一串列選擇開關施加一通道側抹除電壓(channel-side erase voltage)至通道線；並用以於已選擇區塊施加字元線側抹除電壓(word line-side erase voltage)至字元線之第一子集合，以於耦接於第一子集合之記憶胞誘發(induce)穿遂作用(tunneling)；並用以於已選擇區塊施加字元線側抑制電壓(word line-side inhibit voltage)至字元線之第二子集合，以於耦接於第二子集合之記憶胞抑制(inhibit)穿遂作用。字元線之第一子集合可以包括至少一條字元線，字元線之第二子集合可以包括至少一條字元線。
控制器可以包括一邏輯電路，用以於字元線之第一 邊界字元線施加一第一偏壓(first bias voltage)，以於字元線之第一子集合及第二邊界字元線之間誘發第一邊界條件(first boundary condition)。第一邊界條件可以包括數個電場(electric field)。此些電場用以進行耦接於字元線之第一子集合之記憶胞的熱載子注入(hot carrier injection)的抑制(suppression)。熱載子注入可由第一通道電勢(first channel potential)及第二通道電勢(second channel potential)之差異而誘導出來。第一通道電勢位於耦接於字元線之第一子集合之記憶胞的通道線。第二通道電勢位於耦接於字元線之第二子集合之記憶胞的通道線。
控制器可以包括一邏輯電路，用以於字元線之第二邊界字元線施加一第二偏壓(second bias voltage)，以於第一邊界字元線及字元線之第二子集合之間誘發第二邊界條件(second boundary condition)。第二邊界條件可以包括數個電場。此些電場用以進行耦接於字元線之第二子集合之記憶胞的熱載子注入的抑制。熱載子注入可由第一通道電勢及第二通道電勢之差異而誘導出來。第一通道電勢位於耦接於字元線之第一子集合之記憶胞的通道線。第二通道電勢位於耦接於字元線之第二子集合之記憶胞的通道線。
控制器可以包括一邏輯電路，用以選擇數個字元線做為字元線之已選擇子集合。控制器可以包括一邏輯電路，用以於施加字元線側抹除電壓前，將儲存於耦接至第一邊界字元線及第二邊界字元線之記憶胞之資料由已選擇區塊移動至另一區塊。 控制器可以包括一邏輯電路，用以於施加字元線側抹除電壓後，將儲存於耦接至第一邊界字元線及第二邊界字元線之記憶胞之資料分別由另該區塊移回已選擇區塊。
控制器可以回應於一子區塊抹除指令(sub-block erase command)來執行下列邏輯程序：於已選擇區塊抹除耦接於字元線之第一子集合的記憶胞；於已選擇區塊施加通道測抹除電壓；於已選擇區塊施加字元線側抹除電壓至字元線之第一子集合；及於已選擇區塊施加字元線側抑制電壓至字元線之第二子集合。子區塊抹除指令可以一外部源或一內部源發出至記憶體。數個字元線可以被邏輯地選為字元線之第一子集合。舉例來說，子區塊抹除指令可以包括一參數，其指出欲抹除之子區塊的尺寸。此尺寸可以是字元線之第一子集合之字元線的數量(例如是11)、或字元線的範圍(例如第10條字元線~第20條字元線)。
為了清楚說明，本文的「程式化」意指增加一記憶胞之臨界電壓的操作。儲存於一已程式化記憶胞(programmed memory cell)之資料可以邏輯符號「0」或邏輯符號「1」來呈現。本文之「抹除」意指減少一記憶胞之臨界電壓的操作。儲存於一已抹除記憶胞(erased memory cell)之資料可以是以已程式化狀態之相反來呈現，例如是邏輯符號「1」或邏輯符號「0」。多位元記憶胞(multibit cell)可以被程式化為多個臨界值(threshold level)，及被抹除為單一的最低臨界值(lowest threshold level)。再者，本文的「寫入」一詞用以描述改變一記憶胞之臨界電壓的 操作，其隱含去完成程式化及抹除，或執行程式化及抹除之組合。
第2圖為可使用於類似第1圖之裝置的三維反及閘快閃記憶體之一部分的示意圖。在此例中，圖上繪表示一個區塊的P型通道記憶胞(p-channel memory cell)，其可以包括許多層，在此代表性的繪示其中三層記憶胞。
於一實施例中，於記憶胞之一區塊的一組字元線可以包括64個位元線。於另一實施例中，記憶胞之一區塊的一組字元線可以包括較多或較少之字元線，例如是128或32個字元線。如第2圖所繪示之範例中，一組字元線包括沿第一方向平行排列之編號0的字元線~編號i-2的字元線WL(i-2)、第二邊界字元線WL(bnd2)、第一邊界字元線WL(bnd1)、編號i+1的字元線WL(i+1)~編號63的位元線。字元線WL(i-2)、第二邊界字元線WL(bnd2)、第一邊界字元線WL(bnd1)及字元線WL(i+1)繪示於第2圖中。第一邊界字元線WL(bnd1)可以對應於編號i的字元線，第二邊界字元線WL(bnd2)可以對應於編號i-1的字元線。一組字元線可以包括一第一子集合及一第二子集合。第一子集合包括編號i+1的字元線WL(i+1)~編號63的字元線，第二子集合包括編號0的字元線~編號i-2的字元線WL(i-2)。指標i用來表示字元線之第一子集合包括超過一個字元線，且字元線之第二子集合包括超過一個字元線。
字元線包括第一邊界字元線WL(bnd1)及第二邊 界字元線WL(bnd2)。第一邊界字元線WL(bnd1)位於字元線第一子集合及字元線之第二子集合之間，第二邊界字元線WL(bnd2)位於第一邊界字元線WL(bnd1)及字元線之第二子集合之間。使用第一及第二邊界字元線之次區塊抹除操作(Sub-block erase operation)敘述於第5圖及第6圖中。
字元線電性連接於列解碼器261。列解碼器261包括全域字元線解碼器590(繪示於第5圖)及區域字元線解碼器580(繪示於第5圖)。字元線耦接於數個記憶胞之閘極。此些記憶胞串聯排列成數個反及閘串列。如第2圖所示，各個字元線垂直地連接於下面之各層記憶胞之閘極。
反及閘串列具有位於多層記憶體陣列之通道線。如第2圖所示，記憶體陣列包括於位於第三水平面之一通道線BL31、位於第二水平面之一通道線BL21及位於第一水平面之一通道線BL11。記憶胞具有介電電荷捕捉結構(dielectric charge trapping structure)。介電電荷捕捉結構位於對應的字元線及通道線之間。在這裡的說明中，簡化為一個反及閘串列具有四個記憶胞。舉例來說，由通道線BL31所形成之反及閘串列包括記憶胞220、記憶胞222、記憶胞224及記憶胞226。於典型的實施例中，一個反及閘串列可以包括16個、32個、64個或更多的記憶胞，其分別連接至16個、32個、64個或更多的字元線。
包含串列選擇線SSLn-1、串列選擇線SSLn、串列選擇線SSLn+1的數個串列選擇線電性連接於群組解碼器(group decoder)258(其可以是部分的列解碼器261)。群組解碼器258選擇一組串列。串列選擇線連接至排列於記憶胞反及閘串列之第一端的第一串列選擇開關的閘極。如第2圖所示，各個串列選擇線垂直地連接至各個不同層面之串列選擇開關之閘極。舉例來說，串列選擇線SSLn+1連接至三個層面之串列選擇開關210、212、214。
藉由對應之串列選擇開關，特定層之通道線係選擇性地耦接至此特定層之支線(extension)。舉例來說，藉由對應之串列選擇開關，第三層之通道線係選擇性地耦接至支線240。同樣地，第二層之通道線係選擇性地耦接至支線242，第一層之通道線係選擇性地耦接至支線244。
各層之支線包括對應之接墊(contact pad)，以連接至耦接於全域位元線之一垂直接線(vertical connector)。舉例來說，於第三層之支線240透過接墊230及垂直接線200耦接至一全域位元線GBLn-1。位於第二層之支線242透過接墊232及垂直接線202耦接至一全域位元線GBLn。位於第三層之分線244通過接墊234及垂直接線204耦接至一全域位元線GBLn+1。接墊可以例如是階梯接墊(stairstep pad)(如第3圖所繪示之階梯接墊302B)。
全域位元線GBLn-1、全域位元線GBLn及全域位元線GBLn+1耦接至記憶體陣列之附加區塊(未繪示)並延伸至頁面緩衝器263。
接地選擇開關(Ground select switches)(有時稱為第二串列選擇開關)位於反及閘串列之第二端。舉例來說，接地選擇開關260排列於由記憶胞220、記憶胞222、記憶胞224及記憶胞226所形成之反及閘串列之第二端。接地選擇線GSL連接至接地選擇開關之閘極。接地選擇線GSL電性連接至列解碼器261，以於運作過程中接收偏壓。
接地選擇開關用以選擇性地耦接區塊之全部反及閘串列之第二端至一共同源極線(common source line)CSL。共同源極線CSL於運作過程中接收來自偏壓電路(如第1圖中之偏壓安排單元118)之偏壓。
數個區塊可以排列成一區塊陣列，其包括數列之區塊及數行之區塊。於同一列之區塊可以共用同一組字元線及接地選擇線GSL。同一行之區塊可以共用同一組全域位元線GBLn-1、全域位元線GBLn及全域位元線GBLn+1。透過此種方式，即建立一三維解碼網路。頁面之一部份的已選擇記憶胞可以使用一字元線來存取。而一組全域位元線GBLn-1、GBLn、GBLn+1及一串列選擇線平行地於各層之全域位元線GBLn-1、GBLn、GBLn+1傳送資料。
第2圖之記憶體陣列包括水平架構之P-型通道反及閘串列(p-channel NAND string)。於另一三維排列中，反及閘串列可以是垂直架構。於部分實施例中，此些反及閘串列沒有連接，而於記憶胞間沒有P型端點。P型端點僅使用於連接位元線支線 244之串列選擇開關210的一側，及連接共同源極線CSL之接地選擇開關260的一側。所繪示之狀態機269用以控制記憶體陣列及執行程式、區塊抹除、次區塊抹除及讀取等操作。
第3圖繪示一三維垂直閘極(vertical gate,VG)反及閘快閃記憶陣列結構，其包括偶數區塊(even block)及奇數區塊(odd block)。所述之三維反及閘快閃記憶體陣列結構已描述於西元2013年8月6日公告之美國專利號第8503213號，其參考合併於本案。絕緣材料於圖中被移除，以暴露出其餘結構。舉例來說，反及閘串列之堆疊之間的絕緣層被移除。
另一三維反及閘結構也可以垂直通道反及閘陣列(vertical channel NAND array)，其已敘述於共同未決(co-pending)申請於西元2014年5月21日之美國專利申請案及申請於西元2014年12月24日之美國專利申請案，此些申請案參考合併於本案。垂直通道反及閘陣列也包括本文所述之區塊，並且也適用本文所述採用偏壓技術之次區塊抹除的操作。
垂直通道及垂直閘極結構之三維反及閘快閃記憶陣列結構包括堆疊的記憶體結構，而形成密集記憶胞區塊之陣列。
如第3圖所繪示之範例，區塊之多層陣列形成於一絕緣層上，且包括數個字元線325-1 WL~325-N WL。堆疊結構包括通道線(例如是位於第一層偶數頁堆疊結構(first even page stack)之通道線312、313、314、315)。通道線312、313、314、315之堆疊結構之一端終止於階梯接墊(stairstep pad)312A、313A、 314A、315A旁邊，並穿過串列選擇開關319、接地選擇線(ground select line)326、字元線325-1 WL到字元線325-N WL及接地選擇線327，而另一端終止於源極線328旁邊。通道線312、313、314、315之堆疊結構並未連接至階梯接墊302B、303B、304B、305B。因此，偶數區塊共用偶數接地選擇線及全部之位元線，而奇數區塊共用奇數接地選擇線及全部位元線。於此例中，奇數區塊及偶數區塊係為交錯排列，以允許N型串列寬度之一單元執行N/2位元線。由於奇數及偶數區塊之交替的記憶胞串列的相似性，奇數區塊及偶數頁區塊可以一起執行一抹除操作。其他實施例並未使用交替之奇數及偶數堆疊結構。
通道線302、303、304、305之堆疊結構位於第一奇數頁堆疊結構(first odd page stack)中。通道線302、303、304、305之堆疊結構之一端終止於階梯接墊302B、303B、304B、305B旁邊，並穿過串列選擇開關309、接地選擇線327、字元線325-N WL到字元線325-1 WL及接地選擇線326，而另一端終止於一源極線旁邊(被圖中其他物件遮住)。通道線302、303、304、305之堆疊結構並未連接至階梯接墊312A、313A、314A、315A。
於偶數記憶頁之串列選擇線到接地選擇線上，字元線之編號由後往前自1往上遞增到N。於奇數記憶頁之串列選擇線到接地選擇線之序列應用上，字元線之標號由前往後自N往1遞減。
階梯接墊312A、313A、314A、315A終止通道線於 偶數頁(例如是通道線312、313、314、315)。舉例來說，階梯接墊312A、313A、314A、315A電性連接至不同位元線，以連接解碼電路來選擇陣列中記憶胞之層面。階梯接墊312A、313A、314A、315A可以同時被圖案化。
階梯接墊302B、303B、304B、305B終止通道線於奇數頁，例如是通道線302、303、304、305。舉例來說，階梯接墊302B、303B、304B、305B電性連接至不同位元線，以連接解碼電路來選擇陣列中記憶胞之層面。階梯接墊302B、303B、304B、305B可以同時被圖案化。
通道線之堆疊結構耦接至區塊一末端之階梯接墊312A、313A、314A、315A或區塊另一末端之階梯接墊302B、303B、304B、305B，但不可同時耦接二端。陣列區塊之其他區塊可以藉由通道線與階梯接墊之獨立區塊(separate stack)來與其他區塊電性絕緣。於此方法中，若控制訊號是分別解碼，則獨立區塊可以單獨執行抹除的操作。
接地選擇線326及接地選擇線327類似於字元線，與數個堆疊結構形成保形。
通道線的每個堆疊結構之一端終止於一組階梯接墊，另一端終止於一源極線。舉例來說，通道線312、313、314、315之堆疊結構之一端止於階梯接墊312A、313A、314A、315A旁邊，另一端終止於源極線328。於圖示之近側中，通道層之每一個堆疊結構之一端終止於階梯接墊302B、303B、304B、305B旁邊， 且每一個通道線之堆疊結構分別終止於分離的源極線。於圖示之遠側中，通道層之每一個堆疊結構之一端終止於階梯接墊312A、313A、314A、315A旁邊，且每一個通道線之堆疊結構分別終止於分離的源極線。
位元線及串列選擇線形成於第一金屬層ML1、第二金屬層ML2、及第三金屬層ML3。
記憶胞是由通道線及位元線325-1 WL到位元線325-N WL之間的記憶材料所形成。於記憶胞中，通道線(例如是通道線313)做為裝置的通道區域。串列選擇開關(例如是串列選擇開關319、串列選擇開關309)可以於形成字元線325-1 WL~325-N WL的同一步驟過程中被圖案化。記憶材料可做為串列選擇開關之閘極介電質(gate dielectric)。串列選擇開關可以耦合至用以選擇陣列中之特定堆疊結構的解碼電路。
三維反及閘記憶體普遍被爭議的部分是記憶胞的區塊尺寸通常很大。當三維反及閘記憶體的密度增加，頁面是數量及層面數量也增加，導致用以執行區塊抹除的區塊尺寸變大及較慢的速度規格。當使用者於三維反極閘記憶體中只需改變儲存於記憶胞之次區塊中的一小型單位編碼時，用以執行區塊抹除之低速規格降低了三維反極閘記憶體的效能。
於本技術中，共用數個反及閘串列之一組字元線可以分為一第一子集合及一第二子集合。耦接至第一次子集合及第二子集合之其中之一的記憶胞可被抹除，而耦接至第一子集合及 第二子集合之其中之另一的記憶胞會被抑制穿隧作用。因此，僅有部分記憶胞(並非全部)於一次區塊抹除程序中被抹除，因此能夠有較快之速度規格且增加三維反極閘記憶體之效能。
一子區塊抹除指令可以由內部或外部發送至記憶體。字元線第一子集合的字元線數量可以邏輯性地選擇。舉例來說，次區塊抹除命令可以包括一被抹除次區塊大小的參數，其可以是字元線數量(如：11)，或字元線的範圍(如第10~20個字元線)。
第4圖為第3圖之三維反及閘快閃記憶陣列結構之佈線圖。三維反及閘快閃記憶陣列結構包括數個記憶胞之區塊。記憶胞之一區塊包括數個反及閘串列。反及閘串列具有位於第一串列選擇開關(例如串列選擇開關)及第二串列選擇開關(例如接地選擇開關)之通道線。位於第一串列選擇開關及第二串列選擇開關之間的反及閘串列共用一組字元線(例如第0條字元線到第63條字元線)。
於第4圖之佈線圖中，通道線之堆疊結構係為虛線的垂直長條。通道線之相鄰堆疊結構交錯地排列於耦數及奇數列。每一奇數通道線(例如通道線411)自頂端之位元線接墊結構延伸至底端之奇數源極線。每一偶數通道線之堆疊結構(例如通道線412)自底端之位元線接墊延伸至頂端之偶數源極線。
水平字元線、水平接地選擇線GSL(even)及水平接地選擇線GSL(odd)重疊於通道線之堆疊結構上。串列選擇開關也重疊於通道線之堆疊結構上。奇數串列選擇開關重疊於每 隔一個的通道線堆疊結構之頂端，偶數串列選擇開關重疊於每隔一個的通道線堆疊結構之底端。於這兩種連接型態中，串列選擇開關控制通道線之堆疊結構與堆疊結構所對應階梯接墊的電性連接。
如第4圖所繪示之實施例，一組字元線包括沿著第一方向延伸之字元線WL0到字元線WL29、第二邊界字元線WL(bnd2)、第一邊界字元線WL(bnd1)、字元線WL(32)到字元線WL61、字元線WL(bnd3)及字元線WL(bnd4)。字元線WL0、字元線WL29、第二邊界字元線WL(bnd2)、第一邊界字元線WL(bnd1)、字元線WL(32)、字元線WL61、第三邊界字元線WL(bnd3)、及第四邊界字元線WL(bnd4)繪示於第4圖。一組字元線包括第一子集合(包或字元線WL32到字元線WL61)及第二子集合(字元線WL0到字元線WL29)。字元線位於電子通信中之列解碼器161(繪示於第2圖)內。字元線連接至串聯排列成反及閘串列之記憶胞的閘極。
此組字元線包括位於第一子集合及第二子集合之間的第一邊界字元線(first boundary word line)(例如第一邊界字元線WL(bnd1))、及位於第一邊界字元線與第二子集合間之第二邊界字元線(second boundary word line)(例如第二邊界字元線WL(bnd2))。次區塊抹除之操作包括使用如第5~6圖所述之第一邊界字元線及第二邊界字元線。
垂直走向的串列選擇線(第一金屬層ML1)重疊於 字元線、接地選擇線及串列選擇開關。水平走向之串列選擇線(第二金屬層ML2)重疊於串列選擇線(第一金屬層ML1)。雖然所繪示之串列選擇線(第二金屬層ML2)終止於串列選擇線(第一金屬層ML1)，串列選擇線(第二金屬層ML2)也以更進一步水平延伸。串列選擇線(第二金屬層ML2)自解碼器負載(carry)訊號，且串列選擇線(第一金屬層ML1)接收解碼器之訊號至特定之串列選擇開關，以選擇特定之通道線堆疊結構。
奇數及偶數的源極線重疊於串列選擇線(第一金屬層ML1)。再者，位元線(未繪示之第三金屬層)重疊於串列選擇線(第二金屬層ML2)，且連接至頂端及底端之階梯接墊結構(stairstep contact structure)。透過階梯接墊結構，位元線選擇通道層之特定層面。
特定的數個位元線可以電性連接至不同層之通道線。特定之位元線之串列選擇線可以被施加偏壓，以連接特定位元線至不同層之通道線。
於一次區塊偏壓安排下，通過一已選擇方塊之第一串列選擇開關，可施加一通道側抹除電壓(channel-side erase voltage)(例如是通道側抹除電壓Vbl)至通道線。其中數個位元線連接至於記憶胞區塊之數個反及閘串列之通道線(例如：通道線411、412)。於已選擇區塊中，可以施加字元線側抹除電壓(Word line-side erase voltage)至字元線(例如是字元線WL32到WL61)之第一子集合，以誘發耦合至第一子集合之記憶胞的穿隧作用。 於已選擇區塊中，可以施加字元線側抑制電壓(Word line-side inhibit voltage)至字元線(例如是字元線WL0到WL29)之第二子集合，以禁止耦合至第二子集合之記憶胞的穿隧作用。
於字元線中，可以施加第一偏壓於第一邊界字元線(例如是第一邊界字元線WL(bnd1))，以於字元線之第一子集合及字元線之第二子集合之間誘發第一邊界條件(first boundary condition)。於字元線中，可以施加第二偏壓於第二邊界字元線(例如是第二邊界字元線WL(bnd2))，已於第一邊界字元線及字元線之第二子集合誘發第二邊界條件(second boundary condition)。
於第3圖之垂直閘三維結構中，記憶胞之區塊包括數頁記憶胞。為了清楚描述，此結構之一頁的定義為單一串列選擇線開關所選擇之數個通道線的一個堆疊。其中各個通道層透過階梯接墊耦接至對應的位元線。一陣列頁可以定義為平行操作之不同區塊之數頁。頁面的定義及存取一頁已進行解碼的方式是可以隨著特定記憶體的架構來變化的。記憶結構可以包括N個平行耦接之位元線的一頁面程式緩衝器，其用於本文所述之程式化及程式化檢驗步驟中。於本實施例中，記憶胞為四層，每頁提供四條位元線。於其他實施例中，可以是不同數量之層面。本發明之另一實施例中可以是具有八個奇數堆疊結構及八個偶數堆疊結構之八個層面來做為一記憶區塊，所以一記憶區塊包括八個位元之16個頁面。
記憶單元可以不斷左右重複增加，以建立較寬之陣 列頁面。於一列區塊中儲存N*8兆字元(megabytes)的代表架構中，積體電路可以包括8000全域位元線，其重疊於數列之1000個並排記憶胞區塊。各個區塊具有16個由512個N為雲記憶胞所組成之頁，其耦接於8個奇數/偶數排列之全域位元線。各列區塊可具有64條字元線，並具有8層的深度，以於各個奇數/偶數區塊形成256個記憶胞。因此，由單一區塊之串列選擇訊號所選擇的8層串列將會誘發512個記憶胞(64*8)，其儲存數位元的資料。16個串列之區塊具有8K個記憶胞。
第5圖繪示連接至三維記憶體之區域及全域字元線驅動器之記憶胞區塊之反及閘串列的X-Y平面圖。反及閘串列對應於記憶胞之4個頁面：頁面0、頁面1、頁面2及頁面3。反及閘串列可以如第2圖設置於三維陣列之同一層，並共用偶數頁與奇數頁之偶數與奇數接地選擇線。此些反及閘串列具有連接於全域位元線(例如是全域位元線BL-0、BL-1、BL-2、BL-3)及偶數/奇數共同源極線520、521之分離的串列選擇線。串列藉由第一串列選擇開關(例如是串列選擇開關530、531、532及533)連接至對應的全域位元線BL-0~BL-3。串列藉由第二串列選擇開關(例如是串列選擇開關540、541，又稱為接地選擇開關)連接至奇數或偶數共同源極線。一記憶胞區塊之數個反及閘串列具有介於第一串列選擇開關及第二串列選擇開關之數個通道線，並且共用介於第一串列選擇開關及第二串列選擇開關之一組字元線 (例如是字元線WL0~字元線WL28、…、字元線WL(i-2)、第二邊界字元線WL(bnd2)、第一邊界字元線WL(bnd1)、字元線WL(i+1)、…、字元線WL33~字元線WL61、第三邊界字元線WL(bnd3)、第四邊界字元線WL(bnd4))。此組字元線包括字元線WL0、WL1~WL28、…、WL(i-2)所組成之第二子集合(例如是第二子集合551)及字元線WL(i+1)、…、WL33~WL60、WL61所組成之第一子集合。
記憶體包括一組區域字元線驅動器(local word line drivers,LWLD)(例如是區域字元線驅動器560~571)，其驅動記憶胞區塊之對應的字元線。此組區域字元線驅動器包括第一子集合(例如是區域字元線驅動器566~569)、一第二子集合(例如是區域字元線驅動器560~563)、第一邊界字元線驅動器(例如是區域字元線驅動器565)及第二邊界字元線驅動器(例如是區域字元線驅動器564)。區域字元線驅動器之第一子集合用以驅動字元線之第一子集合(例如是第一子集合559)。區域字元線驅動器之第二子集合用以驅動字元線之第二子集合(例如是第二子集合551)。第一邊界字元線驅動器用以驅動位於字元線之第一子集合及第二子集合之間的第一邊界字元線(例如是第一邊界字元線WL(bnd1))。第二邊界字元線用以驅動位於第一邊界字元線及第二子集合之間的第二邊界字元線(例如是第二邊界字元線WL(bnd2))。
記憶體包括一組全域字元線。此組全域字元線包括 一第一全域字元線(例如是第一全域字元線511g)、第二全域字元線(例如是第二全域字元線512g)、第三全域字元線(第三全域字元線513g)及第四全域字元線(例如是第四全域字元線514g)。第一全域字元線連接於區域字元線驅動器之第一子集合。第二全域字元線連接於區域字元線驅動器之第二子集合。第三全域字元線連接於第一邊界字元線驅動器。第四全域字元線驅動器連接於第二邊界字元線驅動器。
記憶體包括第一全域字元線驅動器(例如是第一全域字元線驅動器511)。第一全域字元線驅動器驅動第一全域字元線511g，其藉由區域字元線解碼器及區域字元線提供N個平行的全域字元線訊號至已選擇區塊。記憶體包括一第二全域字元線驅動器(例如是第二全域字元線驅動器512)。第二全域字元線驅動器驅動第一全域字元線512g，其藉由區域字元線解碼器及區域字元線提供M個平行的全域字元線訊號至已選擇區塊。
並且，記憶體包括一第三全域字元線驅動器513及一第四全域字元線驅動器514。第三字元線驅動器513提供一訊號於第三字全域字元線513g，以驅動第一邊界字元線。第四字元線驅動器514提供一訊號於第四全域字元線514g，以驅動第二邊界字元線。第三全域字元線驅動器513可以包括於子區塊抹除期間提供第一邊界字元線偏壓至第一邊界字元線的電路。第四全域字元線驅動器514可以包括於子區塊抹除期間提供第二邊界字元線偏壓至第二邊界字元線的電路。
此組區域字元線驅動器包括一第三邊界字元線驅動器(例如是第三邊界字元線驅動器570)及第四邊界字元線驅動器(例如是第四邊界字元線驅動器571)。第三邊界字元線驅動器驅動第三邊界字元線(例如是第三邊界字元線WL(bnd3))。第三邊界字元線鄰近於字元線之第一子集合(例如是第一子集合)，且位於相對於第一邊界字元線(例如是第一邊界字元線WL(bnd1))之另一側。第四邊界字元線驅動器驅動第四邊界字元線(例如是第四邊界字元線WL(bnd4))。第四邊界字元線鄰近於第三邊界字元線，且位於相對於字元線之第一子集合(例如是第一子集合559)之另一側。第三全域字元線(例如是第三全域字元線513g)連接於第三邊界字元線驅動器。第四全域字元線(例如是第四全域字元線514g)連接於第四邊界字元線驅動器。
在此實施例中，僅說明了一組偶數及奇數區塊。但全域字元線可以連接於區域字元線驅動器之數個區塊。
全域字元線驅動器(global word line decoder,GWL decoder)(例如是全域字元線驅動器590)藉由已圖案化導電層(patterned conductor layer)之連接件(例如是連接件595)，連接至全域字元線驅動器。連接件可以攜帶一個或多個輸出訊號至全域字元線驅動器。區域字元線解碼器(local word line decoder,LWL decoder)(例如是區域字元線解碼器580)藉由已圖案化導電層之連接件，連接至區域字元線驅動器(例如是區域字元線驅動器560~571)，以連接電源訊號、偏壓訊號、位址訊號及/或其 他控制訊號至區域字元線驅動器。區域字元線解碼器580的連接可以包括攜帶控制訊號至區塊之各個區域字元線驅動器之控制訊號。
區域字元線驅動器(例如是區域字元線驅動器566)可以包括一N型金氧半導體電晶體(N-type metal oxide semiconductor transistor,NMOS transistor)，其具有一輸入端、一輸出端及一控制閘極。輸入端連接於一全域字元線(例如是全域字元線511g)。輸出端連接至一字元線(例如是字元線WL(i+1))。控制閘極連接區域字元線解碼器(例如是區域字元線解碼器585)透過區域字元線(例如是區域字元線585)傳送過來的控制訊號。全域字元線驅動器(例如是全域字元線驅動器511)可以包括一位準偏移器(level shifter)。位準偏移器根據來自全域字元線解碼器(例如是全域字元線解碼器590)之一個或多個輸出訊號偏移輸出電壓位準(output voltage level)。舉例來說，位準偏移器可以根據子區塊抹除操作之要求、及讀取、寫入、區塊抹除操作之需求來改變輸出電壓位準。
採用區域及全域字元線驅動器之子區塊抹除偏壓可藉由以下表格來理解。
在第5圖中，當第一串列選擇開關被施加偏壓(例如是-2V)，而連接全域位元線(例如是全域位元線BL-0、BL-1、BL-2、BL-3)至反及閘串列之不同層的通道線，透過第一串列選擇開關(例如是第一串列選擇開關530,531,532,533)，可以施加通道測抹除電壓(例如是+6V)於通道線。字元線側抹除電壓(word line-side erase voltage)可以施加於已選擇區塊之字元線的第一子集合，以誘發耦接於字元線之第一子集合之記憶胞的穿隧作用。字元線側禁止電壓(word line-side inhibit voltage)可以施加於已選擇區塊之字元線的第二子集合，以禁止耦接於字元線之第二子集合之記憶胞的穿隧作用。
在一實施例中，第一全域字元線電壓(-10V)可以施加於耦接至區域字元線驅動器之第一子集合的第一全域字元 線(例如是第一全域字元線511g)。第二全域字元線電壓(+4V)可以施加於耦接區域字元線驅動器之第二子集合的第二全域字元線(例如是第二全域字元線512g)。控制電壓(例如是+15V)可以從控制訊號線585透過控制訊號施加於區域字元線驅動器，以啟動區域字元線驅動器之第一子集合，來提供字元線側抹除電壓至字元線之第一子集合，並啟動區域字元線驅動器之第二子集合，來提供字元線側禁止電壓至字元線之第二子集合。
第三全域字元線電壓(例如是-4V)可以施加於第三全域字元線(例如是第三全域字元線513g)。第四全域字元線電壓(例如是+2V)可以提供至第四全域字元線(例如是第四全域字元線514g)。當控制電壓(例如是+15V)藉由控制訊號施加於區域字元線驅動器(例如是區域字元線驅動器585)，第一邊界字元線驅動器(例如是第一邊界字元線驅動器565)被啟動而於字元線之第一子集合及第二邊界字元線之間誘發第一邊界條件；並且第二邊界字元線驅動器(例如是第二邊界字元線驅動器564)被啟動而於第一邊界字元線及字元線之第二子集合之間誘發第二邊界條件。
第一邊界條件可以包括數個電場，此些電場用以抑制熱載子注入於耦接字元線之第一子集合的記憶胞。第二邊界條件可以包括數個電場，此些電場用以抑制熱載子注入於耦接字元線之第二子集合的記憶胞。熱載子注入可藉由第一通道電勢與第二通道電勢之差異而誘發。第一通道電勢位於第一子集合所耦接 之記憶胞的通道線。第二通道電勢位於第二子集合所耦接之記憶胞的通道線。
在子區塊抹除技術之數個實施例中，超過一個或全部的全域字元線驅動器及區域字元線驅動器可以提供邊界偏壓。在這些實施例中，抹除程序中的子區塊大小可以根據記憶體外部來源或內部來源的指令、或記憶體的配置來設計。
第6圖繪示採用第5圖之電路執行子區塊抹除之時序圖。如第5圖所示，記憶胞之區塊包括數個反閘極串列。反閘及串列包括位於第一串列選擇開關及第二串列選擇開關之通道線。反閘及串列共用未於第一及第二串列選擇開關之字元線。
在自區塊抹除循環之開始的時間(時間T0之前)，位元線、源極線、串列選擇線、接地選擇線、欲抹除之已選擇字元線、欲抑制之未選擇字元線、第一邊界字元線、極第二邊界字元線可以為初始值(例如是0V)。在時間點T0，通道側抹除電壓VBL(例如是+6V)透過已選擇區塊之第一串列選擇開關施加於通道線。一源極側電壓VCSL(source-side voltage)(例如是+6V)透過第二串列選擇開關(例如是接地選擇開關)施加於通道線。在時間點T0，串列選擇開關之電壓VSSL變為約-2V，且接地選擇開關之電壓VGSL變為-2V。
在時間點T0，第一偏壓Vbnd1(例如是-4V)施加於字元線之第一邊界字元線，以於邊界字元線之一側的已選擇子集合與邊界字元線之另一側的未選擇子集合之間誘發邊界條件，第 二偏壓Vbnd2(例如是+2V)施加於已選擇區塊之第一邊界字元線，以於邊界字元線之一側的已選擇子集合與邊界字元線之另一側的未選擇子集合之間誘發邊界條件。
在時間點T0，字元線側抑制電壓(word line-side inhibit voltage)(例如是+4V)施加於未選擇區塊之字元線的未選擇子集合，以抑制耦接於未選擇子集合之記憶包的穿遂作用。
在時間點T1，字元線側抹除電壓Vers(例如是-10V)施加於字元線之已選擇子區塊，以於耦接已選擇子集合之記憶胞誘發穿遂作用(例如是電洞穿遂)。在時間點T2，字元線之已選擇子集合的電壓可以回至0V。在時間點T3，子區塊抹除循環結束，其餘電壓也可以回至0V。
在這裡所敘述之子區塊抹除操作，偏壓(例如是-4V)可以位於位元線側抹除電壓(例如是-10V及)第二偏壓(例如是+2V)之間。字元線側抑制電壓Vinhibit(例如是+4V)高於第二偏壓。
第7圖繪示子區塊抹除操作之流程圖。一控制器(例如是第1圖之積體電路100的狀態機119)可以實現本流程之各種操作。
控制器可以從外部源或內部源接收一子區塊抹除指令，以抹除耦接於反及閘陣列(例如是第1圖之反及閘快閃記憶體陣列110)之字元線之已選擇子集合的記憶胞。數個字元線可被選擇做為已選擇子集合。子區塊抹除指令可以包括一參數，此 參數指示準備被抹除之子區塊的大小。此處的大小可以是指字元線的數量(例如是11)、或字元線的範圍(例如是第10條字元線~第20條字元線)。接收到子區塊抹除指令後，第7圖之各個步驟可以被執行。
在步驟710中，通道側抹除電壓(例如是+6V)可以透過第一串列選擇開關(例如是第5圖之第一串列選擇開關530531、532及533)施加於已選擇區塊之記憶體的通道線。源極線電壓(例如是+6VP)可以透過第二串列選擇開關(例如是第5圖之第二串列選擇開關540、541)施加於已選擇區塊之通道線。源極線電壓可以吻合於通道側抹除電壓。在步驟720中，字元線側抹除電壓(例如是-10V)可以施加於字元線之已選擇子集合，以於耦接已選擇子集合之記憶胞誘發穿遂作用(例如是電洞穿遂)。在步驟730中，字元線側抑制電壓(例如是+4V)可以被施加於已選擇區塊之未選擇子集合，以於耦接為選擇子集合之記憶胞抑制穿遂作用(例如是電洞穿遂作用)。
在步驟740中，第一偏壓可以施加於字元線之第一邊界字元線(例如是第5圖之第一邊界字元線WL(bnd1))，以於字元線之已選擇子集合及字元線之為選擇子集合之間誘發第一邊界條件。第一偏壓可以施加於字元線之第三邊界字元線(例如是第5圖之第三邊界字元線)，以誘發第一邊界條件。第三邊界字元線鄰近於相對第一邊界字元線之已選擇子集合的另一側。
在步驟750中，第二偏壓可以施加於字元線之第二邊界字元線(例如是第5圖之第二邊界字元線WL(bnd2))，以於第一邊界字元線及字元線之未選擇子集合之間誘發第二邊界條件。第二偏壓可以施加於字元線之第四邊界字元線(例如是第5圖之第四邊界字元線WL(bnd4))，以誘發第二邊界條件。第四邊界字元線鄰近於第三邊界字元線相對於已選擇子集合的另一側。
步驟順序可以不同於第7圖的步驟順序。舉例來說，步驟720可以執行於步驟710及730~750之後。
在一實施例中，於施加字元線側抹除電壓至已選擇區塊之已選擇子集合之前，儲存於耦接至該第一邊界字元線及該第二邊界字元線間之記憶胞之資料由已選擇區塊移動至記憶胞之另一區塊。接著，於施加字元線側抹除電壓後，儲存於耦接至第一邊界字元線及第二邊界字元線之記憶胞之資料分別移回至已選擇區塊。
舉例來說，在記憶胞之已選擇區塊中，數個反及閘串列共用64條字元線(第0條~第63條)，子區塊抹除指令之參數指出耦接已選擇子集合之第10條~第20條字元線需被抹除。同時，字元線第9條字元線、第8條字元線、第21條字元線及第22條字元線可以分別做為第一邊界字元線、第二邊界字元線、第三邊界字元線及第四邊界字元線。
在字元線側抹除電壓施加於已選擇區塊之已選擇子 集合之前，儲存於耦接第9條字元線、第8條字元線、第21條字元線及第22條字元線之記憶胞的資料可以移動至另一區塊。字元線側抹除電壓可以接著施加於字元線之已選擇子集合，以抹除耦接第10條~第20條字元線之記憶胞。
驗證程序可以執行於鄰近第一邊界字元線及第三邊界字元線之字元線(例如是第10條字元線及第20條字元線)。這是由於在以往的經驗上，這些記憶胞容易受到熱電洞注入的干擾。此熱電洞注入係誘發於已選擇子集合之第一通道電勢及為選擇子集合之第二通道電勢的差異。
於施加字元線側抹除電壓至已選擇子集合之後，資料移回至耦接第9條字元線、第8條字元線、第21條字元線及第22條字元線之記憶胞。同時，僅有儲存在耦接第四邊界字元線之記憶胞的資料需要被移回。
相較之下，在傳統區塊抹除操作中，為了抹除含有64個字元線之部分記憶胞(耦接於第10到20條字元線)，其餘記憶胞(耦接於區塊內的所有其餘字元線，例如是第0~9條及第21~63條等53條)的資料需要在抹除程序前移至另一區塊，並在抹除程序後，移回原位置。因此，這裡所敘述之子區塊抹除操作可以改善抹除操作的時間需求及三維反及閘陣列之積體電路的效能。
第8圖繪示已選擇區塊之記憶胞於子區塊抹除操作後的臨界電壓分佈圖。臨界電壓分佈810、820、830、840及850 分別表示已選擇區塊之選擇子集合以不同電壓值(例如是-4V、-2V、0V、2V及4V)做為施加第一偏壓於第一邊界字元線(例如是第5圖之第一邊界字元線WL(bnd1))的情況。子區塊抹除操作之其他電壓施加情況敘述於第6圖。臨界電壓分佈860係對應於區塊抹除操作之後之記憶胞。臨界電壓分佈810對應於已選擇區塊之為選擇子集合的已程式化狀態之記憶胞。
第一邊界字元線、第二邊界字元線、第三邊界字元線及第四邊界字元線在子區塊抹除操作時，可能會互相干擾。在一實施例中，第一邊界字元線、第二邊界字元線、第三邊界字元線及第四邊界字元線知其之一或多個可以被做為虛擬字元線，而沒有資料儲存於耦接此邊界字元線之記憶胞。在另一實施例中，儲存於耦接邊界字元線之記憶胞的資料可能會被干擾，但不會消失，例如是透過錯誤校正程序(error correcting code,ECC)來偵測與校正耦接邊界字元線之記憶胞的錯誤。
第8圖說明了抹除的操作可以正確執行。抹除的操作可以使得已選擇子集合之第一臨界電壓分佈(例如是臨界電壓分佈810)與未選擇子集合之第二臨界電壓分佈(例如是臨界電壓分佈870)沒有重疊。其中抹除操作包括一個或多個抹除與驗證循環，其包括施加第一偏壓(例如是-4V)。第一偏壓介於字元線側抹除電壓(例如是-10V)及第二偏壓(例如是+2V)之間。其餘電壓敘述於第6圖。相較之下，另一抹除的操作則使得已選擇子集合之臨界電壓分佈(例如是臨界電壓分佈850)與未選擇 子集合之第二臨界電壓分佈(例如是臨界電壓分佈870)重疊。此抹除操作包括一個或多個抹除與驗證循環，其包括施加第一偏壓(例如是4V)。第一偏壓高於第二偏壓(例如是+2V)。
第9圖繪示子區塊抹除操作之後，耦接於已選擇子集合(例如是已選擇子集合559)且鄰近第一邊界字元線WL(bnd1)及第三邊界字元線WL(bnd3)(例如是第5圖之字元線WL(i+1)及WL61)之記憶胞的臨界電壓分佈圖。在以往的經驗上，這些記憶胞容易受到熱電洞注入的干擾。此熱電洞注入係誘發於已選擇子集合之第一通道電勢及為選擇子集合之第二通道電勢的差異。
臨界電壓分佈910、920、930、940及950分別表示已選擇區塊之選擇子集合以不同電壓值(例如是-4V、-2V、0V、2V及4V)做為施加第一偏壓於第一邊界字元線(例如是第5圖之第一邊界字元線WL(bnd1))及第三邊界字元線(例如是第5圖之第三邊界字元線WL(bnd3))的情況。子區塊抹除操作之其他電壓施加情況敘述於第6圖。
第9圖說明了抹除的操作可以正確執行。抹除的操作可以使得已選擇子集合之第一臨界電壓分佈(例如是臨界電壓分佈910)與未選擇子集合之第二臨界電壓分佈(例如是臨界電壓分佈870)沒有重疊。其中抹除操作包括一個或多個抹除與驗證循環，其包括施加第一偏壓(例如是-4V)。第一偏壓介於字元線側抹除電壓(例如是-10V)及第二偏壓(例如是+2V)之間。 其餘電壓敘述於第6圖。相較之下，另一抹除的操作則使得已選擇子集合之臨界電壓分佈(例如是臨界電壓分佈950)與未選擇子集合之第二臨界電壓分佈(例如是臨界電壓分佈870)重疊。此抹除操作包括一個或多個抹除與驗證循環，其包括施加第一偏壓(例如是4V)。第一偏壓高於第二偏壓(例如是+2V)。
子區塊抹除操作已經以第3圖之垂直閘極架構說明如上。這些操作可以適用於各種不同的三維記憶體架構。並且上述實施例之子區塊抹除操作利以快閃記憶體為例。但這些操作亦可以適用於其他各種型式的記憶體。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧積體電路
110‧‧‧反及閘快閃記憶體陣列
111‧‧‧列解碼器
112‧‧‧字元線
113‧‧‧頁面緩衝器
114‧‧‧全域位元線
115‧‧‧匯流排
116‧‧‧行解碼器
117‧‧‧資料匯流排
118‧‧‧偏壓安排單元
119‧‧‧狀態機
123‧‧‧資料輸入線
124‧‧‧其他電路

Claims (20)

  1. 一種運作一反及閘陣列(NAND array)之方法，該反及閘陣列包括由複數個記憶胞(memory cell)組成之複數個區塊(block)，其中該些區塊之其中之一包括複數個反及閘串列(NAND string)，該些反及閘串列具有介於複數個第一串列選擇開關(first string select switch)及複數個第二串列選擇開關(second string select switch)之複數個通道線(channel line)，且該些反及閘串列共用介於該些第一串列選擇開關及該些第二串列選擇開關之間的一組字元線(word line)，該方法包括：於一已選擇區塊(selected block)，透過該些第一串列選擇開關，施加一通道側抹除電壓(channel-side erase voltage)至該些通道線；於該已選擇區塊，施加複數個字元線側抹除電壓(word line-side erase voltage)至該組字元線之一已選擇子集合(selected subset)，以於耦接於該已選擇子集合之該些記憶胞誘發(induce)穿隧作用(tunneling)，該已選擇子集合包括數量大於一之字元線；於該已選擇區塊，施加複數個字元線側抑制電壓(word line-side inhibit voltage)至該組字元線之一未選擇子集合(unselected subset)，以於耦接於該未選擇子集合之該些記憶胞抑制(inhibit)穿隧作用，該未選擇子集合包括數量大於一之字元線；施加一第一偏壓(first bias voltage)於該些字元線之一第一 邊界字元線(first boundary word line)，以於該些字元線之該已選擇子集合及該些字元線之該未選擇子集合之間誘發複數個第一邊界條件(first boundary condition)；以及施加一第二偏壓(second bias voltage)於該些字元線之一第二邊界字元線(second boundary word line)，以於該第一邊界字元線及該些字元線之該未選擇子集合之間誘發複數個第二邊界條件(second boundary condition)，其中該第一偏壓係介於該些字元線側抹除電壓與該第二偏壓之間，並且該些字元線側抑制電壓係高於該第二偏壓。
  2. 如申請專利範圍第1項所述之方法，其中該些第一邊界條件包括複數個電場(electric field)，該些電場進行耦接於該已選擇子集合之該些記憶胞的一熱載子注入(hot carrier injection)的抑制(suppression)，其中該熱載子注入係藉由介於一第一通道電勢(first channel potential)及一第二通道電勢(second channel potential)之差異而誘導出來，該第一通道電勢位於耦接於該已選擇子集合之該些記憶胞之該些通道線，該第二通道電勢位於耦接於該未選擇子集合之該些記憶胞之該些通道線。
  3. 如申請專利範圍第1項所述之方法，其中該些第二邊界狀態包括複數個電場，該些電場進行耦接於該未選擇子集合之該些記憶胞的一熱載子注入的抑制，其中該熱載子注入係藉由介於一第一通道電勢(first channel potential)及一第二通道電勢(second channel potential)之差異而誘導出來，該第一通道電勢位於耦接於該已選擇子集合之該些記憶胞之該些通道線，該第二通道電勢位於耦接於該未選擇子集合之該些記憶胞之該些通道線。
  4. 如申請專利範圍第1項所述之方法，更包括：執行一抹除動作(erase operation)，使得耦接至該已選擇子集合之該些記憶胞具有一第一臨界電壓分佈(first threshold voltage distribution)，該第一臨界電壓分布不重疊於程式化狀態下之耦接於該未選擇子集合之該些記憶胞之一第二臨界電壓分佈(second threshold voltage distribution)，其中該抹除動作包括一或多個抹除與驗證循環(erase and verify cycle)，該抹除與驗證循環包括於施加該些字元線側抹除電壓及施加該些字元線側抑制電壓的過程中，施加該第一偏壓及該第二偏壓。
  5. 如申請專利範圍第1項所述之方法，更包括：於施加該些字元線側抹除電壓前，將儲存於耦接至該第一邊界字元線及該第二邊界字元線之該些記憶胞之資料由該已選擇區塊移動至該些區塊之另一區塊；以及於施加該些字元線側抹除電壓後，將儲存於耦接至該第一邊界字元線及該第二邊界字元線之該些記憶胞之資料分別由另該區塊移回該已選擇區塊。
  6. 如申請專利範圍第1項所述之方法，更包括：施加該第一偏壓於該些字元線之一第三邊界字元線(third boundary word line)，以誘發該些第一邊界條件，其中該第三邊界字元線相鄰於該已選擇子集合相對該第一邊界字元線之一側；以及施加該第二偏壓於該些字元線之一第四邊界字元線(fourth boundary word line)，以誘發該些第二邊界條件，其中該第四邊界字元線相鄰於該第三邊界字元線相對該些字元線之該已選擇子集合之一側。
  7. 如申請專利範圍第1項之方法，其中該第一邊界字元線界位於該些字元線之該已選擇子集合及該些字元線之該未選擇子集合之間，該第二邊界字元線位於該第一邊界字元線及該些字元線之該未選擇子集合之間，該方法包括：於施加該些字元線側抹除電壓前，將儲存於耦接至該第一邊界字元線及該第二邊界字元線之該些記憶胞之資料由該已選擇區塊移動至該些記憶胞之該些區塊之另一區塊；以及於施加該些字元線側抹除電壓後，將儲存於耦接至該第一邊界字元線及該第二邊界字元線間之該些記憶胞之資料由另該區塊分別移回該已選擇區塊。
  8. 如申請專利範圍第1項所述之方法，其中該第一邊界字元線位於該些字元線之該已選擇子集合及該些字元線之該未選擇子集合之間，該第二邊界字元線位於該第一邊界字元線及該些字元線之該未選擇子集合之間，該方法更包括：挑選出數個字元線作為該些字元線之該已選擇子集合； 於施加該些字元線側抹除電壓前，將儲存於耦接至該第一邊界字元線及該第二邊界字元線間之該些記憶胞之資料由該已選擇區塊移動至該些記憶胞之該些區塊之另一區塊；以及於施加該些字元線側抹除電壓後，將儲存於耦接至該第一邊界字元線及該第二邊界字元線之該些記憶胞之資料由另該區塊分別移回至該已選擇區塊。
  9. 如申請專利範圍第1項所述之方法，更包括：於該已選擇區塊，回應抹除耦接於該些字元線之該已選擇子集合之該些記憶胞之一指令(command)，執行施加該通道側抹除電壓、施加該些字元線側抹除電壓、及施加該些字元線側抑制電壓之動作。
  10. 一記憶體，包括：一反及閘陣列(NAND array)，包括由複數個記憶胞所組成之複數個區塊，其中該些區塊之一包括複數個反及閘串列(NAND string)，該些反及閘串列具有介於複數個第一串列選擇開關(first string select switch)及複數個第二串列選擇開關(second string select switch)之複數個通道線(channel line)，且該些反及閘串列共用介於該些第一串列選擇開關及該些第二串列選擇開關之間的一組字元線(word line)；以及一控制器(controller)，耦接於該些記憶胞之該些區塊，該控制器包括複數個邏輯電路(logic)，該些邏輯電路用以於一已選擇區塊(selected block)，透過該些第一串列選擇開 關，施加一通道側抹除電壓(channel-side erase voltage)至該些通道線；於該已選擇區塊，施加複數個字元線側抹除電壓(word line-side erase voltage)至該些字元線之一第一子集合(first subset)，以於耦接於該第一子集合之該些記憶胞誘發(induce)穿隧作用(tunneling)，該第一子集合包括數量大於一之字元線；於該已選擇區塊，施加複數個字元線側抑制電壓(word line-side inhibit voltage)至該組字元線之一第二子集合(second subset)，以於耦接於該第二子集合之該些記憶胞抑制(inhibit)穿隧作用，該第二子集合包括數量大於一之字元線；施加一第一偏壓(first bias voltage)於該些字元線之一第一邊界字元線(first boundary word line)，以於該些字元線之該第一子集合及該些字元線之該第二子集合之間誘發複數個第一邊界條件(first boundary condition)；以及施加一第二偏壓(second bias voltage)於該些字元線之一第二邊界字元線(second boundary word line)，以於該第一邊界字元線及該些字元線之該第二子集合之間誘發複數個第二邊界條件(second boundary condition)，其中該第一偏壓係介於該些字元線側抹除電壓與該第二偏壓之間，並且該些字元線側抑制電壓係高於該第二偏壓。
  11. 如申請專利範圍第10項所述之記憶體，更包括：複數個區域字元線驅動器，用以分別驅動該已選擇區塊之部 分之該些字元線，該些區域字元線驅動器包括一第一子集合、一第二子集合、一第一邊界字元線驅動器及一第二邊界字元線驅動器，該些區域字元線驅動器之該第一子集合用以驅動該些字元線之該第一子集合，該些區域字元線驅動器之該第二子集合用以驅動該些字元線之該第二集合，該第一邊界字元線驅動器用以驅動該些字元線之該第一邊界字元線，該第一邊界字元線位於該些字元線之該第一子集合及該些字元線之該第二子集合之間，該第二邊界字元線驅動器用以驅動該些字元線之該第二邊界字元線，該第二邊界字元線位於該第一邊界字元線及該些字元線之該第二子集合之間；以及複數個全域字元線，包括一第一全域字元線、一第二全域字元線、一第三全域字元線及一第四全域字元線，該第一全域字元線連接於該些區域字元線驅動器之該第一子集合，該第二全域字元線連接於該些區域字元線驅動器之該第二子集合，該第三全域字元線連接於該第一邊界字元線驅動器，且該第四全域字元線連接於該第二邊界字元線驅動器。
  12. 如申請專利範圍第11項所述之記憶體，其中該些邏輯電路更用以施加一第一全域字元線電壓至該第一全域字元線；施加一第二全域字元線電壓至該第二全域字元線；啟動該些區域字元線驅動器之該第一子集合，以提供該字元線側抹除電壓至該些字元線之該第一子集合；以及啟動該些區域字元線驅動器之該第二子集合，以提供該字元 線側抑制電壓制該些字元線之該第二子集合。
  13. 如申請專利範圍第12項所述之記憶體，其中該些邏輯電路更用以施加一第三全域字元線電壓至該第三全域字元線；施加一第四全域字元線電壓至該第四全域字元線；啟動該第一邊界字元線驅動器，以於該些字元線之該第一子集合及該第二邊界字元線之間誘發該第一邊界條件；以及啟動該第二邊界字元線驅動器，以於該第一邊界字元線及該些字元線之該第二子集合誘發該第二邊界條件，其中該第三全域字元線電壓係介於第一全域字元線電壓及第四全域字元線電壓之間，且該第二全域字元線電壓高於該第四全域字元線電壓。
  14. 如申請專利範圍第13項所述之記憶體，其中該第一邊界條件包括數個電場，該些電場用以抑制耦接於該些字元線之該第一子集合之部分該些記憶胞的一熱電洞注入，其中該熱載子注入係由一第一通道電勢(first channel potential)及一第二通道電勢(second channel potential)之差異而誘導出來，該第一通道電勢位於耦接於該些字元線之該第一子集合之部分之該些記憶胞的該些通道線，該第二通道電勢位於耦接於該些字元線之該第二子集合之部分之該些記憶胞的該些通道線。
  15. 如申請專利範圍第13項所述之記憶體，其中該第二邊界 條件包括數個電場，該些電場用以抑制耦接於該些字元線之該第二子集合之部分該些記憶胞的一熱電洞注入，其中該熱載子注入係由一第一通道電勢(first channel potential)及一第二通道電勢(second channel potential)之差異而誘導出來，該第一通道電勢位於耦接於該些字元線之該第一子集合之部分之該些記憶胞的該些通道線，該第二通道電勢位於耦接於該些字元線之該第二子集合之部分之該些記憶胞的該些通道線。
  16. 如申請專利範圍第11項所述之記憶體，其中該些邏輯電路更用以於施加該些字元線側抹除電壓前，將儲存於耦接至該第一邊界字元線及該第二邊界字元線之該些記憶胞之資料由該已選擇區塊移動至該些記憶胞之該些區塊之另一區塊；以及於施加該些字元線側抹除電壓後，將儲存於耦接至該第一邊界字元線及該第二邊界字元線間之該些記憶胞之資料由另該區塊分別移回該已選擇區塊。
  17. 如申請專利範圍第11項所述之記憶體，其中該組區域字元線驅動器包括一第三邊界字元線驅動器及一第四邊界字元線驅動器，該第三邊界字元線驅動器用以驅動一第三邊界字元線，該第三邊界字元線鄰近於該些字元線之該第一子集合相對於該第一邊界字元線之一側，該第四邊界字元線驅動器用以驅動一第四邊界字元線，該第四邊界字元線鄰近於該第三邊界字元線相對於該些字元線之該第一子集合的另一側； 該第三全域字元線連接於該第三全域字元線驅動器；以及該第四全域字元線驅動器連接於該第四全域字元線驅動器。
  18. 如申請專利範圍第10項所述之記憶體，其中該第一邊界字元線位於該些字元線之該第一子集合及該些字元線之該第二子集合之間，該第二邊界字元線位於該第一邊界位元線及該些字元線之該第二子集合之間，該控制器之該些邏輯電路更用以於施加該些字元線側抹除電壓前，將儲存於耦接至該第一邊界字元線及該第二邊界字元線之該些記憶胞之資料由該已選擇區塊移動至該些區塊之另一區塊；以及於施加該些字元線側抹除電壓後，將儲存於耦接至該第一邊界字元線及該第二邊界字元線之該些記憶胞之資料分別由另該區塊移回該已選擇區塊。
  19. 如申請專利範圍第10項所述之記憶體，其中該第一邊界字元線位於該些字元線之該第一子集合及該些字元線之該第二子集合之間，該第二邊界字元線位於該第一邊界字元線及該些字元線之該第二子集合之間，該控制器之該些邏輯電路更用以挑選出數個字元線作為該些字元線之該已選擇子集合；於施加該些字元線側抹除電壓前，將儲存於耦接至該第一邊界字元線及該第二邊界字元線間之該些記憶胞之資料由該已選擇區塊移動至該些記憶胞之該些區塊之另一區塊；以及於施加該些字元線側抹除電壓後，將儲存於耦接至該第一邊 界字元線及該第二邊界字元線之該些記憶胞之資料由另該區塊分別移回至該已選擇區塊。
  20. 如申請專利範圍第10項所述之記憶體，其中該控制單元回應抹除耦接於該些字元線之該已選擇子集合之該些記憶胞之一指令(command)，執行施加該通道側抹除電壓、施加該些字元線側抹除電壓、及施加該些字元線側抑制電壓之動作。
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