TWI554167B - 具有整合被動裝置在封裝體基體內之整合式數位與射頻單晶片系統裝置及其製造方法 - Google Patents

Description

具有整合被動裝置在封裝體基體內之整合式數位與射頻單晶片系統裝置及其製造方法

揭示之實施例係有關於包括被動裝置設置於封裝體基體內的整合式數位-及射頻裝置，及其製造方法。

發明背景

本描述的實施例係概括有關於單晶片系統的領域，且更特別有關於具有整合被動裝置在封裝體基體內之整合式數位與射頻單晶片系統裝置及其製造方法。

依據本發明之一實施例，係特地提出一種晶片裝置包含一單晶片系統(SoC)電子裝置包括該裝置之一半導體數位處理器區段，該裝置之一半導體射頻積體電路(RFIC)區段，及於該處該半導體數位處理器區段與該半導體RFIC區段係形成一DP-RFIC裝置，及耦接至該RFIC區段之前端模組被動裝置；及該DP-RFIC裝置係安裝於其上之一封裝體基體，其中該前端模組被動裝置之至少一個電感器係經由該封裝體基體而耦接至該RFIC區段。

圖式簡單說明

為了瞭解其中獲得實施例之方式，將參考隨附之圖式呈現前文簡述之多個實施例的特定描述。此等圖式闡釋實施例，該等實施例並非必要照比例繪製，也非視為限制其範圍。將透過附圖的使用而以額外特定細節描述與解說若干實施例，附圖中：第1圖為依據一具體實施例晶片裝置之剖面圖；第2圖為依據一具體實施例晶片裝置之剖面圖；第3圖為依據一具體實施例晶片裝置之剖面圖；第4圖為依據一具體實施例晶片裝置之剖面圖；第5圖為依據一具體實施例晶片裝置之剖面圖；第6圖為依據一具體實施例晶片裝置之剖面圖；第7圖為依據一具體實施例晶片裝置之剖面圖；第8圖為依據一具體實施例凸塊電感器之透視線架構圖；第8a圖為依據一實施例第8圖闡釋之凸塊電感器之側視細節圖；第8b圖為依據一實施例第8圖闡釋之凸塊電感器之側視細節圖；第9圖為依據一具體實施例凸塊電感器之透視線架構圖；第9a圖為依據一實施例第9圖闡釋之凸塊電感器之側視細節圖；第10圖為依據一具體實施例堆疊通孔電感器之透視線架構圖；第10a圖為依據一實施例第10圖闡釋之堆疊通孔電感器之側視細節圖；第11圖為依據一具體實施例凸塊及堆疊通孔複合電感器之透視線架構圖；第11a圖為依據一實施例第11圖闡釋之通孔堆疊電感器之側視細節圖；第12圖為依據一具體實施例變壓器之透視圖；第13圖為依據一具體實施例電感器之透視圖；第14圖為依據一具體實施例電感器之透視圖；第15圖為依據一具體實施例變壓器之透視圖；第16圖為如本揭示陳述之使用平面變壓器實施例的封裝體上平衡器(balun)之頂視平面圖；第17圖為第16圖闡釋之三-電容器一-變壓器裝置之電路圖；第18圖為依據一具體實施例四層直線或圓形電感器之頂視平面圖；第18a、18b、18c、及18d圖顯示第18圖闡釋之變壓器總成；第19圖為依據一具體實施例使用混成SoC及整合線圈於封裝體基體的半導體封裝體之線架構分解透視圖；第20圖為第19圖闡釋之四-電容器四-電感器裝置之電路圖；第21圖為依據一具體實施例使用混成SoC及整合線圈於安裝基體的半導體封裝體之頂視平面圖；第22圖為依據一具體實施例之製程及方法流程圖；及第23圖為依據一實施例之電腦/通訊系統之示意圖。

較佳實施例之詳細說明

揭示製程其中混成晶片實施例包括數位處理器(DP)及射頻積體電路(RFIC)功能性於混成半導體基體上。如此，單晶片系統(SoC)包括混成DP-RFIC晶片設置於封裝體基體上。支承RFIC之被動裝置係耦接至RFIC但係設置於封裝體基體上或內。被動裝置包括係屬金屬結構製造成凸塊電感器之電感器及變壓器、或整合至封裝體基體的金屬電感器及變壓器。

現在參考附圖，附圖中類似的結構可給予類似的尾標元件符號。為了更清晰顯示多個實施例之結構，此處含括之圖式為積體電路結構之圖解代表圖。如此，例如於顯微相片中呈現的製造積體電路結構之實際外觀可能不同但仍然結合本案請求專利之具體實施例的結構。如此，圖式可只顯示可用來瞭解具體實施例之結構。可能並未含括技藝界已知之其它結構以維持圖式的簡明。

第1圖為依據一具體實施例晶片裝置100之剖面圖。單晶片系統(SoC)110包括設置於封裝體基體112上的DP-RFIC混成裝置110。DP-RFIC混成裝置110包括數位處理器(DP)114及RFIC區段116。於一實施例中，SoC 110包括DP-RFIC混成加圖形區段。結果此一SoC 110實施例可稱作為DP-G-RIRC混成110。後之中所示之SoC實施例可以是DP-RFIC混成或DP-G-RFIC混成。

晶片裝置100係以簡化形式闡釋，包括支承DP區段114的DP主動裝置及後端金屬化115，及支承RFIC區段116的RFIC主動及被動裝置及金屬化117。於一實施例中，封裝體基體112為無核心基體112。DP-RFIC裝置110與封裝體基體112間之電氣通訊係透過電氣凸塊進行，其中一個電氣凸塊標示以元件符號118。如圖所示，DP-RFIC 110為已經利用電氣凸塊118而設置於封裝體基體112上的覆晶110。

於一實施例中，前端模組RF被動裝置係部署在RFIC 116與封裝體基體112間。如圖所示，電感器係從兩個電氣凸塊118、兩個金屬襯墊122、連結電氣凸塊118與金屬襯墊的兩個傳導接頭124、及二金屬襯墊122間之線跡123製成。作為迴圈單一部分的電感器也可稱作為線圈，此一實施例也可稱作為垂直電感器。電感器中之感應電流120係藉載有元件符號120的方向箭頭例示說明。因此感應電流120係經由封裝體基體112而耦接至RFIC 116，於該處限於DP-RFIC混成裝置110與封裝體基體112間的電氣凸塊連接器118。依據一實施例，RF品質電容器126係以構思方式闡釋於RFIC 116的矽內部。由於此一實施例的結果，前端模組被動裝置亦即垂直電感器120係從RFIC 116的矽分離出而讓主動裝置有更多空間。此外，較大型電感器與RFIC 116隔開有助於晶片大小的縮小。也可改良電氣表現。又，隔開較大型電感器允許RF電路在低電阻係數矽基體上操作。

至於前端模組被動裝置，RF品質電容器126保持在RFIC 116的矽內部，於該處比較垂直電感器，RF品質電容器126可以高介電常數(高k)材料製造而獲得有用的電容及有用的小型尺寸。於一實施例中，電容器126為二極體。於此一實施例中，藉區分RF被動裝置可達成分散式RF架構，於該處電感器120係從RFIC 116的矽分離出，但電容器及/或二極體126留在矽內部，於該處可以高k電介質製造。

須瞭解「矽」可指稱任何有用的半導體材料，諸如Si、GaAs、InSb及其它，但各自用在給定應用用途可能具有不同表現。舉例言之，半導體基體可具有於0.1毫歐姆-厘米至1000歐姆-厘米之範圍之電阻係數，且可以是任一種有用的矽。於一實施例中，32奈米架構設計法則係用來製造SoC混成裝置110，諸如加州聖塔卡拉英特爾公司(Intel Corporation)製造的SoC處理器。於一實施例中，22奈米架構設計法則係用來製造SoC混成裝置110。於所揭示實施例中可體現其它幾何形狀，包括更大者及更小者。總而言之，分散式RF架構係藉互連晶片上RF電容器與封裝體上RF電感組件而形成，來達成如給定應用用途所要求的各項有用的RF濾波及阻抗/功率/雜訊匹配。舉例言之，封裝體基體安裝或整合電感器可具有10至100之範圍的品質因數Q，比較整合式被動裝置電感器係在5至25之範圍。

第2圖為依據一具體實施例晶片裝置200之剖面圖。SoC 110包括配置於封裝體基體212上的DP-RFIC混成裝置210。DP-RFIC混成裝置210包括數位處理器區段214及RFIC區段216。晶片裝置200係以簡化形式闡釋，包括支承DP區段214的DP主動裝置及後端金屬化215，及支承RFIC區段216的RFIC主動及被動裝置及金屬化217。

DP-RFIC裝置210與封裝體基體212間之電氣通訊係透過電氣凸塊進行，其中一個電氣凸塊標示以元件符號218。如圖所示，DP-RFIC 210為已經利用電氣凸塊218而設置於封裝體基體212上的覆晶210。

於一實施例中，前端模組RF被動裝置係部署在RFIC 216與封裝體基體212間。如圖所示，電感器係從兩個通孔堆疊製成，各個通孔堆疊係起始於電氣凸塊218及終止(於Z方向延伸)於金屬襯墊222。二金屬襯墊122間之線跡123耦接該二通孔堆疊。作為迴圈單一部分的電感器也可稱作為線圈。電感器中之感應電流220係藉載有元件符號220的方向箭頭例示說明。因此感應電流220係經由封裝體基體212而耦接至RFIC 216，於該處包括該二通孔堆疊。RF品質電容器226係以構思方式闡釋於RFIC 216的矽內部。由於此一實施例的結果，前端模組被動裝置220係從RFIC 216的矽分離出與隔開而讓主動裝置有更多空間。

至於前端模組被動裝置，RF品質電容器226保持在RFIC 216的矽內部，於該處比較垂直電感器220，RF品質電容器226可以高k材料製造而獲得有用的電容及有用的小型尺寸。於一實施例中，電容器226為二極體。於此一實施例中，可達成隔開RF被動裝置，於該處電感器220係從RFIC 216的矽分離出，但電容器及/或二極體226留在矽內部，於該處可以高k電介質製造。

第3圖為依據一具體實施例晶片裝置300之剖面圖。SoC 310包括配置於封裝體基體312上的DP-RFIC混成裝置310。DP-RFIC混成裝置310包括數位處理器區段314及RFIC區段316。晶片裝置300係以簡化形式闡釋，包括支承DP 314的DP主動裝置及後端金屬化315，及支承RFIC 316的RFIC主動及被動裝置及金屬化317。於一實施例中，封裝體基體312為無核心基體312。DP-RFIC裝置310與封裝體基體312間之電氣通訊係透過電氣凸塊進行，其中一個電氣凸塊標示以元件符號318。如圖所示，DP-RFIC 310為已經利用電氣凸塊318而設置於封裝體基體312上的覆晶310。

於一實施例中，前端模組RF被動裝置係部署在RFIC 316與封裝體基體312間。如圖所示，三個電感器及/或變壓器係以元件符號320闡釋且係錯雜於RFIC 316的金屬化317內。於一實施例中，電感器及/或變壓器320係連同主動裝置製造於RFIC 316之矽，主動裝置其中之一者係以元件符號328闡釋。依據一實施例，RF品質電容器226係以構思方式闡釋於RFIC 316的矽內部。於一實施例中，電容器326為二極體。由於此一實施例的結果，前端模組被動裝置亦即電感器及/或變壓器320係從RFIC 316的矽分離出與隔開而讓主動裝置有更多空間。此外，較大型電感器分開遠離RFIC 116協助縮小晶片大小。也改良電氣效能。又，較大型電感器的分開也允許RF電路在低電阻係數矽基體上操作。至於前端模組被動裝置，RF品質電容器326保持在RFIC 316的矽內部，於該處比較可錯雜在金屬化317內部的電感器，RF品質電容器326可以高k材料製造而獲得有用的電容及有用的小型尺寸。

第4圖為依據一具體實施例晶片裝置400之剖面圖。SoC 410包括配置於封裝體基體412上的DP-RFIC混成裝置410。DP-RFIC混成裝置410包括數位處理器區段414及RFIC區段416。晶片裝置400係以簡化形式闡釋，包括支承DP 414的DP主動裝置及後端金屬化415，及支承RFIC 416的RFIC主動及被動裝置及金屬化417。於一實施例中，封裝體基體412為無核心基體412。DP-RFIC裝置410與封裝體基體412間之電氣通訊係透過電氣凸塊進行，其中一個電氣凸塊標示以元件符號418。如圖所示，DP-RFIC 410為已經利用電氣凸塊418而設置於封裝體基體412上的覆晶410。

於一實施例中，前端模組RF被動裝置係部署在RFIC 416與封裝體基體412間。如圖所示，四個電感器及/或變壓器分別地以元件符號120、220、320、及420標示。垂直電感器120為如第1圖描述及例示說明之實施例覆晶(C4)凸塊電感器120。垂直電感器220為依據第2圖描述及例示說明之實施例堆疊通孔電感器220。第3圖闡釋之電感器320錯雜於依據一實施例RFIC 416的金屬化417內。於一實施例中，至少一個電感器320係製造於RFIC 416的矽或金屬化417內。垂直平面電感器420係於構思上闡釋為整合至封裝體基體412。垂直平面電感器410也稱作為三維(3D)電感器，如於隨後揭示之實施例詳加說明。

封裝體基體412係闡釋為具有三個金屬化層級，包括第一層級450、第二層級460、及隨後層級470。須瞭解在一給定封裝體基體可能存在有超過三個層級，無論係用於前端RF被動裝置的形成或用於支承給定混成SoC裝置或二者。

主動裝置係存在於RFIC 416，其中之一者係標示以元件符號428。依據一實施例，RF品質電容器426於構思上係闡釋為在RFIC 416的矽內部。於一實施例中，電容器426為二極體。

由於此一實施例的結果，前端模組被動裝置亦即電感器及/或變壓器120、220、320、及420係從RFIC4316的矽分離出與隔開而讓主動裝置有更多空間。至於前端模組被動裝置，RF品質電容器426保持在RFIC 416的矽內部，於該處比較可錯雜在金屬化417內部的電感器，RF品質電容器426可以高k材料製造而獲得有用的電容及有用的小型尺寸。

第5圖為依據一具體實施例晶片裝置500之剖面圖。此一實施例包括SoC混成晶片510配置於封裝體基體512連同前端主動裝置晶片530也係配置於多層封裝體基體512上。二晶片510及530分別具有晶片上RF電容器526及536，可以使用出現在矽/砷化鎵後端的層間介電材料，體現為金屬-絕緣體-金屬(MIM)電容器或多指電容器(MFC)。晶片裝置500係顯示為封裝體上電感器及/或變壓器120、220、320、及420，諸如凸塊電感器120，或藉將整合至封裝體基體512的金屬層製作圖案來達成可用於給定SoC RFIC用途的特定電感值品質因數。

於一實施例中，電感器係使用單層封裝體基體512體現。於一實施例中，電感器係使用多層封裝體基體512體現。業已揭示其實例及更多實例係進一步陳述於本文揭示。晶粒510及530係係使用第一層級互連體諸如覆晶凸塊518而組裝至封裝體基體512。於一實施例中，無凸塊累積層通孔係用於無凸塊總成。

封裝體基體512上的電連結及電感器以及於矽510及530上者使得擇定的電感器及電容器係採用於一個或多個電感-電容(LC)網路而可用於信號濾波、信號平衡、或阻抗匹配。於一實施例中，複製混成電路係體現數次且在相同矽510上或相同封裝體基體512上不同位置體現，取決於RF信號是否由給定晶粒510及/或530所接收或廣播而定。於一實施例中，相似的但非確切混成電路係體現數次且在相同矽510上或相同封裝體基體512上不同位置體現，取決於RF信號是否由給定晶粒510及/或530所接收或廣播而定。

於一實施例中，此等體現中之一者係可用在晶片裝置500體驗RF信號的任何介面。於一實施例中，於該處RF前端係體現在SoC晶片510，諸如於電感器320，RF前端電容器526係體現在SoC晶片510上。於一實施例中，有限離散或晶片電容器527係體現在封裝體基體512上來互補支承RFIC 516的混成LC前端RF網路。今日須瞭解少於全部例示說明之電感器的實施例可體現在晶片裝置500的RF前端功能性。

第6圖為依據一具體實施例晶片裝置600之剖面圖。例示說明類似第5圖闡釋之結構。此外，打線接合晶粒632係安裝在封裝體基體612上於SoC覆晶晶片610旁，後者包括DP區段614及RFIC區段616。

與第5圖闡釋晶片裝置500之X-Z方向性相反，晶片裝置600係以Y-Z方向性顯示來例示說明一個實施例，第6圖闡釋晶片裝置600之平面圖顯示依據一實施例C4主動裝置晶片530及打線接合晶粒632。今日須瞭解少於全部例示說明之電感器的實施例可體現在晶片裝置600的RF前端功能性。

第7圖為依據一具體實施例晶片裝置700之剖面圖。本實施例包括一個SoC混成晶片710設置於封裝體基體712上連同兩個前端主動裝置晶片730，其也設置於多層封裝體基體712上。此外，兩個以矽為基礎之整合式被動裝置(IPD)720係配置於封裝體基體712上。IPD 720也可以是以玻璃為基礎、以氧化鋁為基礎、或以低溫共燒陶瓷(LTCC)為基礎之裝置。此外，於一實施例中，打線接合晶粒732係安裝於封裝體基體712上於SoC覆晶晶片710旁，後者包括DP區段714及RFIC區段716。於一實施例中，IPD 720提供可用於特定體現的中間Q值。於一實施例中，該等IDP具有5至25範圍之Q值。於一實施例中，電感器120、220、320及420中之任一者具有10至100之範圍之Q值。

SoC 710具有晶片上RF電容器726，可使用出現在矽/砷化鎵後端的層間介電材料體現為MIM電容器或MFC。封裝體700係闡釋為封裝體上電感器及/或變壓器120、220、320、420諸如凸塊電感器120，或將整合至封裝體基體712的金屬層製作圖案來達成可用在特定用途的特定電感值及品質因數。

於一實施例中，電感器係使用封裝體基體712單層體現。於一實施例中，電感器係使用多層封裝體基體712體現。業已揭示其實例及更多實例係進一步陳述於本文揭示。晶粒710及730係係使用第一層級互連體諸如覆晶凸塊718而組裝至封裝體基體712。於一實施例中，無凸塊累積層通孔係用於無凸塊總成。

封裝體基體712上的電連結及電感器以及於矽710及730上者使得擇定的電感器及電容器係採用於一個或多個電感-電容(LC)網路而可用於信號濾波、信號平衡、或阻抗匹配。於一實施例中，複製混成電路係體現數次且在相同矽710上或相同封裝體基體712上不同位置體現，取決於RF信號是否由給定晶粒710及/或730所接收或廣播而定。於一實施例中，相似的但非確切混成電路係體現數次且在相同矽710上或相同封裝體基體712上不同位置體現，取決於RF信號是否由給定晶粒710及/或730所接收或廣播而定。

於一實施例中，此等體現中之一者係可用在晶片裝置700體驗RF信號的任何介面。於一實施例中，於該處RF前端係體現在SoC晶片710，諸如於電感器320，RF前端電容器726係體現在SoC晶片710上。於一實施例中，IPD 720係體現在封裝體基體712上來互補混成LC網路。今日須瞭解少於全部例示說明之電感器的實施例可體現在晶片裝置700的RF前端功能性。

第8圖為依據一具體實施例兩個凸塊電感器820之透視線架構圖。一個凸塊電感器801係從二電氣凸塊818、二金屬襯墊822、連結電氣凸塊818與金屬襯墊822之二傳導接頭824、及在該二金屬襯墊822間之底線跡823所製成。一個凸塊電感器802(第8b圖)係從四電氣凸塊、四金屬襯墊、連結電氣凸塊與金屬襯墊之四傳導接頭、在該二金屬襯墊間之二底線跡823、及頂線跡825所製成。電感器801作為迴圈的單一部分也可稱作為線圈，此一實施例也可稱作為垂直電感器。電感器802包括循序地逐一耦接而形成一迴圈的三個線圈節段。電氣凸塊818可藉鍍覆在晶粒上而形成。為求例示說明之方塊，凸塊818顯然係座落在封裝體基體812上。

第8a圖依據一實施例第8圖闡釋之凸塊電感器之側視細節圖。凸塊電感器801從第8圖可知，表示為單一線圈節段電感器。凸塊電感器801也可係指二-凸塊電感器801。

第8b圖為依據一實施例第8圖闡釋之凸塊電感器之側視細節圖。凸塊電感器802從第8圖可知，表示為具有彎蜒電流路徑的三重線圈節段電感器。凸塊電感器802也可係指四-凸塊電感器802。今日須瞭解三-凸塊電感器可從第8b圖闡釋的凸塊中之三者製成。

第9圖為依據一具體實施例凸塊電感器920之透視線架構圖。凸塊電感器920為六-凸塊電感器包括各六個電氣凸塊918、金屬襯墊922、連結電氣凸塊918與金屬襯墊922之傳導接頭924、在該金屬襯墊922間之三個底線跡923、及兩個頂線跡925。電感器920係設置於SoC混成裝置實施例與封裝體基體實施例912間。

第9a圖為依據一實施例第9圖闡釋之凸塊電感器之側視細節圖。六-凸塊電感器920於第9圖可見及表示循序地逐一耦接而形成一迴圈的五-線圈節段電感器920。凸塊電感器920可見於第9圖顯示具有彎蜒電流路徑。

第10圖為依據一具體實施例堆疊通孔電感器1020之透視線架構圖。堆疊通孔電感器1020為六-堆疊通孔電感器1020包括六個通孔堆疊、六個金屬襯墊1022、介於金屬襯墊1022間的三個底線跡1023、及兩個頂線跡1025。

第10a圖為依據一實施例第10圖闡釋之堆疊通孔電感器之側視細節圖。六-堆疊通孔電感器1020於第10圖可知整合至封裝體基體1012。如第10圖可知，堆疊通孔電感器係表示為五-線圈節段電感器1020，其係循序地逐一耦接而形成一迴圈。堆疊通孔電感器1020可顯示於第10圖，可見具有彎蜒電流路徑。

第11圖為依據一具體實施例複合凸塊及堆疊通孔電感器1120之透視線架構圖。依據一實施例，複合凸塊與通孔堆疊電感器1120為六-凸塊與六-通孔堆疊電感器1120，使得電流流經凸塊及流入通孔堆疊，隨後流入底金屬襯墊1122，及然後流入線跡1123。然後，從底線跡1123，電流流入相鄰通孔堆疊及流入凸塊1118。其次，電流流過頂線跡1125。

第11a圖為依據一實施例第11圖闡釋之通孔堆疊電感器之側視細節圖。六-複合凸塊與通孔堆疊電感器1120於第11圖可見為整合至封裝體基體1112。如第11圖可知，複合凸塊與通孔堆疊電感器係表示為循序地逐一耦接而形成一迴圈的五-線圈節段電感器1120。複合凸塊與通孔堆疊電感器1120出現於第11圖可見具有彎蜒電流路徑。

第12圖為依據一具體實施例變壓器1220之透視圖。變壓器1220之位置可整合至封裝體基體，諸如任一個封裝體基體實施例，及依據非限制性實施例，可組配成例如垂直平面電感器420之位置可整合至第4圖顯示之封裝體基體412。

變壓器1220包括第一電感器，其包括第一線圈1252及第三線圈1272。第一線圈1252係位置封裝體基體之第一層級1250。舉例言之，第4圖所示封裝體基體412具有第一層級450。第一線圈1252包括第一外金屬襯墊1254及第一內金屬襯墊1256。第一中心通孔1290係接觸第一線圈1252在第一層級1250及在第一內金屬襯墊1256。第一電感器也包括在封裝體基體之第三層級1270之第三線圈1272。第三線圈1272包括第三內金屬襯墊1276，其係接觸第一中心通孔1290及第三外金屬襯墊1274。

變壓器1220包括第二電感器，其包括位在封裝體基體之第二層級1260之第二線圈1262。第二層級1260係在該第一層級1250與該第三層級1270間。該第二線圈1262包括第二外金屬襯墊1264及接觸第二中心通孔1292的第二內金屬襯墊1266。

第一電感器係起始於第一外金屬襯墊1254而終止於第三外金屬襯墊1274。第二電感器係起始於第二外金屬襯墊1264而終止於第二內金屬襯墊1266。現在須瞭解此一變壓器1220具有第一電感器與第二電感器間之2：1變壓比。此一變壓器實施例1220也稱摺疊電感器1220，原因在於兩個線圈係彼此橫向摺疊。此一變壓器實施例1220也稱三-層二-電感器摺疊變壓器1220。

於一實施例中，第一線圈1252與第三線圈1272可彼此串聯或並聯電氣連結。當第一線圈1252與第三線圈1272為串聯時，電感為中間或第二電感器之電感的兩倍。當第一線圈1252與第三線圈1272為並聯時，電感為中間電感器之電感的一半。不同的連結組態許可針對阻抗匹配及信號平衡所要求的不同電感比。

第13圖為依據一具體實施例電感器1320之透視圖。電感器1320之位置可整合至封裝體基體，諸如任一個封裝體基體實施例，及於非限制性實例中，可組配成例如垂直平面電感器420之位置可整合至第4圖顯示之封裝體基體412。

電感器1320包括在第一層級之第一線圈1352、在第二層級之第二線圈1362、在第三層級1370之第三線圈1372、及在第四層級1380之第四線圈1382。

第一線圈1352包括第一外金屬襯墊1354及向內螺接至第一內金屬襯墊1356的第一線圈1352。第一中心通孔1390係在第一內金屬襯墊1356接觸第一線圈1352。電感器1320係在中心通孔1390從第一線圈1352延續，及該中心通孔1390接觸第二線圈1362在第二內金屬襯墊1366。第二線圈1362係從該第二內金屬襯墊1366向外螺接至第二外金屬襯墊1364。該第二外金屬襯墊1364係經由周邊通孔而接觸位在該封裝體基體之第三層級1370的第三線圈1372之第三外金屬襯墊1374。第三線圈1372包括第三內金屬襯墊(被遮掩而不可見)，該襯墊係接觸第一中心通孔1390正下方(於Z方向)的一中心通孔(被遮掩而不可見)。第三線圈1372係透過被遮掩而不可見的中心通孔而耦接至在第四層級1380的第四線圈1382。第四線圈1382係向外螺接至第四外金屬襯墊1384。

因此依據一實施例，電感器1320以四個平行平面螺旋線圈操作，且可用於支承混成DP-RFIC裝置之RF區段的若干RF應用用途。電感器1320也可稱作為四-層單一電感器1320。

第14圖為依據一具體實施例電感器1420之透視圖。電感器1420之位置可整合至封裝體基體，諸如任一個封裝體基體實施例，及於非限制性實例中，可組配成例如垂直平面電感器420之位置可整合至第4圖顯示之封裝體基體412。

電感器1420包括在第一層級1450之第一線圈1452、及在第二層級1460之第二線圈1462。

第一線圈1452包括第一外金屬襯墊1454及向內螺接至第一內金屬襯墊1456的第一線圈1452。第一中心通孔1490係在第一層級1450及在第一內金屬襯墊1456接觸第一線圈1452。電感器1420係在中心通孔1490從第一線圈1452延續，及該中心通孔1490接觸第二線圈1462在第二內金屬襯墊1466。第二線圈1462係從該第二內金屬襯墊1466向外螺接至第二外金屬襯墊1464。

因此依據一實施例，電感器1420以兩個平行平面螺旋線圈操作，且可用於支承混成DP-RFIC裝置之RF區段的若干RF應用用途。電感器1420也可稱作為二-層單一電感器1420。

第15圖為依據一具體實施例變壓器1520之透視圖。變壓器1520之位置可整合至封裝體基體，諸如任一個封裝體基體實施例，及依據非限制性實例，可組配成例如垂直平面電感器420之位置可整合至第4圖顯示之封裝體基體412。

電感器1520包括一第一電感器，該第一電感器包括在第一層級1550之第一線圈1552、及在第二層級1560之第二線圈1562。第一線圈1552包括第一外金屬襯墊1554及向內螺接至第一內金屬襯墊1556的第一線圈1552。第一中心通孔1590係在第一層級1550及在第一內金屬襯墊1556接觸第一線圈1552。電感器1520係在中心通孔1590從第一線圈1552延續，及該中心通孔1590接觸第二線圈1562在第二內金屬襯墊1566。第二線圈1562係從該第二內金屬襯墊1566向外螺接至第二外金屬襯墊1564。

電感器1520包括一第二電感器，該第二電感器包括在第一層級1550之第三線圈1572、及在第二層級1560之第四線圈1582。第三線圈1572包括第三外金屬襯墊1574及向內螺接至第三內金屬襯墊1576的第三線圈1572。第二中心通孔1592係在第一層級1550及在第一內金屬襯墊1576接觸第三線圈1572。電感器1520係在第二中心通孔1592從第三線圈1572延續，及該第二中心通孔1592接觸第四線圈1582在第二內金屬襯墊1586。第四線圈1582係從該第四內金屬襯墊1586向外螺接至第四外金屬襯墊1584。

因此依據一實施例，變壓器1520以兩個摺疊的且平行平面螺旋電感器操作，且可用於支承混成DP-RFIC裝置之RF區段的若干RF應用用途。變壓器1520也可稱作為摺疊二-層二-電感器變壓器1520。因此，變壓器包括成為交插螺旋結構的兩個平面摺疊電感器。依據一實施例，各個電感器具有經由摺疊兩個馬屈(Marchand)型平衡器所形成的3D結構。各個螺旋電感器的兩半係在封裝體基體的不同層上體現來允許兩個電感器之正型電磁耦合。正型耦合涉及旋轉底電感器螺旋，使得頂半與底半的電流流動方向為相同。同一個電感器的兩半間的電磁耦合使得總電感係大於個別電感器線圈之和。於摺疊電感器實施例中，垂直電磁耦合係加至橫向電磁耦合。如此增加兩個個別電感器間之總電磁耦合係數。

第16圖為如本揭示陳述之使用平面變壓器實施例的封裝體上平衡器1600之頂視平面圖。以簡化形式闡釋，兩個叉指式電容器1640及1642係經組配在封裝體基體1612上連同一個封裝體上平衡器1620。平行板電容器1626也係闡釋有四個層級各自具有有用的形狀因數。但為求例示說明之簡明，其各自的形狀因數不同，但邊長相似來提供兩相鄰電容器板間的相同表面積。

第17圖為第16圖闡釋之三-電容器一-變壓器裝置之電路圖1700。三個電容器係例示說明為C1、C2、及C3，分別從第16圖標示為結構1640、1642及1626。三個電感器係例示說明為N1、N2及N3。變壓器包含一個單端一次電感器N1及一個中心抽頭差分端二次電感器N2-N3。中心抽頭允許二次電感器N2-N3的兩半為電氣方面相同。一次電感器與二次電感器係彼此電磁耦合。

依據所揭示半導體封裝體實施例及技藝界已知之相當物中之任一者，第17圖顯示之電路係可用作為半導體封裝體之一部分。

第18圖為依據一具體實施例四層圓形變壓器1820之頂視平面圖。變壓器1820之位置可整合至封裝體基體，諸如任一個封裝體基體實施例，及於非限制性實例中，可組配成例如垂直平面電感器420之位置可整合至第4圖顯示之封裝體基體412。

變壓器1820包括第一線圈1852、第二線圈1862、第三線圈1872、及第四線圈1882。第一線圈1852包括第一外金屬襯墊1854，及第一線圈1852向內螺接至接觸第一線圈1852的第一中心通孔1890。第一中心通孔1890係接地來輔助組配成為變壓器。

第18a、18b、18c、及18d圖顯示第18圖闡釋之變壓器1820總成。於18a，第一線圈1852係形成於第四層且係附接至第一外金屬襯墊1854。於18b，第二線圈1862係附接至周邊通孔1892且係以與第一線圈1852捲繞方向相反的捲繞方向而向內螺旋。於18c，第三線圈1872係附接至第一中心通孔1890且與第一線圈1852完成第一電感器。可知第三線圈1872係以第一線圈1852的相同方向捲繞。於18d，第四線圈1882係附接至第四外金屬襯墊1884。可知第四線圈1882係以第二線圈1862的相同方向捲繞。第二線圈1862與第四線圈1882完成第二電感器。

第19圖為依據一具體實施例使用混成SoC 1910及整合線圈於封裝體基體1912的半導體封裝體1900之線架構分解透視圖。如圖所示，半導體封裝體1900係組配成射頻帶通濾波器。

SoC 1910包括配置在封裝體基體1912上的DP-RFIC混成裝置1910。DP-RFIC混成裝置1910包括數位處理器區段1914及RFIC區段1916。晶片裝置1900係以簡化形式說明，包括支持DP 1912的DP金屬化1915及支持RFIC 1916的RFIC金屬化(圖中未顯示)。於一實施例中，封裝體基體1912為無核心基板1912。DP-RFIC裝置1910與封裝體基體1912間之電氣通訊係經由依據任何揭示實施例之電氣凸塊或否則依據已知技術進行。如圖所示，DP-RFIC 1910為使用電氣凸塊而匹配至封裝體基體1912的覆晶晶片1910。

於一實施例中，前端模組RF被動裝置係部署於RFIC 1916與封裝體基體1912間。如圖所示，四個電感器其中一者係以元件符號1920指示係形成於封裝體基體1912。四個二-層級單-線圈電感器係以非限制性具體實施例舉例說明。取決於給定的使用用途，線圈1920可包括任何已揭示的電感器或變壓器實施例。但如圖所示，線圈1920為電感器。

依據一實施例，RF品質電容器1926於構思上係在RFIC 1916的矽內部闡釋。由於本實施例結果，前端模組被動裝置亦即垂直平面電感器1920係與RFIC 1916的矽分隔及分開，讓矽1916內部留下更多RF主動裝置的空間。如此，藉由分隔與分開被動裝置電感器/變壓器，更大型前端RF有用線圈係用來支承RFIC 1916。

至於前端模組被動裝置，RF品質電容器1926留在RFIC 1916的矽內部，於該處可以高k介電材料製造來獲得比較電感器有用的電容及有用的小型尺寸。於一實施例中，電容器1926為二極體。於此一實施例中，已經達成RF被動裝置之隔開，於該處電感器1920係從RFIC 1916的矽移出，但電容器及/或二極體1926留在矽內，於該處可以高k介電質製造。

第20圖為第19圖闡釋之四-電容器四-電感器裝置之電路圖2000。四個電容器係例示說明為C1、C2、C3、及C4，係標示得自第19圖之結構1926。四個電感器係例示說明為L1、L2、L3、及L4。依據所揭示半導體封裝體實施例及技藝界已知之相當物中之任一者，第20圖顯示之電路係可用作為半導體封裝體之一部分。

第21圖為依據一具體實施例使用混成SoC 2110(以虛線輪廓的腳印表示)及整合線圈於封裝體基體2112的半導體封裝體2100之頂視平面圖。

SoC 2110包括DP-RFIC混成裝置210，設置於封裝體基體2112上。DP-RFIC混成裝置2110包括數位處理器區段2114及RFIC區段2116。於一實施例中，SoC 2110包括相鄰於DP區段2114的圖形區段2108。晶片裝置2100係以簡化形式闡釋，及顯示數次出現可RF的封裝體上平衡器。舉例言之，包括線圈化電感器或變壓器1820，諸如第18圖闡釋的結構。摺疊線圈變壓器1520諸如第15圖所示也連同封裝體上叉指電容器2126說明。

依據一實施例，可知SoC裝置2110的腳印跨立在封裝體上電感器及變壓器的腳印上。也可知至少一個高k電容器/二極體1926係位在SoC 2110的RFIC區段2116之矽內部。

於一實施例中，前端模組RF被動裝置係部署在RFIC 2116與封裝體基體2112間。如圖所示，四個封裝體上被動裝置區段係形成於封裝體基體2112。

第22圖為依據若干實施例之方法流程圖2200。

於2210，該方法包括將SoC混成電子裝置組裝至封裝體基體。

於2212，該方法包括SoC乃混成DP-RFIC電子裝置。

於2214，該方法包括SoC包括相鄰於DP區段的圖形處理器區段。

於2220，該方法包括形成由該封裝體基體所支承的至少一個前端RF電感器。於2220，該方法也包括形成由該封裝體基體所支承的至少一個前端RF變壓器之實施例。「支承」一詞表示呈結構的電感器係實體上接觸該封裝體基體，即便並非也整合於其上亦復如此。在此種定義下，例如第7圖闡釋之IPD並非由封裝體基體所支承。於本揭示文中，電感器/變壓器結構實例係列舉為凸塊電感器、堆疊通孔電感器、垂直平面電感器、垂直平面認壓器、及其組合。於一實施例中，該方法係與2210的方法平行地始於2220。

於2230，該方法包括組裝該混成SoC裝置至基座基體。

第23圖為依據一實施例之電腦/通訊系統2300之示意圖。如圖所示，依據若干所揭示之實施例及本文揭示中陳述的其相當例中之任一者，電腦/通訊系統2300(又稱電子系統2300)可具體實施包括DP-RFIC能力與由封裝體基體所支承的隔開的前端模組被動裝置之混成SoC裝置。電腦/通訊系統2300可以是行動裝置諸如小筆電。電腦/通訊系統2300可以是行動裝置諸如無線智慧型手機。電腦/通訊系統2300可以是桌上型電腦。電腦/通訊系統2300可以是掌上型讀取器。電腦/通訊系統2300可以整合至汽車。電腦系統600可整合至電視機。

於一實施例中，電子系統2300為電腦系統，包括電氣耦合電子系統2300之各個組件的系統匯流排2320。依據各個實施例，系統匯流排2320乃單一匯流排或是匯流排的任一種組合。電子系統2300包括供電給積體電路2310的電壓源2330。於若干實施例中，電壓源2330經由系統匯流排2320供給電流給積體電路2310。

依據一實施例，積體電路2310係電氣耦接至系統匯流排2320且包括任何電路或電路組合。於一實施例中，積體電路2310包括處理器2312，可以是任一型數位處理器(DP)實施例。處理器2312可表示任一型電路，諸如但非限於微處理器、微控制器、圖形處理器、數位信號處理器、或其它處理器。於一實施例中，處理器2312乃此處揭示的嵌入型晶粒。於一實施例中，SRAM實施例係出現於處理器的快取記憶體。可含括於積體電路2310之其它型別的電路為客戶電路或特定應用積體電路(ASIC)，諸如用於無線裝置的通訊電路2314諸如，小區式電話、智慧型手機、傳呼機、可攜式電腦、雙向無線電、及類似的電子系統。於一實施例中，積體電路2310包括晶粒上記憶體2316，諸如靜態隨機存取記憶體(SRAM)。於一實施例中，積體電路2310包括晶粒上記憶體2316，諸如嵌入式動態隨機存取記憶體(eDRAM)。

於一實施例中，積體電路2310係與隨後積體電路2311互補，諸如本文揭示陳述之DP-RFIC SoC混成實施例的RF區段互補。於一實施例中，雙重積體電路2310包括嵌入式晶粒上記憶體2317，諸如eDRAM。雙重積體電路2311包括RFIC雙重處理器2313及雙重通訊電路2315及雙重晶粒上記憶體2317，諸如SRAM。雙重通訊電路2315係特別組配用於RF處理。

至少一個被動裝置2380係耦接至隨後積體電路2311，使得RFIC 2311及該至少一個被動裝置乃下述任何混成SoC裝置的一部分，該混成SoC裝置包括DP 2310及RFIC 2311能力帶有隔開的前端模組被動裝置2380由該封裝體基體所支承。

於一實施例中，電子系統2300也包括外部記憶體2340，又轉而可包括適合特定應用的一或多個記憶體元件，諸如呈RAM形式之主記憶體2342、一或多個硬碟機2344、及/或操縱活動式媒體2346的一或多個驅動器，諸如軟碟、光碟(CD)、數位影音碟(DVD)、快閃記憶體驅動器、及技藝界已知之其它活動式媒體。依據一實施例，外部記憶體2340也可以是嵌入式記憶體2348，諸如包括DP-RFIC能力具有隔開的前端模組被動裝置係由該封裝體基體所支承之混成SoC裝置。

於一實施例中，電子系統2300也包括顯示裝置2350、及音訊輸出裝置2360。於一實施例中，電子系統2300包括輸入裝置，諸如控制器2370，可以是鍵盤、滑鼠、觸控式面板、數字小鍵盤、軌跡球、遊戲控制器、麥克風、語音辨識裝置、或輸入資訊至電子系統2300的任何其它裝置。於一實施例中，輸入裝置2370包括相機。於一實施例中，輸入裝置2370包括數位聲音記錄器。於一實施例中，輸入裝置2370包括相機及數位聲音記錄器。

基座基體2390可以是電腦系統2300的一部分。於一實施例中，基座基體2390為主機板固定含電感器之半導體裝置基體實施例。於一實施例中，基座基體2390是塊板子其上安裝含電感器之半導體裝置基體實施例。於一實施例中，基座基體2390結合涵蓋在虛線2390內部的功能性中之至少一者，且為基體諸如無線通訊器之用戶機殼。

如此處所示，積體電路2310可於多個不同實施例中體現，包括依據若干所揭示實施例中之任一者及其相當物，包括DP-RFIC能力具有隔開的前端模組被動裝置係由該封裝體基體所支承之混成SoC裝置、電子系統、電腦系統、一或多個積體電路製造方法、及一或多個電子總成製造方法，依據此處於多個實施例中所陳述的若干所揭示實施例中之任一者及技藝界已知之其相當物，該等電子總成為包括DP-RFIC能力具有隔開的前端模組被動裝置係由該封裝體基體所支承之混成SoC裝置。元件、材料、幾何形狀、尺寸大小、及操作順序全部皆可變更來適合特定I/O耦合要求，包括陣列接點數目、陣列接點組態、依據若干所揭示之包括DP-RFIC能力具有隔開的前端模組被動裝置係由該封裝體基體所支承之混成SoC裝置實施例及其相當物中之任一者的包括DP-RFIC能力具有隔開的前端模組被動裝置係由該封裝體基體所支承之混成SoC裝置。

雖然晶粒可以指處理器晶片、RF晶片、RFIC晶片、IPD晶片、或可以相同意義述及的記憶體晶片，但不可解譯為相當結構。本文揭示全文中述及「一個實施例」或「一實施例」表示聯結該實施例所述特定特徵、結構、或特性係含括於至少一個本發明之實施例。於全文揭示各處出現「於一個實施例中」或「於一實施例中」等詞並非必要全部皆係指相同實施例。此外，於一或多個實施例中該等特定特徵、結構、或特性可以任一種適當方式組合。

諸如「上」及「下」、「上方」及「下方」等詞參考例示說明之X-Z座標系將可瞭解，諸如「相鄰」等詞參考例示說明之X-Y座標系或參考非Z座標系將可瞭解。

摘要說明部分係遵照37 C.F.R. §1.72(b)要求摘要說明將允許讀者快速確定技術揭示之本質及主旨而提供。係瞭解其將不用來解譯或限制申請專利範圍之範圍或意義而提交。

前文詳細說明部分中，各項特徵係共同集結在單一實施例中用以使得揭示內容流暢化。本揭示方法絕非解譯為反映出意圖本發明所請求專利之實施例要求比較申請專利範圍各項所明確引述者更多的特徵。反而如下申請專利範圍各項反映，本發明主旨係源自單一所揭示實施例之全部特徵更少的特徵。如此，下列申請專利範圍各項係藉此而併入詳細說明部分，申請專利範圍各項代表其本身為一分開的較佳實施例。

熟諳技藝人士方便瞭解可未悖離如隨附之申請專利範圍表示之本發明之原理及範圍而就已經描述及舉例說明之細節、材料、及部件與方法步驟之配置方面做出多個其它變化。

100、200、300、400、500、600、700、2100．．．晶片裝置、半導體封裝體

110、210、310、410、510、610、710、1910、2110．．．單晶片系統(SoC)、DP-RFIC混成裝置、SoC混成晶片、SoC覆晶晶片

112、212、312、412、512、612、712、812、912、1012、1112、1612、1912、2112．．．封裝體基體

114、214、314、414、514、614、714、1914、2114．．．數位處理器(DP)區段

115、215、315、415、515、615、715、1915．．．DP主動裝置及後端金屬化

116、216、316、416、516、616、716、1916、2116．．．RFIC區段

117、217、317、417、517、617、717．．．RFIC主動及被動裝置及金屬化

118、218、318、418、518、618、718、818、918、1118．．．電氣凸塊

120、220、320、420．．．感應電流、垂直電感器

122、222、822、922、1022、1122．．．金屬襯墊

123、223．．．線跡

124、824、924．．．傳導接頭

126、226、326、426、526、626、726、1926．．．RF品質電容器及/或二極體

320．．．電感器及/或變壓器

328、428．．．主動裝置

420．．．垂直平面電感器

450、460、470．．．金屬化層級

526．．．RF前端電容器

527．．．晶片電容器

530、730．．．前端主動裝置晶片、晶粒

632、732．．．打線接合晶片、打線接合晶粒

720．．．以矽為基礎之整合式被動裝置(IPD)

801、802、820、920、．．．凸塊電感器

823、923、1023、1123．．．底線跡

825、925、1025、1125．．．頂線跡

1020．．．堆疊通孔電感器

1120．．．複合凸塊與通孔堆疊電感器

1220、1520、1820．．．變壓器、摺疊電感器、三-層二-電感器摺疊變壓器

1250、1350、1450、1550．．．第一層級

1252、1352、1452、1552、1852．．．第一線圈

1254、1354、1454、1554、1854．．．第一外金屬襯墊

1256、1356、1456、1556．．．第一內金屬襯墊

1260、1360、1460、1560．．．第二層級

1262、1362、1462、1562、1862．．．第二線圈

1264、1364、1464、1564．．．第二外金屬襯墊

1266、1366、1466、1566．．．第二內金屬襯墊

1270、1370．．．第三層級

1272、1372、1572、1872．．．第三線圈

1274、1374、1574．．．第三外金屬襯墊

1276、1376、1576．．．第三內金屬襯墊

1290、1390、1490、1590、1890．．．第一中心通孔

1292、1592．．．第二中心通孔

1320、1420．．．電感器

1280．．．第四層級

1282、1582、1882．．．第四線圈

1284、1584、1884．．．第四外金屬襯墊

1586．．．第四內金屬襯墊

1600．．．封裝體上平衡器之頂視平面圖

1620．．．封裝體上平衡器

1626．．．平行板電容器

1640、1642．．．叉指式電容器

1700．．．電路圖

1820．．．四層圓形變壓器

1892．．．周邊通孔

1900．．．半導體封裝體之線架構分解透視圖

2000．．．電路圖

2108．．．圖形區段

2126．．．封裝體上叉指式電容器

2200．．．流程圖

2210-2230．．．處理方塊

2300．．．電腦/通訊系統、電子系統

2310、2311．．．積體電路(晶粒)、DP、RFIC

2312、2313．．．處理器

2314、2315．．．通訊電路

2316、2317．．．晶粒上記憶體

2320．．．系統匯流排

2330．．．電壓源

2340．．．外部記憶體

2342．．．主記憶體

2344．．．硬碟機

2346．．．活動式媒體

2348．．．嵌入式記憶體

2350．．．顯示裝置

2360．．．音訊輸出裝置

2370．．．輸入裝置

2380．．．被動裝置、分隔的前端被動裝置

2390．．．基座基體

C1-4．．．電容器

N1-3、L1-4．．．電感器

第1圖為依據一具體實施例晶片裝置之剖面圖；

第2圖為依據一具體實施例晶片裝置之剖面圖；

第3圖為依據一具體實施例晶片裝置之剖面圖；

第4圖為依據一具體實施例晶片裝置之剖面圖；

第5圖為依據一具體實施例晶片裝置之剖面圖；

第6圖為依據一具體實施例晶片裝置之剖面圖；

第7圖為依據一具體實施例晶片裝置之剖面圖；

第8圖為依據一具體實施例凸塊電感器之透視線架構圖；

第8a圖為依據一實施例第8圖闡釋之凸塊電感器之側視細節圖；

第8b圖為依據一實施例第8圖闡釋之凸塊電感器之側視細節圖；

第9圖為依據一具體實施例凸塊電感器之透視線架構圖；

第9a圖為依據一實施例第9圖闡釋之凸塊電感器之側視細節圖；

第10圖為依據一具體實施例堆疊通孔電感器之透視線架構圖；

第10a圖為依據一實施例第10圖闡釋之堆疊通孔電感器之側視細節圖；

第11圖為依據一具體實施例凸塊及堆疊通孔複合電感器之透視線架構圖；

第11a圖為依據一實施例第11圖闡釋之通孔堆疊電感器之側視細節圖；

第12圖為依據一具體實施例變壓器之透視圖；

第13圖為依據一具體實施例電感器之透視圖；

第14圖為依據一具體實施例電感器之透視圖；

第15圖為依據一具體實施例變壓器之透視圖；

第16圖為如本揭示陳述之使用平面變壓器實施例的封裝體上平衡器(balun)之頂視平面圖；

第17圖為第16圖闡釋之三-電容器一-變壓器裝置之電路圖；

第18圖為依據一具體實施例四層直線或圓形電感器之頂視平面圖；

第18a、18b、18c、及18d圖顯示第18圖闡釋之變壓器總成；

第19圖為依據一具體實施例使用混成SoC及整合線圈於封裝體基體的半導體封裝體之線架構分解透視圖；

第20圖為第19圖闡釋之四-電容器四-電感器裝置之電路圖；

第21圖為依據一具體實施例使用混成SoC及整合線圈於安裝基體的半導體封裝體之頂視平面圖；

第22圖為依據一具體實施例之製程及方法流程圖；及

第23圖為依據一實施例之電腦/通訊系統之示意圖。

100．．．晶片裝置

110．．．單晶片系統(SoC)、DP-RFIC混成裝置

112．．．封裝體基體

114．．．數位處理器(DP)區段

115．．．DP主動裝置及後端金屬化

116．．．RFIC區段

117．．．RFIC主動及被動裝置及金屬化

118．．．電氣凸塊

120．．．感應電流、垂直電感器

122．．．金屬襯墊

123．．．線跡

124．．．傳導接頭

126．．．電容器

Claims (64)

1. 一種晶片裝置，其係包含：一單晶片系統(SoC)電子裝置，包括：該SoC電子裝置之一半導體數位處理器區段；該SoC電子裝置之一半導體射頻積體電路(RFIC)區段，及其中該半導體數位處理器區段與該半導體RFIC區段形成一DP-RFIC裝置；及耦接至該RFIC區段之前端模組被動裝置；及一封裝體基體，其上安裝該DP-RFIC裝置，其中該前端模組被動裝置之至少一個電感器係經由該封裝體基體而耦接至該RFIC區段。
2. 如申請專利範圍第1項之晶片裝置，其中該SoC電子裝置也包括設置相鄰於該半導體數位處理器區段之一圖形處理器區段。
3. 如申請專利範圍第1項之晶片裝置，其中該至少一個電感器係錯雜於將該RFIC耦接至該封裝體基體之金屬化結構中。
4. 如申請專利範圍第1項之晶片裝置，其中該至少一個電感器係錯雜於將該RFIC耦接至該封裝體基體之金屬化結構中，且亦設置於該封裝體基體內。
5. 如申請專利範圍第1項之晶片裝置，其中該至少一個電感器係受限在該DP-RFIC與該封裝體基體間之電氣凸塊連接器。
6. 如申請專利範圍第1項之晶片裝置，其中該至少一個電 感器包括在該DP-RFIC與該封裝體基體間之電氣凸塊連接器。
7. 如申請專利範圍第1項之晶片裝置，其中該至少一個電感器包括在該DP-RFIC與該封裝體基體間之電氣凸塊連接器，及其中該至少一個電感器係包括錯雜於將該RFIC耦接至該封裝體基體之金屬化中之結構。
8. 如申請專利範圍第1項之晶片裝置，其中該至少一個電感器包括在該封裝體基體內之堆疊通孔結構，及其中該至少一個電感器包括錯雜於將該RFIC耦接至該封裝體基體之金屬化中之結構。
9. 如申請專利範圍第1項之晶片裝置，其中該至少一個電感器係包括在該DP-RFIC與該封裝體基體間之電氣凸塊連接器，其中該至少一個電感器係包括錯雜於將該RFIC耦接至該封裝體基體之金屬化中之結構，及其中該至少一個電感器包括在該封裝體基體內之堆疊通孔結構。
10. 如申請專利範圍第1項之晶片裝置，其中該至少一個電感器包括在該封裝體基體內之一堆疊通孔結構。
11. 如申請專利範圍第1項之晶片裝置，其中該至少一個電感器線圈為一單一迴圈，其結合兩個通孔堆疊於該單一迴圈，其中該等通孔堆疊係於該封裝體基體內。
12. 如申請專利範圍第1項之晶片裝置，其中該至少一個電感器為一迴圈，其包括至少三個堆疊結構整合至該迴圈。
13. 如申請專利範圍第1項之晶片裝置，其中該至少一個電感器包括循序地逐一(seriatim)耦接而形成一迴圈的六個通孔堆疊結構。
14. 如申請專利範圍第1項之晶片裝置，其中該至少一個電感器包括六個通孔堆疊結構，其中各個通孔堆疊結構係以個別六個電氣凸塊而接觸，及其中該等六個各通孔堆疊及電氣凸塊係循序地逐一耦接而形成一迴圈。
15. 如申請專利範圍第1項之晶片裝置，其中該至少一個電感器係整合至該封裝體基體且包括：一第一線圈，其位於該封裝體基體之一第一層級，其中該第一線圈包括一第一外金屬襯墊及一第一內金屬襯墊；一中心通孔，其與該第一線圈在該第一層級及在該第一內金屬襯墊接觸；一第二線圈，其位於該封裝體基體之一第二層級，其中該第二線圈包括一第二內金屬襯墊及一第二外金屬襯墊，其中該第二內金屬襯墊與該中心通孔接觸；及其中該至少一個電感器係起始於該第一外金屬襯墊及終止於該第二外金屬襯墊。
16. 如申請專利範圍第1項之晶片裝置，其中該至少一個電感器係一整合至該封裝體基體之變壓器，且包括：一第一線圈，其位於該封裝體基體之一第一層級，其中該第一線圈包括一第一外金屬襯墊及一第一內金屬襯墊； 一中心通孔，其與該第一線圈在該第一層級及在該第一內金屬襯墊接觸；一第二線圈，其位於該封裝體基體之一第二層級，其中該第二線圈包括一第二內金屬襯墊及一第二外金屬襯墊，其中該第二內金屬襯墊與該中心通孔接觸；一第三線圈，其位於該第一層級，其中該第三線圈包括一第三外金屬襯墊及一第三內金屬襯墊；一複製中心通孔，其與該第三線圈在該第一層級及在該第三內金屬襯墊接觸；一第四線圈，其位於該第二層級，其中該第四線圈包括一第四內金屬襯墊及一第四外金屬襯墊，其中該第四內金屬襯墊與該複製中心通孔接觸；及其中該至少一個電感器包括兩個電感器，其中該等電感器中之一第一者係起始於該第一外金屬襯墊及終止於該第二外金屬襯墊，及其中該等電感器中之一第二者係起始於該第三外金屬襯墊及終止於該第四外金屬襯墊。
17. 如申請專利範圍第1項之晶片裝置，其中該至少一個電感器係整合至該封裝體基體，且包括：一第一線圈，其位於該封裝體基體之一第一層級，其中該第一線圈係包括一第一外金屬襯墊及一第一內金屬襯墊；一頂中心通孔，其與該第一線圈在該第一層級及在該第一內金屬襯墊接觸； 一第二線圈，其位於該封裝體基體之一第二層級，其中該第二線圈包括與該頂中心通孔接觸之一第二內金屬襯墊及與一周邊通孔接觸之一第二外金屬襯墊；一第三線圈，其位於該封裝體基體之一第三層級，其中該第三線圈係包括一第三外金屬襯墊及一第三內金屬襯墊，其中該第三外金屬襯墊與該周邊通孔接觸；一複製中心通孔，其與該第三線圈在該第三層級及在該第三內金屬襯墊接觸；一第四線圈，其位於該封裝體基體之一第四層級，其中該第四線圈包括一第四內金屬襯墊及一第四外金屬襯墊，其中該第四內金屬襯墊與該複製中心通孔接觸；及其中該等第一、第二、第三、及第四線圈各自係以類似方式捲繞而形成該至少一個電感器。
18. 如申請專利範圍第1項之晶片裝置，其中該至少一個電感器係整合至該封裝體基體，且包括：一第一電感器，其係包括：一第一線圈，其位於該封裝體基體之一第一層級，其中該第一線圈包括一第一外金屬襯墊及一第一內金屬襯墊；一第一中心通孔，其與該第一線圈在該第一層級及在該第一內金屬襯墊接觸；一第三線圈，其於該封裝體基體之一第三層級，其中該第三線圈包括一第三內金屬襯墊及一第 三外金屬襯墊，其中該第三內金屬襯墊與該第一中心通孔接觸；一第二電感器，其包括：一第二線圈，其位於在該第一層級與該第三層級間之該封裝體基體之一第二層級，其中該第二線圈包括一第二外金屬襯墊及與一第二中心通孔接觸之一第二內金屬襯墊；及其中該第一電感器起始於該第一外金屬襯墊及終止於該第三外金屬襯墊，及其中該第二電感器起始於該第二外金屬襯墊及終止於該第二內金屬襯墊。
19. 如申請專利範圍第1項之晶片裝置，其中該半導體基體係顯示從0.1毫歐姆-厘米至1000歐姆-厘米之範圍內之電阻係數(resistivity)。
20. 一種晶片裝置，其係包含：一單晶片系統(SoC)電子裝置，包括：該SoC電子裝置之一半導體數位處理器(DP)區段；該SoC電子裝置之一半導體射頻積體電路(RFIC)區段，及其中該半導體DP區段與該半導體RFIC區段形成一DP-RFIC裝置；及耦接至該RFIC區段之前端模組被動裝置；及一封裝體基體，其上安裝該DP-RFIC裝置且係耦接至該封裝體基體；該等前端模組被動裝置之至少一個電感器，其係耦 接至該RFIC區段且係整合至該封裝體基體；及一叉指式(interdigital)電容器、一離散式表面黏貼電容器及一平行板電容器中之至少一者，其係設置在該封裝體基體上且係耦接至該RFIC區段。
21. 如申請專利範圍第20項之晶片裝置，其中該SoC電子裝置也包括設置相鄰於該半導體數位處理器區段之一圖形處理器區段。
22. 如申請專利範圍第20項之晶片裝置，其中該至少一個電感器係錯雜於將該RFIC耦接至該封裝體基體之金屬化結構中。
23. 如申請專利範圍第20項之晶片裝置，其中該至少一個電感器係錯雜於將該RFIC耦接至該封裝體基體之金屬化結構中，且係亦設置於該封裝體基體內。
24. 如申請專利範圍第20項之晶片裝置，其中該至少一個電感器係受限在該DP-RFIC與該封裝體基體間之電氣凸塊連接器。
25. 如申請專利範圍第20項之晶片裝置，其中該至少一個電感器係包括在該DP-RFIC與該封裝體基體間之電氣凸塊連接器。
26. 如申請專利範圍第20項之晶片裝置，其中該至少一個電感器係包括在該DP-RFIC與該封裝體基體間之電氣凸塊連接器，及其中該至少一個電感器包括錯雜於將該RFIC耦接至該封裝體基體之金屬化中之結構。
27. 如申請專利範圍第20項之晶片裝置，其中該至少一個電 感器包括在該封裝體基體內之堆疊通孔結構，及其中該至少一個電感器包括錯雜於將該RFIC耦接至該封裝體基體之金屬化中之結構。
28. 如申請專利範圍第20項之晶片裝置，其中該至少一個電感器包括在該DP-RFIC與該封裝體基體間之電氣凸塊連接器，其中該至少一個電感器包括錯雜於將該RFIC耦接至該封裝體基體之金屬化中之結構，及其中該至少一個電感器包括在該封裝體基體內之堆疊通孔結構。
29. 如申請專利範圍第20項之晶片裝置，其中該至少一個電感器係包括在該封裝體基體內之一堆疊通孔結構。
30. 如申請專利範圍第20項之晶片裝置，其中該至少一個電感器線圈為一單一迴圈，其結合兩個通孔堆疊於該單一迴圈，其中該等通孔堆疊係於該封裝體基體內。
31. 如申請專利範圍第20項之晶片裝置，其中該至少一個電感器係為一迴圈，其包括整合至該迴圈之至少三個堆疊結構。
32. 如申請專利範圍第20項之晶片裝置，其中該至少一個電感器包括循序地逐一耦接而形成一迴圈的六個通孔堆疊結構。
33. 如申請專利範圍第20項之晶片裝置，其中該至少一個電感器包括六個通孔堆疊結構，其中各個通孔堆疊結構係接觸個別六個電氣凸塊，及其中該等各六個通孔堆疊及電氣凸塊係循序地逐一耦接而形成一迴圈。
34. 如申請專利範圍第20項之晶片裝置，其中該至少一個電 感器係整合至該封裝體基體且包括：第一線圈，其位於該封裝體基體之一第一層級，其中該第一線圈包括一第一外金屬襯墊及一第一內金屬襯墊；一中心通孔，其與該第一線圈在該第一層級及在該第一內金屬襯墊接觸；一第二線圈，其於該封裝體基體之一第二層級，其中該第二線圈包括與該中心通孔接觸之一第二內金屬襯墊及一第二外金屬襯墊；及其中該至少一個電感器係起始於該第一外金屬襯墊及終止於該第二外金屬襯墊。
35. 如申請專利範圍第20項之晶片裝置，其中該至少一個電感器係整合至該封裝體基體之一變壓器且包括：一第一線圈，其位於該封裝體基體之一第一層級，其中該第一線圈包括一第一外金屬襯墊及一第一內金屬襯墊；一中心通孔，其與該第一線圈在該第一層級及在該第一內金屬襯墊接觸；一第二線圈，其位於該封裝體基體之一第二層級，其中該第二線圈包括一第二內金屬襯墊及一第二外金屬襯墊，其中該第二內金屬襯墊與該中心通孔接觸；一第三線圈，其位於該第一層級，其中該第三線圈包括一第三外金屬襯墊及一第三內金屬襯墊；一複製中心通孔，係與該第三線圈在該第一層級及 在該第三內金屬襯墊接觸；一第四線圈，其位於該第二層級，其中該第四線圈包括一第四內金屬襯墊及一第四外金屬襯墊，其中該第四內金屬襯墊與該複製中心通孔接觸；及其中該至少一個電感器包括兩個電感器，其中該等電感器中之一第一者起始於該第一外金屬襯墊及終止於該第二外金屬襯墊，及其中該等電感器中之一第二者起始於該第三外金屬襯墊及終止於該第四外金屬襯墊。
36. 如申請專利範圍第20項之晶片裝置，其中該至少一個電感器係整合至該封裝體基體且包括：一第一線圈，其位於該封裝體基體之一第一層級，其中該第一線圈包括一第一外金屬襯墊及一第一內金屬襯墊；一頂中心通孔，其係與該第一線圈在該第一層級及在該第一內金屬襯墊接觸；一第二線圈，其位於該封裝體基體之一第二層級，其中該第二線圈包括與該頂中心通孔接觸之一第二內金屬襯墊及與一周邊通孔接觸之一第二外金屬襯墊；一第三線圈，其於該封裝體基體之一第三層級，其中該第三線圈包括一第三外金屬襯墊及一第三內金屬襯墊，其中該第三外金屬襯墊與該周邊通孔接觸；一複製中心通孔，其係與該第三線圈在該第三層級及在該第三內金屬襯墊接觸；一第四線圈，其於該封裝體基體之一第四層級，其 中該第四線圈包括一第四內金屬襯墊及一第四外金屬襯墊，其中該第四內金屬襯墊與該複製中心通孔接觸；及其中該等第一、第二、第三、及第四線圈各自係以類似方式捲繞而形成該至少一個電感器。
37. 如申請專利範圍第20項之晶片裝置，其中該至少一個電感器係整合至該封裝體基體且包括：一第一電感器，其包括：一第一線圈，其於該封裝體基體之一第一層級，其中該第一線圈包括一第一外金屬襯墊及一第一內金屬襯墊；一第一中心通孔，其與該第一線圈在該第一層級及在該第一內金屬襯墊接觸；一第三線圈，其於該封裝體基體之一第三層級，其中該第三線圈包括一第三內金屬襯墊及一第三外金屬襯墊，其中該第三內金屬襯墊與該第一中心通孔接觸；一第二電感器，其包括：一第二線圈，其位於該封裝體基體之該第一層級與該第三層級間之一第二層級，其中該第二線圈包括一第二外金屬襯墊及與一第二中心通孔接觸之一第二內金屬襯墊；及其中該第一電感器起始於該第一外金屬襯墊及終止於該第三外金屬襯墊，及其中該第二電感器起始於該 第二外金屬襯墊及終止於該第二內金屬襯墊。
38. 如申請專利範圍第20項之晶片裝置，其中該半導體基體顯示從0.1毫歐姆-厘米至1000歐姆-壓米之範圍內之電阻係數。
39. 一種用以形成一晶片裝置之方法，其包含：組裝一單晶片系統(SoC)電子裝置至一封裝體基體，該SoC電子裝置包括：該SoC裝置之一半導體數位處理器(DP)區段：及該SoC裝置之一半導體射頻積體電路(RFIC)區段，及其中該半導體DP區段與該半導體RFIC區段形成一DP-RFIC裝置混成體；耦接至該RFIC區段之前端模組被動裝置，及其中該前端模組被動裝置包括整合至該封裝體基體之至少一個電感器；及組裝該封裝體基體至一基座基體。
40. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有該凸塊電感器之一區段，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在該封裝體上之一覆晶晶片(flip-chip)來完全地形成該凸塊電感器。
41. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有整合至該封裝體基體之一堆疊通孔電感器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在該至少一個凸塊上的一覆晶晶片。
42. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有一堆疊通孔電感器及一凸塊電感器，而該堆疊通孔電感器整合至該封裝體基體，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在該凸塊電感器上的一覆晶晶片。
43. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有整合至該封裝體基體之一三層二-電感器摺疊變壓器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在一凸塊上的一覆晶晶片。
44. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有整合至該封裝體基體之一三層二-電感器摺疊變壓器及於該封裝體基體上的一凸塊電感器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在該凸塊電感器上的一覆晶晶片。
45. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有整合至該封裝體基體之一三層二-電感器摺疊變壓器及於該封裝體基體內之一堆疊通孔電感器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在該凸塊電感器上的一覆晶晶片。
46. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有整合至該封裝體基體之一兩層二-電感器摺疊變壓器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在一凸塊上的一覆晶晶片。
47. 如申請專利範圍第39項之方法，其中該封裝體基體係被 製造以帶有整合至該封裝體基體之一兩層二-電感器摺疊變壓器及於該封裝體基體上的一凸塊電感器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在該凸塊電感器上的一覆晶晶片。
48. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有整合至該封裝體基體之一兩層二-電感器摺疊變壓器及於該封裝體基體內之一堆疊通孔電感器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在該凸塊電感器上的一覆晶晶片。
49. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有整合至該封裝體基體之一四層單一電感器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在一凸塊上的一覆晶晶片。
50. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有整合至該封裝體基體之一四層單一電感器及於該封裝體基體上的一凸塊電感器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在該凸塊電感器上的一覆晶晶片。
51. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有整合至該封裝體基體之一四層單一電感器及於該封裝體基體內之一堆疊通孔電感器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在該凸塊電感器上的一覆晶晶片。
52. 如申請專利範圍第39項之方法，其中該封裝體基體係被 製造以帶有整合至該封裝體基體之一兩層單一電感器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在一凸塊上的一覆晶晶片。
53. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有整合至該封裝體基體之一兩層單一電感器及於該封裝體基體上的一凸塊電感器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在該凸塊電感器上的一覆晶晶片。
54. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有整合至該封裝體基體之一兩層單一電感器及於該封裝體基體內之一堆疊通孔電感器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在該凸塊電感器上的一覆晶晶片。
55. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有整合至該封裝體基體之一堆疊螺旋摺疊變壓器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在一凸塊上的一覆晶晶片。
56. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有整合至該封裝體基體之一堆疊螺旋摺疊變壓器及於該封裝體基體上的一凸塊電感器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在該凸塊電感器上的一覆晶晶片。
57. 如申請專利範圍第39項之方法，其中該封裝體基體係被製造以帶有整合至該封裝體基體之一堆疊螺旋摺疊變 壓器及於該封裝體基體內之一堆疊通孔電感器，及其中組裝該SoC電子裝置包括安裝該SoC電子裝置成在該凸塊電感器上的一覆晶晶片。
58. 一種運算系統，其包含：一單晶片系統(SoC)電子裝置，包括：該SoC電子裝置之一半導體數位處理器區段；該SoC電子裝置之一半導體射頻積體電路(RFIC)區段，及其中該半導體數位處理器區段與該半導體RFIC區段形成一DP-RFIC裝置；及耦接至該RFIC區段之前端模組被動裝置；一封裝體基體，其上安裝該DP-RFIC裝置，其中該前端模組被動裝置之至少一個電感器係與該RFIC分開且係經由該封裝體基體而耦接至該RFIC區段，使得該至少一個電感器係整合至該封裝體基體且係藉該封裝體基體支持；及一基座基體，其上安裝該封裝體基體。
59. 如申請專利範圍第58項之運算系統，其中該運算系統為一行動裝置。
60. 如申請專利範圍第58項之運算系統，其中該運算系統係為一無線智慧型手機。
61. 如申請專利範圍第58項之運算系統，其中該運算系統係為一桌上型電腦。
62. 如申請專利範圍第58項之運算系統，其中該運算系統係為一掌上型閱讀器。
63. 如申請專利範圍第58項之運算系統，其中該運算系統係整合至一汽車。
64. 如申請專利範圍第58項之運算系統，其中該運算系統係整合至一電視。