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TWI553621B - 移位暫存器 - Google Patents

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TWI553621B
TWI553621B TW104108816A TW104108816A TWI553621B TW I553621 B TWI553621 B TW I553621B TW 104108816 A TW104108816 A TW 104108816A TW 104108816 A TW104108816 A TW 104108816A TW I553621 B TWI553621 B TW I553621B
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TW
Taiwan
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signal
gate
signal source
transistor
coupled
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TW104108816A
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English (en)
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TW201635268A (zh
Inventor
林煒力
董哲維
陳嘉亨
Original Assignee
友達光電股份有限公司
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Publication date
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Priority to CN201510309142.0A priority patent/CN104851464B/zh
Priority to US14/818,321 priority patent/US9711079B2/en
Publication of TW201635268A publication Critical patent/TW201635268A/zh
Application granted granted Critical
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Description

移位暫存器
本發明係關於一種移位暫存器，尤指一種根據顯示模態下拉驅動控制訊號之移位暫存器。
第1圖係先前技術之3D顯示時段內閘極訊號G(n)至閘極訊號G(n+7)及驅動控制訊號源Q(n)的操作波形示意圖。第2圖係先前技術之2D顯示時段內閘極訊號G(n)至閘極訊號G(n+7)及驅動控制訊號Q(n)的操作波形示意圖。
由第1圖可知，於3D顯示時段內，閘極訊號G(n)之脈波(pulse)波形係對齊於閘極訊號G(n+1)、閘極訊號G(n+2)之相位係對齊於閘極訊號G(n+3)、閘極訊號G(n+4)之相位係對齊於閘極訊號G(n+5)，且閘極訊號G(n+6)之相位係同於閘極訊號G(n+7)，其中第一、三、五、七閘極訊號之上升波緣(rising edge)係漸次相隔0.5脈寬(pulse width)，故可見閘極訊號G(n+6)之上升波緣係晚於閘極訊號G(n)之下降波緣(falling edge)0.5脈寬。先前技術之移位暫存器係於閘極訊號G(n)上升時藉由抬升電路之電容充電而上拉第一驅動控制訊號Q(n)、再於閘極訊號G(n+6)上升時以閘極訊號G(n+6)控制下拉電路而下拉第一驅動控制訊號Q(n)，故根據第1圖可知於3D顯示時段中，第一驅動控制訊號Q(n)之波形係於閘極訊號G(n)之脈波前0.5脈寬處爬升、及於該脈波後0.5脈寬處下降。上述之脈寬係為時脈(clock)之脈寬。
又見第2圖，於2D顯示時段內，閘極訊號G(n)至閘極訊號G(n+7)之脈波漸次相差1脈寬，亦即閘極訊號G(n)的下降波緣對齊於閘極訊號G(n+1)的上升波緣、閘極訊號G(n+1)的下降波緣對齊於閘極訊號G(n+2)的上升波緣，依此類推，至閘極訊號G(n+6)的下降波緣對齊於閘極訊號G(n+7)的上升波緣。如上述，先前技術之移位暫存器係於閘極訊號G(n)上升時藉由抬升電路之電容充電而上拉驅動控制訊號Q(n)、再於閘極訊號G(n+6)上升時以閘極訊號G(n+6)控制下拉電路而下拉驅動控制訊號Q(n)，故根據第2圖可知於2D顯示時段中，驅動控制訊號Q(n)之波形係於閘極訊號G(n)之上升波緣前2脈寬處爬升，再於閘極訊號G(n)之下降波緣後5脈寬處因閘極訊號G(n+6)所控制之下拉而下降。
如第2圖所示，於2D顯示時段，時段t1內驅動控制訊號Q(n)係為浮接(floating)狀態之高態，此長達5脈寬且為時過長的浮接狀態之高態將導致移位暫存器之抬升電路保持開啟(on)狀態，若有雜訊擾動則閘極訊號將受干擾，導致畫素於錯誤時點被開啟(turn on)而有異常顯示，此外，此時移位暫存器之穩壓電路係關閉(off)，故外部雜訊擾動可能造成移位暫存器功能失常。
本發明一實施例揭露一種移位暫存器，包含一第一穩壓單元、一第二穩壓單元、一主下拉單元及一主抬升單元；該第一穩壓單元，包含一第一下拉控制單元，耦接於一低電壓端、一第一穩壓控制訊號源、及一第一驅動控制訊號源，及一第一下拉單元，耦接於該第一下拉控制單元、該低電壓端、該第一驅動控制訊號源、一第一閘極訊號源及一第一設定訊號源，該第一穩壓單元用以當一第一穩壓控制訊號為高態時，將一第一閘極訊號、一第一驅動控制訊號及一第一設定訊號拉至該低電壓端；該第二穩壓單元，包含 一第二下拉控制單元，耦接於一第二穩壓控制訊號源、該低電壓端及該第一驅動控制訊號源，及一第二下拉單元，耦接於該第二下拉控制單元、該低電壓端、該第一驅動控制訊號源、該第一閘極訊號源及該第一設定訊號源，該第二穩壓單元用以當一第二穩壓控制訊號為高態時，將該第一閘極訊號、該第一驅動控制訊號及該第一設定訊號拉至該低電壓端，其中該第一穩壓控制訊號與該第二穩壓控制訊號互為反相；該主下拉單元，包含一第一子下拉單元，耦接於一第二閘極訊號源、該第一驅動控制訊號源及該低電壓端，及一第二子下拉單元，耦接於一第三閘極訊號源、該第一驅動控制訊號源及該低電壓端，其中該第一子下拉單元係用以於一第一顯示模態被一第二閘極訊號控制以將該第一驅動控制訊號下拉至該低電壓端，且該第二子下拉單元係用以於一第二顯示模態被一第三閘極訊號控制以將該第一驅動控制訊號下拉至該低電壓端；該主抬升單元，包含一抬升控制單元，耦接於一時脈訊號源及該第一驅動控制訊號源，及一抬升單元，耦接於該抬升控制單元、該時脈訊號源、該第一閘極訊號源及該第一驅動控制訊號源，該主抬升單元用以抬升該第一閘極訊號。
100、600、1100、1400、1600、1700、1800‧‧‧移位暫存器
110、610、1110‧‧‧第一穩壓單元
110a、610a、1110a‧‧‧第一下拉控制單元
110b、610a、1110b‧‧‧第一下拉單元
120、620、1120‧‧‧第二穩壓單元
120a、620a、1120a‧‧‧第二下拉控制單元
120b、620b、1120b‧‧‧第二下拉單元
130、630、1130、1630、1730‧‧‧主下拉單元
130a、630a、1130a、1630a、1730a‧‧‧第一子下拉單元
130b、630b、1130b、1630b、1730b‧‧‧第二子下拉單元
140、640‧‧‧主抬升單元
140a、640a‧‧‧抬升控制單元
140b、640b‧‧‧抬升單元
G(n)、G(n+a)、G(n+b)、G(n+2)、G(n+6)、G(n-2)‧‧‧閘極訊號
Gn、Gn+a、Gn+b、Gn+2、Gn+6‧‧‧閘極訊號源
LC1‧‧‧第一穩壓控制訊號源
LC2‧‧‧第二穩壓控制訊號源
LC(1)‧‧‧第一穩壓控制訊號
LC(2)‧‧‧第二穩壓控制訊號
STn、STn+2‧‧‧設定訊號源
ST(n)、ST(n+2)‧‧‧設定訊號
Qn‧‧‧驅動控制訊號源
Q(n)、Q(n+2)‧‧‧驅動控制訊號
Q(1)‧‧‧第一驅動控制訊號
t1、t2、t3‧‧‧時段
HCn‧‧‧時脈訊號源
HC(n)、HC(n+1)、HC(n+2)、HC(n+3)、HC(n+4)、HC(n+5)、HC(n+6)、HC(n+7)、HC(n-1)‧‧‧時脈訊號
T1至T24、T1418至T1422、T1718至T1724‧‧‧電晶體
C1‧‧‧電容
VSS‧‧‧低電壓端
第1圖係先前技術之3D顯示時段第二顯示模態內訊號的操作波形示意圖。
第2圖係先前技術之2D顯示時段內訊號的操作波形示意圖。
第3圖係本發明一實施例之移位暫存器的示意圖。
第4圖係第3圖之移位暫存器於第二顯示模態之操作波形示意圖。
第5圖係第3圖之移位暫存器於第一顯示模態之操作波形示意圖。
第6圖係本發明一實施例之奇數級移位暫存器的示意圖。
第7圖係第6圖之主下拉單元於第一顯示模態的操作示意圖。
第8圖係第7圖之主下拉單元於第一顯示模態的操作波形示意圖。
第9圖係第6圖之主下拉單元於第二顯示模態的操作示意圖。
第10圖係第9圖之主下拉單元於第二顯示模態的操作波形示意圖。
第11圖係本發明另一實施例中偶數級之移位暫存器的示意圖。
第12圖係第11圖之主下拉單元於第一顯示模態的操作波形示意圖。
第13圖係第11圖之主下拉單元於第二顯示模態的操作波形示意圖。
第14圖係本發明另一實施例中奇數級之移位暫存器之示意圖。
第15圖係第14圖之移位暫存器於第一顯示模態之操作波形示意圖。
第16圖為本發明另一實施例中偶數級之移位暫存器之示意圖。
第17圖係本發明另一實施例中奇數級之移位暫存器之示意圖。
第18圖係本發明另一實施例中偶數級之移位暫存器之示意圖。
第3圖係本發明一實施例之移位暫存器100的示意圖。移位暫存器100包含第一穩壓單元110、第二穩壓單元120、主下拉單元130及主抬升單元140。第一穩壓單元110包含：第一下拉控制單元110a及第一下拉單元110b，第一下拉控制單元110a耦接於低電壓端VSS、第一穩壓控制訊號源LC1及驅動控制訊號源Qn，第一下拉單元110b耦接於第一下拉控制單元110a、低電壓端VSS、驅動控制訊號源Qn、閘極訊號源Gn及設定訊號源STn。第一穩壓單元110係用以當第一穩壓控制訊號LC(1)為高態時，將閘極訊號G(n)、驅動控制訊號Q(n)及設定訊號ST(n)拉至低電壓端VSS。第二穩壓單元120包含第二下拉控制單元120a及第二下拉單元120b，第二下拉控制單元120a耦接於第二穩壓控制訊號源LC2、低電壓端VSS及驅動控制訊號源Qn，第二下拉單元120b耦接第二下拉控制單元120a、低電壓端VSS、驅動控制訊號源Qn、閘極訊號源Gn及設定訊號源STn，第二穩壓單元120用以當第二穩壓控制訊號LC(2)為高態時，將閘極訊號G(n)、驅動控制 訊號Q(n)及設定訊號ST(n)拉至低電壓端VSS，其中第一穩壓控制訊號LC(1)與第二穩壓控制訊號LC(2)互為反相。主下拉單元130包含第一子下拉單元130a及第二子下拉單元130b，第一子下拉單元130a耦接於閘極訊號源Gn+a、驅動控制訊號源Qn及低電壓端VSS，第二子下拉單元130b耦接於閘極訊號源Gn+b、驅動控制訊號源Qn及低電壓端VSS，其中該第一子下拉單元130a係用以於第一顯示模態被閘極訊號G(n+a)控制以將驅動控制訊號Q(n)下拉至低電壓端VSS，第二子下拉單元130b係用以於第二顯示模態被閘極訊號G(n+b)控制以將驅動控制訊號Q(n)下拉至低電壓端VSS。主抬升單元140包含抬升控制單元140a及抬升單元140b，抬升控制單元140a耦接於時脈訊號源HCn及驅動控制訊號源Qn以接收時脈訊號HC(n)、驅動控制訊號Q(n)；抬升單元140b耦接於抬升控制單元140a、時脈訊號源HCn、閘極訊號源Gn及驅動控制訊號源Qn，主抬升單元140用以抬升閘極訊號G(n)。
第4圖係第3圖之移位暫存器100於第二顯示模態之波形示意圖。第5圖係第3圖之移位暫存器100於第一顯示模態之波形示意圖。其中，可例如將a以2代入、將b以6代入以作為示例。如第4圖及上文所述，於第二顯示模態，第二子下拉單元130b係被閘極訊號G(n+6)控制以將驅動控制訊號Q(n)下拉至低電壓端VSS，故於第二顯示模態內，驅動控制訊號Q(n)係於閘極訊號G(n)之上升波緣的前0.5脈寬處爬升，於閘極訊號G(n)為高態之脈波時因充電效應而升高位準，又於閘極訊號G(n)之下降波緣後之0.5脈寬處，被閘極訊號G(n+6)控制下拉至低電壓端VSS。如第5圖及上文所述，第一子下拉單元130a係用以於第一顯示模態被閘極訊號G(n+2)控制以將驅動控制訊號Q(n)下拉至低電壓端VSS，故相較於第2圖，第一驅動控制訊號Q(n)為浮接狀態的時間可縮短到如時段t2所示的1脈寬之長度。
第6圖係本發明一實施例之奇數級移位暫存器600的示意圖。若對照於第3圖，第6圖可將將a以2代入、將b以6代入作為示例。移位暫存器600包含第一穩壓單元610、第二穩壓單元620、主下拉單元630及主抬升單元640。第一穩壓單元610包含第一下拉控制單元610a及第一下拉單元610b，第二穩壓單元620包含第二下拉控制單元620a及第二下拉單元620b，主下拉單元630包含第一子下拉單元630a及第二子下拉單元630b，主抬升單元640包含抬升控制單元640a及抬升單元640b。第一穩壓單元610中，第一下拉控制單元610a包含電晶體T4、T5、T6及T7，第一下拉單元610b包含電晶體T8、T9及T10。電晶體T4之閘極與第一極耦接於第一穩壓控制訊號源LC1及電晶體T6之第一極，電晶體T5及T7之閘極耦接於驅動控制訊號源Qn，電晶體T5、T7、T9及T10之第二極耦接於低電壓端VSS，電晶體T8至T10之閘極耦接於電晶體T6之第二極及電晶體T7之第一極，電晶體T8之第二極及電晶體T9之第一極耦接於閘極訊號源Gn，電晶體T10之第一極耦接於第一設定訊號STn。第二穩壓單元620之第二下拉控制單元620a及第二下拉單元620b的電晶體耦接方式相似於第二穩壓單元610，故不贅述，唯第二下拉控制單元620a之電晶體T11與T13之第一端係耦接於第二穩壓控制訊號源LC2，其中第一穩壓控制訊號源LC1與第二穩壓控制訊號源LC2之訊號的高低態互為反相，以交替執行穩壓功能。當第一穩壓控制訊號LC(1)為高態時，則電晶體T4及T6導通(on)，此時若驅動控制訊號Q(n)為高態，則電晶體T5與T7可導通使電晶體T8至T10之閘極電位被下拉至低電壓端VSS，導致電晶體T8至T10不導通(off)，不執行穩壓功能。第2圖所示之時段t1內，因驅動控制訊號Q(n)(第2圖係以n=1之第一驅動控制訊號Q(1)為例)係為浮接狀態之高態，故時段t1內，第一穩壓單元610與第二穩壓單元620均不開啟(on)而不執行穩壓動作。
第6圖之第一子下拉單元630a包含電晶體T20、電晶體T21、電晶體T22及電晶體T23，第二子下拉單元630b包含電晶體T19、電晶體T24、電晶體T25及電晶體T26。電晶體T21包含閘極端，用以接收時脈訊號HC(n)、第一端，用以接收時脈訊號HC(n+1)、及第二端。電晶體T22包含第一端、閘極端，耦接於該電晶體T21之第二端、及第二端，耦接於低電壓端VSS。電晶體T23，包含第一端，耦接於設定訊號源STn+2、閘極端，耦接於電晶體T23之第一端、及第二端，耦接於電晶體T22之第一端。電晶體T20，包含第一端，耦接於閘極訊號源Gn+2、閘極端，耦接於電晶體T23之第二端、及第二端。電晶體T24包含第一端，耦接於電晶體T20之第二端、閘極端，用以接收時脈訊號HC(n+3)、及第二端，耦接於低電壓端VSS。電晶體T24的閘極端亦可接收當級的時脈訊號HC(n)或下一級之時脈訊號HC(n+1)。電晶體T25，包含第一端，耦接於閘極訊號源Gn+6、第二端，耦接於電晶體T24之第一端、及閘極端。電晶體T26包含閘極端，用以接收時脈訊號HC(n+6)、第一端，用以接收時脈訊號HC(n+7)、及第二端，耦接於電晶體T25之閘極端。電晶體T19，包含第一端，耦接於驅動控制訊號源Qn、第二端，耦接於低電壓端VSS、及閘極端，耦接於電晶體T20之第二端及電晶體T25之第二端。其中於第二顯示模態時，該時脈訊號HC(n)及時脈訊號HC(n+1)之相位相同，且時脈訊號HC(n+6)及時脈訊號HC(n+7)之相位相同，其中上述之n為大於零之奇數。
第7圖係第6圖之主下拉單元630於第一顯示模態的操作示意圖。第8圖係第7圖之主下拉單元630於第一顯示模態的操作波形示意圖。由第8圖可見，由於時脈訊號HC(n)與時脈訊號HC(n+1)於第一顯示模態係為相差一脈寬之前後時脈訊號，故時脈訊號H(n)與時脈訊號H(n+1)互為反相，使電晶體T21為不導通(off)，電晶體T22也隨之不導通(off)，設定訊號源STn+2提供之設定訊號ST(n+2)係雙連接(dual connection)於 電晶體T23之閘極與第一端，故設定訊號ST(n+2)可透過電晶體T23傳至電晶體T20之閘極，因電晶體T22係不導通，故電晶體T20可由設定訊號ST(n+2)控制而導通(on)，閘極訊號G(n+2)可透過電晶體T20傳至電晶體T19的閘極以使電晶體T19為導通，驅動控制訊源Qn隨之可透過電晶體T19耦接於低電壓端VSS，因此，驅動控制訊Q(n)可被閘極訊號G(n+2)控制以被下拉至低電壓端VSS。第7圖中，電晶體T24的閘極端亦可接收當級之時脈訊號HC(n)或下一級之時脈訊號HC(n+1)。
第8圖中，閘極訊號G(n)之脈波係同於時脈訊號HC(n)之脈波，閘極訊號G(n+1)之脈波係同於時脈訊號HC(n+1)之脈波，依此類推，由第7圖、第8圖及上述操作說明可知，閘極訊號G(n+2)之上升波緣將電晶體T19導通，故驅動控制訊號Q(n)可被下拉至低電壓端VSS。因此，驅動控制訊號Q(n)為浮接狀態之高態時間長度係為時段t3所示，僅有1脈寬，而非如第2圖的時段t1所示長達5脈寬，故可大幅改善閘極訊號受到干擾之缺失，第7至8圖所示，以閘極訊號G(n+2)控制下拉驅動控制訊號Q(n)之操作方式可稱為3拉1(3-pull-down-1)操作。
第9圖係第6圖之主下拉單元630於第二顯示模態的操作示意圖。第10圖係第9圖之主下拉單元630於第二顯示模態的操作波形示意圖。如第10圖所示，於第二顯示模態，當n為正奇數時，時脈訊號HC(n)的相位係同於時脈訊號HC(n+1)、時脈訊號HC(n+2)的相位係同於時脈訊號HC(n+3)，依此類推，直至時脈訊號HC(n+6)的相位係同於時脈訊號HC(n+7)，且時脈訊號HC(n)與時脈訊號HC(n+2)之相位係漸次相隔0.5脈寬。故第9圖中，當時脈訊號HC(n)及時脈訊號HC(n+1)同為高態時，電晶體T22係導通(on)，故電晶體T20的閘極電位透過電晶體T22而被下拉至低電壓端VSS，以使電晶體T20不導通，故閘極訊號G(n+2)不會透 過電晶體T20傳到電晶體T19之閘極。又見電晶體T26，當時脈訊號HC(n+6)與時脈訊號HC(n+7)之相位同為高態，則電晶體T26係導通，故閘極訊號G(n+6)可透過電晶體T25傳至電晶體T19之閘極以使電晶體T19導通，以使驅動控制訊號Q(n)透過電晶體T19被下拉至低電壓端VSS。第7至8圖所示，以閘極訊號G(n+7)控制下拉驅動控制訊號Q(n)之操作方式可稱為7拉1(7-pull-down-1)操作。第9圖中，電晶體T24的閘極端亦可接收當級的時脈訊號HC(n)或下一級之時脈訊號HC(n+1)。
由第6圖至第10圖之示例可知，當n係為大於零之奇數，本案實施例揭露之主下拉單元630可於3D顯示時維持7拉1(7-pull-down-1)操作，且可於2D顯示時以3拉1(3-pull-down-1)操作將驅動控制訊號Q(n)處於浮接狀態之高態的時間縮短以避免干擾畫素之顯示。
第11圖係本發明另一實施例之偶數級移位暫存器1100的示意圖。移位暫存器1100之第一穩壓單元1110(包含第一下拉控制單元1110a與第一下拉單元1110b)、第二穩壓單元1120(包含第二下拉控制單元1120a與第二下拉單元1120b)、主下拉單元1130(包含第一子下拉單元1130a與第二子下拉單元1130b)及主抬升單元1140(包含抬升控制單元1140a與抬升單元1140b)之電晶體其相互耦接方式係同於第6圖之移位暫存器600，故不贅述，然移位暫存器1100為使驅動控制訊號Q(n)(其係為第n級之驅動控制訊號)之n為大於零之正偶數時亦可正常作動，需調整主下拉單元1130之訊號輸入方式如下述：如第11圖所示，第一子下拉單元1130a之電晶體T21的閘極端用以接收時脈訊號HC(n-1)、第一端用以接收時脈訊號HC(n)；第二子下拉單元1130b之電晶體T26包含閘極端用以接收時脈訊號HC(n+5)、第一端用以接收時脈訊號HC(n+6)，其中n為大於零之偶數，於第二顯示模態時，該時脈訊號HC(n-1)及時脈訊號HC(n)之相位相同，且時脈訊號 HC(n+5)及時脈訊號HC(n+6)之相位相同。第12圖係第11圖之主下拉單元1130於第一顯示模態的操作波形示意圖。第13圖係第11圖之主下拉單元1130於第二顯示模態的操作波形示意圖。第12圖中，相似上述之操作原理，於第一顯示模態，因時脈訊號HC(n-1)之相位相異於時脈訊號HC(n)，故電晶體T21係不導通(off)，使閘極訊號G(n+2)可透過電晶體T20傳至電晶體T19的閘極，以使驅動控制訊號源Qn透過電晶體T19耦接於低電壓端VSS，而達成以閘極訊號G(n+2)之控制下拉驅動控制訊號Q(n)之3拉1操作。如第13圖所示，於第二顯示模態內，因時脈訊號HC(n-1)與HC(n)相位相同，故電晶體T21可導通，以使電晶體T22可導通，電晶體T20之閘極透過電晶體T22耦接於低電壓端VSS故電晶體T20不導通，故閘極訊號G(n+2)不會透過電晶體T20影響電晶體T19的第一端耦接之驅動控制訊號源Qn，然而因時脈訊號HC(n+5)與HC(n+6)相位相同，故當時脈訊號HC(n+5)與HC(n+6)為高態，電晶體T26可導通且控制電晶體T25之閘極使電晶體T25亦導通，閘極訊號G(n+6)透過電晶體T25傳至電晶體T19之閘極以使電晶體T19導通，因此，閘極訊號G(n+6)之高態脈波可將驅動控制訊號Q(n)下拉至低電壓端VSS，於第二顯示模態達成7拉1操作。第11圖中，電晶體T24的閘極端亦可接收當級的時脈訊號HC(n)或下一級之時脈訊號HC(n+1)。
第14圖係本發明另一實施例中，奇數級之移位暫存器1400之示意圖。其中，移位暫存器1400之第一穩壓單元1410(包含第一下拉控制單元1410a與第一下拉單元1410b)、第二穩壓單元1420(包含第二下拉控制單元1420a與第二下拉單元1420b)及主抬升單元1440(包含抬升控制單元1440a與抬升單元1440b)之電晶體其相互耦接方式係同於第6圖之移位暫存器600，故不贅述。第14圖之主下拉單元1430中，第一子下拉單元1430a包含：電晶體T1421，具有閘極端，用以接收時脈訊號HC(n)、第一端，用以接收 時脈訊號HC(n+1)及第二端；電晶體T1422，具有閘極端，耦接於電晶體T1421之第二端、第一端、及第二端，耦接於低電壓端VSS；電晶體T1420，包含閘極端，耦接於第二設定訊號源STn+2、第一端，耦接於閘極訊號源Gn+2、及第二端，耦接於電晶體T1422之第一端；及電晶體T1419，具有閘極端，耦接於電晶體T1422之第一端、第一端，耦接於驅動控制訊號源Qn、及第二端，耦接於低電壓端VSS。第二子下拉單元1430b包含：電晶體T1418，具有閘極端，用以接收閘極訊號G(n+6)，第一端，用以接收驅動控制訊號Q(n)、及第二端，耦接於低電壓端VSS。其中於第二顯示模態時，時脈訊號HC(n)及時脈訊號HC(n+1)之相位相同，n係為大於零之正奇數。
第15圖係第14圖之移位暫存器1400於第一顯示模態之操作波形示意圖。由第15圖可見，時脈訊號HC(n)至HC(n+7)係漸次相差一脈寬，第n級之驅動控制訊號Q(n)係於閘極訊號G(n-2)升為高態時被寄生電容充電而開始爬升，至閘極訊號G(n)為高態時再被電容C1之充電抬升，至閘極訊號G(n+2)為高態時，由於時脈訊號HC(n)與HC(n+1)係反相導致電晶體1421及T1422不導通，此時可設定第二設定訊號ST(n+2)為高態使電晶體T1420之閘極端係高態而導通電晶體T1420，進而使閘極訊號G(n+2)可傳至電晶體T1419之閘極端以導通電晶體T1419，使驅動控制訊號Q(n)可因閘極訊號G(n+2)之控制而被下拉至低電壓端VSS，亦即達成3拉1之操作。由第15圖及第14圖可知，當時脈訊號HC(n+6)係高態時，相對應之閘極訊號G(n+6)亦為高態，屆時電晶體T1418之閘極端係高態故電晶體T1418可導通而再度下拉驅動控制訊號端Qn，但因此時驅動控制訊號Q(n)已經被下拉為低態，故不影響驅動控制訊號Q(n)之值，因此，移位暫存器1400於第一顯示模態亦具有縮短驅動控制訊號Q(n)的浮接狀態之高態為1脈寬之時段t5的功效。
於第二顯示模態中，當n為正奇數，則時脈訊號HC(n)同相於時脈訊號HC(n+1)，當時脈訊號HC(n)為高態，則電晶體T1421導通，進而使電晶體T1422導通，電晶體T1419之閘極端被下拉至低電壓端VSS故電晶體T1419不導通，閘極訊號G(n+2)無法控制電晶體T1418之閘極端使之導通，故需於閘極訊號G(n+6)為高態時，驅動控制訊號Q(n)才可被下拉至低電壓端VSS，故可達成7拉1操作，其操作波形係同於前述第10圖的操作波形，故不贅述。
第16圖為本發明另一實施例中，偶數級之移位暫存器1600之示意圖。移位暫存器1600與移位暫存器1400之電晶體的相互耦接方式係相同，唯移位暫存器1400係用於奇數級，但移位暫存器1600係用於偶數級，故移位暫存器1600中所述之n係為大於零的正偶數。移位暫存器1600中，主下拉單元1630以外之電路及輸入之訊號係相同於移位暫存器1400，故不贅述，主下拉單元1630與第14圖之主下拉單元1430相異處係為電晶體T1421之閘極端改為接收時脈訊號HC(n-1)、第一端改為接收時脈訊號HC(n)。偶數級之移位暫存器1600於第二顯示模態的操作波形可如第13圖所示，因電晶體T1421及T1422導通，故使電晶體T1419不導通，故於閘極訊號G(n+6)為高態時透過導通的電晶體T1418，將驅動控制訊號Q(n)下拉至低電壓端VSS以達成7拉1操作。
第17圖係本發明另一實施例中，奇數級之移位暫存器1700的示意圖。第18圖係本發明另一實施例中，偶數級之移位暫存器1800的示意圖。移位暫存器1700之主下拉單元1730以外之電路係同於第6圖之第一穩壓單元610、第二穩壓單元620及主抬升單元640，故不贅述。第17圖之主下拉單元1730包含第一子下拉單元1730a及第二子下拉單元1730b。第一子下拉單元1730a包含：電晶體T1721，包含閘極端，用以接收時脈訊號HC(n)、 第一端，用以接收時脈訊號HC(n+1)、及第二端；電晶體T1722，包含閘極端，耦接於電晶體T1721之第二端、第一端、及第二端，耦接於低電壓端VSS；電晶體T1723，包含閘極端，耦接於第二設定訊號源STn+2以接收第二設定訊號ST(n+2)、第一端，耦接於電晶體T1723之閘極端、及第二端，耦接於電晶體T1722之第一端；電晶體T1724，包含閘極端，用以接收時脈訊號HC(n+3)、第一端、及第二端，耦接於低電壓端VSS；電晶體T1720，包含閘極端，耦接於電晶體T1722之第一端、第一端，用以接收閘極訊號G(n+2)、及第二端，耦接於電晶體T1724之第一端；及電晶體T1719，包含閘極端，耦接於電晶體T1724之第一端、第一端，耦接於驅動控制訊號源Qn、及第二端，耦接於該低電壓端VSS。第二子下拉單元1730b包含：電晶體T1718，包含閘極端，用以接收閘極訊號G(n+6)、第一端，耦接於驅動控制訊號源Qn且用以接收驅動控制訊號Q(n)、及第二端，耦接於低電壓端VSS。其中，於第二顯示模態時，時脈訊號HC(n)及時脈訊號HC(n+1)之相位相同。
於第二顯示模態，第17圖的奇數級之移位暫存器1700其操作波形圖可如第10圖之波形圖所示，當時脈訊號HC(n)及時脈訊號HC(n+1)同為高態，則電晶體T1721與電晶體T1722均導通，使電晶體1720之閘極端透過電晶體1722耦接於低電壓端VSS，故電晶體1720不導通，閘極訊號G(n+2)無法透過電晶體1720傳至電晶體T1719的閘極端以導通電晶體T1719並將驅動控制訊號Q(n)下拉到低電壓端VSS；需當閘極訊號G(n+6)為高態時，方可導通電晶體T1718，以將驅動控制訊號Q(n)下拉到低電壓端VSS，也就是說：第二顯示模態中，並非以閘極訊號G(n+2)之高態控制下拉驅動控制訊號Q(n)、而是以以閘極訊號G(n+6)之高態控制下拉驅動控制訊號Q(n)以達成7拉1操作。於第一顯示模態，第17圖的奇數級之移位暫存器1700其操作波形圖可如第8圖之波形圖所示，因時脈訊號HC(n)及時脈訊號HC(n+1)相位不同且相差一脈寬，故電晶體T1721與電晶體1722 不導通，電晶體T1723可被控制導通以使電晶體1720亦導通，故當閘極訊號G(n+2)為高態時，可導通電晶體T1719以使驅動控制訊號Q(n)被下拉至低電壓端VSS，已達成3拉1操作，又當閘極訊號G(n+6)為高態時，會使電晶體T1718導通而再次下拉驅動控制訊號Q(n)，但此時驅動控制訊號Q(n)已經於閘極訊號G(n+2)為高態時被下拉，故閘極訊號G(n+6)高態時藉由電晶體T1718對於驅動控制訊號Q(n)之下拉並不影響驅動控制訊號Q(n)的值。
第18圖中，偶數級之移位暫存器1800的電路連接方式及接收之訊號係相同於奇數級之移位暫存器1700，故不贅述，唯相較於第17圖，第18圖之電晶體T1721包含的閘極端係改為用以接收時脈訊號HC(n-1)、且第一端係改為用以接收時脈訊號HC(n)，其中第18圖所示之n係為大於零的正偶數。移位暫存器1800亦可於第一顯示模態執行3拉1操作以於閘極訊號G(n+2)高態時下拉驅動控制訊號Q(n)、於第二顯示模態執行7拉1操作以於閘極訊號G(n+6)高態時下拉驅動控制訊號Q(n)，其操作原理類似於奇數級之移位暫存器1700，故不重述。
上述的第一子下拉單元130a可為2D下拉單元，第二子下拉單元130b可為3D下拉單元。上述的第一顯示模態可為2D顯示模態，於2D顯示時段顯示2D畫面；且第二顯示模態可為3D顯示模態，於3D顯示時段顯示3D畫面。藉由本案實施例揭露之移位暫存器，可將第一顯示模態時，驅動控制訊號Q(n)為時過久的浮接狀態之高態，以如上述之3拉1操作予以縮短，例如由5脈寬縮短為1脈寬，以降低雜訊干擾所導致之畫素顯示問題，又根據本案所請之實施例，於第二顯示模態時仍可保持例如7拉1操作，故不致影響第二顯示模態之訊號波形。綜上可知，本案所請對於本領域之畫素顯示品質及穩定度，實有助益。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧移位暫存器
110‧‧‧第一穩壓單元
110a‧‧‧第一下拉控制單元
110b‧‧‧第一下拉單元
120‧‧‧第二穩壓單元
120a‧‧‧第二下拉控制單元
120b‧‧‧第二下拉單元
130‧‧‧主下拉單元
130a‧‧‧第一子下拉單元
130b‧‧‧第二子下拉單元
140‧‧‧主抬升單元
140a‧‧‧抬升控制單元
140b‧‧‧抬升單元
G(n)、G(n+a)、G(n+b)‧‧‧閘極訊號
Gn、Gn+a、Gn+b‧‧‧閘極訊號源
LC1‧‧‧第一穩壓控制訊號源
LC2‧‧‧第二穩壓控制訊號源
LC(1)‧‧‧第一穩壓控制訊號
LC(2)‧‧‧第二穩壓控制訊號
HCn‧‧‧時脈訊號源
HC(n)‧‧‧時脈訊號
STn‧‧‧設定訊號源
ST(n)‧‧‧設定訊號
Qn‧‧‧驅動控制訊號源
Q(n)‧‧‧驅動控制訊號
VSS‧‧‧低電壓端

Claims (13)

  1. 一種移位暫存器，包含：一第一穩壓單元，包含一第一下拉控制單元，耦接於一低電壓端、一第一穩壓控制訊號源、及一第一驅動控制訊號源，及一第一下拉單元，耦接於該第一下拉控制單元、該低電壓端、該第一驅動控制訊號源、一第一閘極訊號源及一第一設定訊號源，該第一穩壓單元用以當一第一穩壓控制訊號為高態時，將一第一閘極訊號、一第一驅動控制訊號及一第一設定訊號拉至該低電壓端；一第二穩壓單元，包含一第二下拉控制單元，耦接於一第二穩壓控制訊號源、該低電壓端及該第一驅動控制訊號源，及一第二下拉單元，耦接該第二下拉控制單元、該低電壓端、該第一驅動控制訊號源、該第一閘極訊號源及該第一設定訊號源，該第二穩壓單元用以當一第二穩壓控制訊號為高態時，將該第一閘極訊號、該第一驅動控制訊號及該第一設定訊號拉至該低電壓端，其中該第一穩壓控制訊號與該第二穩壓控制訊號互為反相；一主下拉單元，包含一第一子下拉單元，耦接於一第二閘極訊號源、該第一驅動控制訊號源及該低電壓端，及一第二子下拉單元，耦接於一第三閘極訊號源、該第一驅動控制訊號源及該低電壓端，其中該第一子下拉單元係用以於一第一顯示模態被一第二閘極訊號控制以將該第一驅動控制訊號下拉至該低電壓端，且該第二子下拉單元係用以於一第二顯示模態被一第三閘極訊號控制以將該第一驅動控制訊號下拉至該低電壓端；及一主抬升單元，包含一抬升控制單元，耦接於一時脈訊號源及該第一驅動控制訊號源，及一抬升單元，耦接於該抬升控制單元、該時脈訊號源、該第一閘極訊號源及該第一驅動控制訊號源，該主抬升單元用以抬升該第一閘極訊號。
  2. 如請求項1所述之移位暫存器，其中：該第一子下拉單元包含：一第一電晶體，包含一閘極端，用以接收一第一時脈訊號，一第一端，用以接收一第二時脈訊號、及一第二端；一第二電晶體，包含一第一端、一閘極端，耦接於該第一電晶體之該第二端、及一第二端，耦接於該低電壓端；一第三電晶體，包含一第一端，耦接於一第二設定訊號源、一閘極端，耦接於該第三電晶體之該第一端、及一第二端，耦接於該第二電晶體之該第一端；及一第四電晶體，包含一第一端，耦接於該第二閘極訊號源、一閘極端，耦接於該第三電晶體之該第二端、及一第二端；該第二子下拉單元包含：一第五電晶體，包含一第一端，耦接於該第四電晶體之該第二端、一閘極端，用以接收一第三時脈訊號、及一第二端，耦接於該低電壓端；一第六電晶體，包含一第一端，耦接於該第三閘極訊號源、一第二端，耦接於該第五電晶體之該第一端、及一閘極端；一第七電晶體，包含一閘極端，用以接收一第四時脈訊號、一第一端，用以接收一第五時脈訊號、及一第二端，耦接於該第六電晶體之閘極端；及一第八電晶體，包含一第一端，耦接於該第一驅動控制訊號源、一第二端，耦接於該低電壓端、及一閘極端，耦接於該第四電晶體之該第二端及該第六電晶體之該第二端；其中於該第二顯示模態時，該第一時脈訊號及該第二時脈訊號之相位相同，且該第四時脈訊號及該第五時脈訊號之相位相同。
  3. 如請求項2所述之移位暫存器，其中該第一閘極訊號源係為一第n級極閘極訊號源，該第二閘極訊號源係為一第(n+2)級閘極訊號源，該第三閘極 訊號源係為一第(n+6)級閘極訊號源，該第一設定訊號源係為一第n級設定訊號源，該第二設定訊號源係為一第(n+2)級設定訊號源，該第一驅動控制訊號源係為一第n級驅動控制訊號源，該第一驅動控制訊號係為一第n級驅動控制訊號，該第一閘極訊號係為一第n級極閘極訊號，該第二閘極訊號係為一第(n+2)級閘極訊號，該第三閘極訊號係為一第(n+6)級閘極訊號，該第一時脈訊號係為一第n級時脈訊號，該第二時脈訊號係為一第(n+1)級時脈訊號，該第三時脈訊號係為一第(n+3)級時脈訊號，該第四時脈訊號係為一第(n+6)級時脈訊號，該第五時脈訊號係為一第(n+7)級時脈訊號，該第一設定訊號係為一第n級設定訊號，該時脈訊號源係為一第n級時脈訊號源，其中n係為一大於零的奇數。
  4. 如請求項2所述之移位暫存器，其中該第一閘極訊號源係為一第n級極閘極訊號源，該第二閘極訊號源係為一第(n+2)級閘極訊號源，該第三閘極訊號源係為一第(n+6)級閘極訊號源，該第一設定訊號源係為一第n級設定訊號源，該第二設定訊號源係為一第(n+2)級設定訊號源，該第一驅動控制訊號源係為一第n級驅動控制訊號源，該第一驅動控制訊號係為一第n級驅動控制訊號，該第一閘極訊號係為一第n級極閘極訊號，該第二閘極訊號係為一第(n+2)級閘極訊號，該第三閘極訊號係為一第(n+6)級閘極訊號，該第一時脈訊號係為一第(n-1)級時脈訊號，該第二時脈訊號係為一第n級時脈訊號，該第三時脈訊號係為一第(n+3)級時脈訊號，該第四時脈訊號係為一第(n+5)級時脈訊號，該第五時脈訊號係為一第(n+6)級時脈訊號，該第一設定訊號係為一第n級設定訊號，該時脈訊號源係為一第n級時脈訊號源，其中n係為一大於零的偶數。
  5. 如請求項1所述之移位暫存器，其中該第二子下拉單元更用以於該第一 顯示模態被該第三閘極訊號控制以將該第一驅動控制訊號下拉至該低電壓端。
  6. 如請求項5所述之移位暫存器，其中：該第一子下拉單元包含：一第一電晶體，包含一閘極端，用以接收一第一時脈訊號、一第一端，用以接收一第二時脈訊號、及一第二端；一第二電晶體，包含一閘極端，耦接於該第一電晶體之該第二端、一第一端、及一第二端，耦接於該低電壓端；一第三電晶體，包含一閘極端，耦接於一第二設定訊號源、一第一端，耦接於該第二閘極訊號源、及一第二端，耦接於該第二電晶體之該第一端；及一第四電晶體，包含一閘極端，耦接於該第二電晶體之該第一端、一第一端，耦接於該第一驅動控制訊號源、及一第二端，耦接於該低電壓端；該第二子下拉單元包含：一第五電晶體，包含一閘極端，耦接於該第三閘極訊號，一第一端，耦接於該第一驅動控制訊號、及一第二端，耦接於該低電壓端；其中於該第二顯示模態時，該第一時脈訊號及該第二時脈訊號之相位相同。
  7. 如請求項6所述之移位暫存器，其中該第一閘極訊號源係為一第n級極閘極訊號源，該第二閘極訊號源係為一第(n+2)級閘極訊號源，該第三閘極訊號源係為一第(n+6)級閘極訊號源，該第一設定訊號源係為一第n級設定訊號源，該第二設定訊號源係為一第(n+2)級設定訊號源，該第一驅動控制訊號源係為一第n級驅動控制訊號源，該第一驅動控制訊號係為一第n級驅動控制訊號，該第一閘極訊號係為一第n級極閘極訊號，該第二閘極訊號係為一第(n+2)級閘極訊號，該第三閘極訊號係為一第(n+6)級閘極訊號，該第一時脈訊號係為一第n級時脈訊號，該第二時脈訊號係為一第(n+1)級時 脈訊號，該第一設定訊號係為一第n級設定訊號，其中n係為一大於零的奇數。
  8. 如請求項6所述之移位暫存器，其中該第一閘極訊號源係為一第n級極閘極訊號源，該第二閘極訊號源係為一第(n+2)級閘極訊號源，該第三閘極訊號源係為一第(n+6)級閘極訊號源，該第一設定訊號源係為一第n級設定訊號源，該第二設定訊號源係為一第(n+2)級設定訊號源，該第一驅動控制訊號源係為一第n級驅動控制訊號源，該第一驅動控制訊號係為一第n級驅動控制訊號，該第一閘極訊號係為一第n級極閘極訊號，該第二閘極訊號係為一第(n+2)級閘極訊號，該第三閘極訊號係為一第(n+6)級閘極訊號，該第一時脈訊號係為一第(n-1)級時脈訊號，該第二時脈訊號係為一第n級時脈訊號，該第一設定訊號係為一第n級設定訊號，其中n係為一大於零的偶數。
  9. 如請求項5所述之移位暫存器，其中：該第一子下拉單元包含：一第一電晶體，包含一閘極端，用以接收一第一時脈訊號、一第一端，用以接收一第二時脈訊號、及一第二端；一第二電晶體，包含一閘極端，耦接於該第一電晶體之該第二端、一第一端、及一第二端，耦接於該低電壓端；一第三電晶體，包含一閘極端，耦接於一第二設定訊號源、一第一端，耦接於該第三電晶體之該閘極端、及一第二端，耦接於該第二電晶體之該第一端；一第四電晶體，包含一閘極端，耦接於一第三級時脈訊號、一第一端、及一第二端，耦接於該低電壓端；一第五電晶體，包含一閘極端，耦接於該第二電晶體之該第一端、一第一端， 耦接於該第二閘極訊號源、及一第二端，耦接於該第四電晶體之該第一端；及一第六電晶體，包含一閘極端，耦接於該第四電晶體之該第一端、一第一端，耦接於該第一驅動控制訊號、及一第二端，耦接於該低電壓端；該第二子下拉單元包含：一第七電晶體，包含一閘極端，耦接於該第三閘極訊號源、一第一端，耦接於該第一驅動控制訊號源、及一第二端，耦接於該低電壓端；其中於該第二顯示模態時，該第一時脈訊號及該第二級時脈訊號之相位相同。
  10. 如請求項9所述之移位暫存器，其中該第一閘極訊號源係為一第n級極閘極訊號源，該第二閘極訊號源係為一第(n+2)級閘極訊號源，該第三閘極訊號源係為一第(n+6)級閘極訊號源，該第一設定訊號源係為一第n級設定訊號源，該第二設定訊號源係為一第(n+2)級設定訊號源，該第一驅動控制訊號源係為一第n級驅動控制訊號源，該第一驅動控制訊號係為一第n級驅動控制訊號，該第一閘極訊號係為一第n級極閘極訊號，該第二閘極訊號係為一第(n+2)級閘極訊號，該第三閘極訊號係為一第(n+6)級閘極訊號，該第一時脈訊號係為一第n級時脈訊號，該第二時脈訊號係為一第(n+1)級時脈訊號，該第三時脈訊號係為一第(n+3)級時脈訊號，該第一設定訊號係為一第n級設定訊號，其中n係為一大於零的奇數。
  11. 如請求項9所述之移位暫存器，其中該第一閘極訊號源係為一第n級極閘極訊號源，該第二閘極訊號源係為一第(n+2)級閘極訊號源，該第三閘極訊號源係為一第(n+6)級閘極訊號源，該第一設定訊號源係為一第n級設定訊號源，該第二設定訊號源係為一第(n+2)級設定訊號源，該第一驅動控制訊號源係為一第n級驅動控制訊號源，該第一驅動控制訊號係為一第n級驅動控制訊號，該第一閘極訊號係為一第n級極閘極訊號，該第二閘極訊號係 為一第(n+2)級閘極訊號，該第三閘極訊號係為一第(n+6)級閘極訊號，該第一時脈訊號係為一第(n-1)級時脈訊號，該第二時脈訊號係為一第n級時脈訊號，該第三時脈訊號係為一第(n+3)級時脈訊號，該第一設定訊號係為一第n級設定訊號，其中n係為一大於零的偶數。
  12. 如請求項1至11其中任一項所述之移位暫存器，其中該第一子下拉單元係為一二維(2D)下拉單元，該第二子下拉單元係為一三維(3D)下拉單元。
  13. 如請求項1至11其中任一項所述之移位暫存器，其中該第一顯示模態係為一二維(2D)顯示模態，該第二顯示模態係為一三維(3D)顯示模態。
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