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TWI553652B - 半導體裝置及包含該半導體裝置的半導體系統 - Google Patents

半導體裝置及包含該半導體裝置的半導體系統 Download PDF

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TWI553652B
TWI553652B TW101136881A TW101136881A TWI553652B TW I553652 B TWI553652 B TW I553652B TW 101136881 A TW101136881 A TW 101136881A TW 101136881 A TW101136881 A TW 101136881A TW I553652 B TWI553652 B TW I553652B
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金炳得
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愛思開海力士有限公司
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Description

半導體裝置及包含該半導體裝置的半導體系統
本發明係關於半導體設計技術，尤指一種能夠執行記憶體測試的半導體裝置及包含該半導體裝置的半導體系統。
一般來說，半導體記憶體裝置(例如DRAM)必須精準執行資料讀取操作與資料寫入操作。為了維持精準性，失效的記憶體單元應不存在於記憶體晶片中。根據朝向高整合之半導體技術的趨勢，整合在一記憶體晶片的記憶體單元數量正逐漸增加。因此，即使有先進的製程，失效的記憶體單元可能存在於晶片中的機率也逐漸增加。如果這種失效的記憶體單元沒有經過精準性測試，則可能導致半導體記憶體裝置的可靠度劣化。
在半導體記憶體裝置的測試操作中，如果針對每個記憶體單元執行測試操作，則測試高整合半導體記憶體裝置所花費的時間會增加，而導致成本增加。因此，需要能有用於減少花費測試半導體記憶體裝置時間之裝置與方法。
在本發明之一具體實施例中，一種半導體裝置包括電耦合的兩個或多個記憶體晶片。該等記憶體晶片之每一者包括：複數個全域線，係配置成傳送儲存在記憶體單元中 的複數個資料；一MUX單元，係配置成接收載入至該等複數全域線上的複數個資料，以輸出一測試資料；一選擇單元，係插入至該等複數個全域線之兩個或多個全域線，且配置成在測試模式中輸出該測試資料，而不是輸出載入至該等兩個或多個全域線上的資料；及一輸出單元，係耦合至該等複數個全域線，且配置成在正常模式中輸出該等複數個資料，且在測試模式中，根據關於該記憶體晶片的資訊而輸出從耦合至該選擇單元的兩個或多個全域線之任一者所接收的測試資料。
在本發明之一具體實施例中，一種半導體裝置包括電耦合的兩個或多個記憶體晶片。該等記憶體晶片之每一者包括：複數個全域線，係配置成傳送儲存在記憶體單元中的複數個資料；一MUX單元，係配置成接收載入至該等複數個全域線上的複數個資料，以輸出一測試資料；一選擇單元，係插入至該等複數個全域線之兩個或多個全域線中，且配置成在測試模式中輸出該測試資料，而不是輸出載入至該等兩個或多個全域線上的資料；一控制單元，係配置成響應一測試模式訊號，並根據所接收的晶片資訊而產生一輸出致能訊號與兩個或多個測試輸出致能訊號；及一輸出單元，係配置成包括連接於該等全域線與I/O接墊之間的複數控制緩衝器，其中連接至該等兩個或多個全域線(從該等複數個控制緩衝器之中連接至該選擇單元)的控制緩衝器係受到該等個別的測試輸出致能訊號的控制，且其中該等其餘的控制緩衝器受到該輸出致能訊號的控制。
在本發明之一具體實施例中，一種半導體系統包括：一控制器，係配置成傳送對於個別的記憶體晶片是唯一的晶片資訊至該等個別的記憶體晶片；及兩個或多個記憶體晶片，係藉由一半導體晶片直通線而電耦合；其中，該等記憶體晶片之每一者包括：複數個全域線，係配置成傳送儲存在記憶體單元中的複數個資料；一MUX單元，係配置成接收載入至該等複數個全域線上的複數個資料，以輸出一測試資料；一選擇單元，係插入至該等複數個全域線之兩個或多個全域線，且配置成在測試模式中輸出該測試資料，而不是輸出載入至該等兩個或多個全域線上的資料；及一輸出單元，係耦合至該等複數個全域線，且配置成在正常模式中輸出該等複數個資料，且在測試模式中，根據晶片資訊而輸出從連接至該選擇單元的兩個或多個全域線之任一者所接收的測試資料。
在下文中，根據本發明之半導體裝置及包含該半導體裝置的半導體系統將透過各種具體實施例並參考附圖而敘述於下。
第1圖為根據本發明之一具體實施例的半導體裝置之電路圖。
根據本發明之具體實施例的第1圖之半導體裝置為一種示意說明一資料輸出路徑之半導體記憶體晶片。
該半導體裝置包括：複數個全域線GIO<0~127>，係配 置成傳送儲存在記憶體單元中的資料DOUT<0~127>；及一輸出單元40，係連接至該等全域線GIO<0~127>，且配置成驅動該等資料DOUT<0~127>至I/O接墊DQ<0~127>。配置成傳送該等資料DOUT<0~127>的緩衝器BUF1~BUF128可包括介於該等全域線GIO<0~127>與輸出單元40之間。
針對記憶體單元測試之目的，該半導體裝置更可包括一MUX單元10、一選擇單元30、與一控制單元50。
該MUX單元10接收載入至該等個別的全域線GIO<0~127>上的資料DOUT<0~127>。該MUX單元10響應行位址YA<7,8,9,11>以選擇所接收的資料DOUT<0~127>，而輸出該等測試資料MDOUT<0~7>。
尤其，該MUX單元10包括一MUX，係配置成分類該等全域線GIO<0~127>成為個別群組，而每一群組具有特定數量，且響應該等行位址YA<7,8,9,11>而輸出該等資料DOUT之任一者(其係載入至該等全域線GIO)以作為用於每一群組的測試資料MDOUT之一者。在第1圖所述本發明之具體實施例中，128條全域線GIO<0~127>被分類成總共8個群組，每一群組包括16條全域線，且8個群組輸出該等個別的測試資料MDOUT<0~7>。每一群組是否將選擇載入至16條全域線上(例如GIO<0~15>)的資料(例如DOUT<0~15>)之任一者輸出以作為一測試資料(例如MDOUT<0>)，是由具有4位元的行位址YA<7,8,9,11>所決定。
該選擇單元30係連接至某些全域線GIO，其在測試模式中輸出該測試資料MDOUT而不是資料DOUT，且該等 全域線GIO是從該等複數個全域線GIO<0~127>之中選出。在正常模式中，該選擇單元30傳送載入至相關全域線GIO上的資料DOUT至該輸出單元40；但在測試模式中，該選擇單元30傳送從該MUX單元10輸出的測試資料MDOUT至該輸出單元40，而不是傳送載入至相關全域線GIO上的資料DOUT。
在第1圖之具體實施例中，該選擇單元30的數量是8，因為該等測試資料MDOUT<0~7>的數量是8。如圖所示，8個選擇單元30之一者係連接至該第五全域線GIO<4>。尤其，該選擇單元30包括一第一反相器IV1與一第二反相器IV2，其配置成輸出一測試模式訊號TM或反相的一測試模式訊號TM。該選擇單元30可包括一第一控制反相器CIV1與一第二控制反相器CIV2，其配置成根據該測試模式訊號TM的狀態以選擇及輸出該第五資料DOUT<4>或該第一測試資料MDOUT<0>。在此，更可包括一緩衝器BUF129，係配置成緩衝該第一測試資料MDOUT<0>。
詳細操作敘述於下。當該測試模式訊號TM沒有被啟動(deactivate)時，因為該第一控制反相器CIV1被啟動，則第五資料DOUT<4>被選擇且輸出。相反地，當該測試模式訊號TM被啟動(activate)時，因為該第二控制反相器CIV2被啟動，則第一測試資料MDOUT<0>被選擇且輸出。對於該第二測試資料至該第八測試資料MDOUT<1~7>而言，相關資料可根據相同的邏輯加以選擇及輸出。
該輸出單元40包括複數個控制緩衝器 CBUF1~CBUF128，其連接至個別的全域線GIO<0~127>。在正常模式中，所有控制緩衝器CBUF1~CBUF128被啟動且配置成輸出所有資料DOUT<0~127>至I/O接墊DQ<0~127>。在測試模式中，只有接收該等測試資料MDOUT<0~7>之一者的一控制緩衝器被啟動，且配置成輸出該等測試資料MDOUT<0~7>之一者，而所有其餘的控制緩衝器沒有被啟動。如圖所示，只有輸出該第一測試資料MDOUT<0>的第五控制緩衝器CBUF5被啟動，而所有其餘的控制緩衝器CBUF1~CBUF4與CBUF6~CBUF16沒有被啟動。
該控制單元50產生一輸出致能訊號OUTEN與一測試輸出致能訊號OUTEN4，以用於該控制輸出單元40的控制緩衝器CBUF1~CBUF128是否將被啟動。該輸出致能訊號OUTEN控制沒有接收該等測試資料MDOUT<0~7>的其餘控制緩衝器，以及該測試輸出致能訊號OUTEN4控制有接收該等測試資料MDOUT<0~7>的控制緩衝器。
該輸出致能訊號OUTEN只有在正常模式中被啟動，而在測試模式中沒有被啟動。相反地，該測試輸出致能訊號OUTEN4在正常模式與測試模式兩者中被啟動。尤其，該控制單元50可包括：一第一NOR閘NR1，係配置成響應一輸出控制訊號OUTENB與該測試模式訊號TM，而產生該輸出致能訊號OUTEN；及一第三反相器IV3，係配置成響應該輸出控制訊號OUTENB，而產生該測試輸出致能訊號OUTEN4。當該半導體裝置執行一輸出操作時，該輸 出控制訊號OUTENB被啟動。
根據本發明之具體實施例的半導體裝置在正常模式中為輸出該等資料DOUT<0~127>至該等個別I/O接墊DQ<0~127>，且在測試模式中透過對應測試資料之數量的一特定I/O接墊(例如DQ<4>)以輸出該等測試資料MDQUT<0~7>之每一者。根據本具體實施例，在測試模式中，八個測試資料MDOUT<0~7>可透過相關八個I/O接墊來輸出。在此，如果該等行位址YA<7,8,9,11>係被交替地選擇，則所有128個資料DOUT<0~127>可透過16個讀取操作而讀出。
因為半導體裝置的處理能力與處理速度有改進，所以已發展出將複數個半導體裝置封裝成一者的一系統封裝(system-in package)。該系統封裝外部視為一單一半導體裝置，但內部則以複數個半導體裝置互相連接之一單一系統來操作。對於記憶體而言，藉由互相連接複數個記憶體晶片與控制器可製造一系統封裝。
第2圖為顯示根據本發明之一具體實施例的半導體系統之示意圖。在第2圖中，該半導體系統包括一控制器與一第一記憶體晶片至一第四記憶體晶片。該第一記憶體晶片至該第四記憶體晶片係為電耦合，使得該控制器可控制該第一記憶體晶片至該第四記憶體晶片。一半導體晶片直通線係用來同時傳輸一訊號至複數個記憶體晶片。一般而言，該半導體晶片係使用一矽晶圓製造，且因此該半導體晶片直通線亦稱為一直通矽晶穿孔(TSV,through-silicon via)。置於第2圖底部的第一記憶體晶片係透過複數個I/O接墊DQ0~127與S<0：1>而連接至該控制器。
一記憶體單元的測試是在一半導體裝置上執行，其中該半導體裝置包括如上所述的封裝狀態中之複數個記憶體晶片。在上述單一記憶體晶片的實例中，使用透過特定的I/O接墊來輸出測試資料(其係產生自一記憶體晶片)的方法以執行一測試。如果此方法未經調適而應用至一多晶片封裝，則會有用來執行測試所需的時間明顯增加之問題產生，因為下個記憶體晶片必須在一記憶體晶片已測試過後才能被測試。因此，需要有一種方法可以同時測試複數個堆疊的記憶體晶片。
第3圖為顯示第一記憶體晶片的詳細具體實施例之電路圖，該第一記憶體晶片係配置成同時測試複數個堆疊記憶體晶片。根據本具體實施例之一記憶體晶片的結構與操作可運用至除了該第一記憶體晶片之外的所有已堆疊之記憶體晶片。
第3圖顯示之第一記憶體晶片包括：複數個全域線GIO<0~127>，係配置成傳送儲存在記憶體單元中的個別資料DOUT<0~127>；及一輸出單元400，係連接至該等全域線GIO<0~127>且配置成驅動該等資料DOUT<0~127>至個別的I/O接墊DQ<0~127>。用於傳送該等個別資料DOUT<0~127>的緩衝器BUF1~BUF128更可包括在該等全域線GIO<0~127>與該輸出單元400之間。
對於一記憶體單元的測試而言，該半導體裝置更可包 括一MUX單元100、一選擇單元300與一控制單元500。
該MUX單元100接收載入至該等全域線GIO<0~127>上的資料DOUT<0~127>。該MUX單元100響應行位址YA<7,8,9,11>以選擇所接收的資料DOUT<0~127>，而輸出該等測試資料MDOUT<0~7>。
尤其，如第4圖所示，該MUX單元100包括第一MUX110至第八MUX180，係配置成分類全域線GIO<0~127>成為個別群組，而每一群組具有特定數量，且每一MUX響應該等行位址YA<7,8,9,11>而輸出該等資料DOUT之任一者(其係載入至相關全域線GIO)以作為一相關的測試資料MDOUT，。在本具體實施例中，128條全域線GIO<0~127>被分類成總共8個群組，每一群組包含16條全域線，且8個群組輸出該等個別的測試資料MDOUT<0~7>。舉例來說，在該第一MUX 110的實例中，該第一MUX 110是否將選擇載入至16條全域線GIO<0~15>上的資料DOUT<0~15>之任一者以輸出該已選擇之資料來作為該測試資料MDOUT<0>，是由具有4位元的行位址YA<7,8,9,11>所決定。
該選擇單元300係連接至某些全域線GIO，其在測試模式中係配置成輸出測試資料MDOUT而不是資料DOUT，且該等全域線GIO從該等複數全域線GIO<0~127>之中選出。在正常模式中，該選擇單元300傳送載入至相關全域線GIO上的資料DOUT至輸出單元400而未改變；但在測試模式中，該選擇單元300傳送從該MUX單元100 輸出的測試資料MDOUT至該輸出單元400，而不是傳送載入至相關全域線GIO上的資料DOUT。
根據第3圖所示之具體實施例的選擇單元300之數量是8，因為該等測試資料MDOUT<0~7>的數量是8。不像第1圖所示之具體實施例，該選擇單元300之每一者係連接至某些全域線GIO(等於堆疊記憶體晶片的數量)。在本具體實施例中，如第3圖所示，因為堆疊四個記憶體晶片，故用於接收該第一測試資料MDOUT<0>的選擇單元300係連接至該第五全域線至該第八全域線GIO<4~7>。同樣的，配置成分別接收該第二測試資料至該第八測試資料MDOUT<1~7>的選擇單元300之每一者將連接至該第四全域線GIO<3>。
尤其，該選擇單元300包括一第一反相器IV1與一第二反相器IV2，其配置成輸出一測試模式訊號TM或反相的一測試模式訊號TM。該選擇單元300可包括：一第一控制反相器CIV1與一第二控制反相器CIV2，其配置成根據該測試模式訊號TM的狀態以選擇及輸出該第五資料DOUT<4>或該第一測試資料MDOUT<0>；一第三控制反相器CIV3與一第四控制反相器CIV4，其配置成根據該測試模式訊號TM的狀態以選擇及輸出該第六資料DOUT<5>或該第一測試資料MDOUT<0>；一第五控制反相器CIV5與一第六控制反相器CIV6，其配置成根據測試模式訊號TM的狀態以選擇及輸出該第七資料DOUT<6>或該第一測試資料MDOUT<0>；及一第七控制反相器CIV7與一第八控 制反相器CIV8，其配置成根據該測試模式訊號TM的狀態以選擇及輸出該第八資料DOUT<7>或該第一測試資料MDOUT<0>。在此，更可包括一緩衝器BUF129，係配置成緩衝該第一測試資料MDOUT<0>。
詳細操作敘述於下。當該測試模式訊號TM沒有被啟動時，因為該第一控制反相器CIV1、該第三控制反相器、CIV3、該第五控制反相器CIV5與該第七控制反相器CIV7被啟動，則第五資料至第八資料DOUT<4~7>被選擇且輸出。相反地，當該測試模式訊號TM被啟動時，因為該第二控制反相器CIV2、該第四控制反相器CIV4、該第六控制反相器CIV6與該第八控制反相器CIV8被啟動，則該第一測試資料MDOUT<0>被選擇且輸出，在該第二測試資料至該第八測試資料MDOUT<1~7>的情況中，相關資料可根據相同的邏輯加以選擇及輸出。
該輸出單元400包括複數個控制緩衝器CBUF1~CBUF128，其連接至個別的全域線GIO<0~127>。在正常模式中，所有控制緩衝器CBUF1~CBUF128被啟動，且配置成輸出所有資料DOUT<0~127>至I/O接墊DQ<0~127>。在測試模式中，只有接收該等測試資料MDOUT<0~7>的控制緩衝器被啟動，且配置成輸出該等測試資料MDOUT<0~7>，而所有其餘控制的緩衝器沒有被啟動。如圖所示，只有用於輸出該第一測試資料MDOUT<0>的第五控制緩衝器至第八控制緩衝器CBUF5~CBUF8被啟動，但所有其餘的控制緩衝器CBUF1~CBUF4與 CBUF9~CBUF16沒有被啟動。同樣地，該第二測試資料至該第八測試資料MDOUT<1~7>受到控制。
該控制單元500產生一輸出致能訊號OUTEN與複數個測試輸出致能訊號OUTEN4~OUTEN7，以用於控制該輸出單元400的控制緩衝器CBUF1~CBUF128是否將被啟動。該輸出致能訊號OUTEN控制沒有接收該等測試資料MDOUT<0~7>的其餘控制緩衝器。相反地，複數個測試輸出致能訊號OUTEN4~OUTEN7控制有接收該等測試資料MDOUT<0~7>的控制緩衝器。在測試模式中，該測試輸出致能訊號OUTEN4~OUTEN7係根據個別的記憶體晶片而被啟動。
該輸出致能訊號OUTEN只有在正常模式中被啟動，而在測試模式中沒有被啟動。相反地，該測試輸出致能訊號OUTEN4~OUTEN7是在正常模式與測試模式兩者中被被啟動。該控制單元500從該控制器接收晶片資訊S<0：1>，以響應該輸出控制訊號OUTENB與該測試模式訊號TM的狀態，而產生該輸出致能訊號OUTEN與複數個測試輸出致能訊號OUTEN4~OUTEN7。在此，從該控制器接收的晶片資訊S<0：1>係不同地設定在記憶體晶片，且該等晶片資訊S<0：1>之每一者對於每一記憶體晶片為唯一的。當該半導體裝置執行一輸出操作時，一輸出控制訊號OUTENB被啟動。
尤其，如同第5圖所示，該控制單元500包括一晶片選擇訊號產生器510與一輸出致能訊號產生器530。
該晶片選擇訊號產生器510解碼該等晶片資訊S<0：1>以成為第一晶片選擇訊號至第四晶片選擇訊號CID<0~3>。因此，在特定記憶體晶片中，只有根據對於該特定記憶體晶片為唯一的晶片資訊S之特定晶片選擇訊號CID被啟動。
該輸出致能訊號產生器530係響應該輸出控制訊號OUTENB與該測試模式訊號TM，以產生該輸出致能訊號OUTEN與該第一測試輸出致能訊號OUTEN4至該第四測試輸出致能訊號OUTEN7(其係對應於該第一晶片選擇至該第四晶片選擇訊號CID<0~3>)。
當該測試模式訊號TM在該輸出控制訊號OUTENB已啟動的狀態中沒有被啟動時，該輸出致能訊號OUTEN與該第一測試輸出致能訊號OUTEN4至該第四測試輸出致能訊號OUTEN7被啟動。因此，該輸出單元400的所有控制緩衝器CBUF1~CBUF128被啟動，且因此該等資料DOUT<0~127>被輸出至該等個別I/O接墊DQ<0~127>。
相反地，當該測試模式訊號TM在該輸出控制訊號OUTENB已啟動的狀態中被啟動時，該輸出致能訊號OUTEN沒有被啟動，且該第一測試輸出致能訊號OUTEN4至該第四測試輸出致能訊號OUTEN7之每一者係響應該等晶片選擇訊號CID<0~3>之每一者的啟動狀態而被啟動。舉例來說，在該第一記憶體晶片的實例中，該第一測試輸出致能訊號OUTEN4被啟動。在該第二記憶體晶片的實例中，該第二測試輸出致能訊號OUTEN5被啟動。在該第三 記憶體晶片的實例中，該第三測試輸出致能訊號OUTEN6被啟動。在該第四記憶體晶片的實例中，該第四測試輸出致能訊號OUTEN7被啟動。
尤其，該輸出致能訊號產生器530可包括一反相器IV4與複數個NOR閘NR129~NR137。
該反相器IV4將該測試模式訊號TM反相，且輸出反相的測試模式訊號TM。
該第一NOR閘NR129至該第四NOR閘NR132分別接收反相的測試模式訊號TM與該第一晶片選擇訊號至該第四晶片選擇訊號CID<0~3>。
該第五NOR閘NR133至該第八NOR閘NR136係響應該輸出控制訊號OUTENB與該第一NOR閘NR129至該第四NOR閘NR132的個別輸出訊號，以產生該第一測試輸出致能訊號OUTEN4至該第四測試輸出致能訊號OUTEN7。
該第九NOR閘NR137係響應該輸出控制訊號OUTENB與該測試模式訊號TM，以產生該輸出致能訊號OUTEN。
因此，當該測試模式訊號TM在該輸出控制訊號OUTENB已啟動的狀態中沒有被啟動時，所有輸出致能訊號OUTEN與該第一測試輸出致能訊號OUTEN4至該第四測試輸出致能訊號OUTEN7會被啟動。相反地，當該測試模式訊號TM在該輸出控制訊號OUTENB已啟動的狀態中被啟動時，該輸出致能訊號OUTEN沒有被啟動，且該等 測試輸出致能訊號OUTEN4~OUTEN7之每一者係響應該等晶片選擇訊號CID<0~3>之每一者的啟動狀態而被啟動。
第3圖所示的記憶體晶片更可包括一阻擋單元200，用以在該測試模式訊號TM被啟動時，阻擋來自該等全域線GIO<0~127>之資料DOUT<0~127>的傳送。因為在執行測試模式時，可阻擋該等全域線GIO<0~127>中的資料之驅動，所以可減低電流消耗。
尤其，該阻擋單元200可包括複數個NOR閘NR1~NR128。該等NOR閘NR1~NR128接收該測試模式訊號TM與載入至該等全域線GIO<0~127>上的個別資料DOUT<0~127>。
因此，根據本發明之具體實施例的半導體裝置在正常模式中係透過該等I/O接墊DQ<0~127>輸出一記憶體晶片的資料DOUT<0~127>，而在測試模式中係透過該等特定I/O接墊DQ<4,5,6,7>(其係對應測試資料的數量)而同時輸出所有堆疊記憶體晶片的測試資料MDOUT<0~7>。根據本具體實施例，在測試模式中，該等個別記憶體晶片的八個測試資料MDOUT<0~7>可透過該等I/O接墊而同時輸出。在此，藉由交替選擇該等行位址YA<7,8,9,11>，則該等記憶體晶片之每一者的128個資料DOUT<0~127>可透過16個讀取操作而被讀出。
雖然上面已敘述某些具體實施例，但本領域中熟習技藝者應了解，所述具體實施例只是範例。因此，在此所述之半導體裝置且包含該半導體裝置的半導體系統應不受制 於根據所述的具體實施例；而是，半導體裝置及包含該半導體裝置的半導體系統應該僅受限於結合上面敘述與附圖的文後申請專利範圍。
10‧‧‧MUX單元
30‧‧‧選擇單元
40‧‧‧輸出單元
50‧‧‧控制單元
100‧‧‧MUX單元
110~180‧‧‧第一MUX至第八MUX
200‧‧‧阻擋單元
300‧‧‧選擇單元
400‧‧‧輸出單元
500‧‧‧控制單元
510‧‧‧晶片選擇訊號產生器
530‧‧‧輸出致能訊號產生器
BUF‧‧‧緩衝器
CBUF‧‧‧控制緩衝器
CID‧‧‧晶片選擇訊號
DOUT‧‧‧資料
DQ‧‧‧I/O接墊
GIO‧‧‧全域線
CIV‧‧‧控制反相器
IV‧‧‧反相器
MDOUT‧‧‧測試資料
NR‧‧‧NOR閘
OUTEN‧‧‧輸出致能訊號
OUTENB‧‧‧輸出控制訊號
OUTEN4~OUTEN 7‧‧‧測試輸出致能訊號
S<0：1>‧‧‧晶片資訊
TM‧‧‧測試模式訊號
TSV‧‧‧直通矽晶穿孔
YA<7,8,9,11>‧‧‧行位址
特徵、態樣與具體實施例係結合所附圖式來進行說明，其中：第1圖為根據本發明之一具體實施例的半導體裝置之電路圖。
第2圖為顯示根據本發明之一具體實施例的半導體系統之示意圖。
第3圖為顯示第2圖所示之第一記憶體晶片的詳細具體實施例之電路圖。
第4圖為顯示第3圖所示之MUX單元的詳細具體實施例之方塊圖。
第5圖為顯示第3圖所示之控制單元的詳細具體實施例之電路圖。
100‧‧‧MUX單元
200‧‧‧阻擋單元
300‧‧‧選擇單元
400‧‧‧輸出單元
500‧‧‧控制單元
BUF‧‧‧緩衝器
CBUF‧‧‧控制緩衝器
DOUT‧‧‧資料
DQ‧‧‧I/O接墊
GIO‧‧‧全域線
CIV‧‧‧控制反相器
IV‧‧‧反相器
MDOUT‧‧‧測試資料
NR‧‧‧NOR閘
OUTEN‧‧‧輸出致能訊號
OUTENB‧‧‧輸出控制訊號
OUTEN4~OUTEN 7‧‧‧測試輸出致能訊號
S<0：1>‧‧‧晶片資訊
TM‧‧‧測試模式訊號
YA<7,8,9,11>‧‧‧行位址

Claims (20)

  1. 一種半導體裝置，其包括：電耦合的兩個或多個記憶體晶片，其中該等記憶體晶片之每一者包括：複數個全域線，係配置成傳送儲存在記憶體單元中的複數個資料；一MUX單元，係配置成接收載入至該等複數個全域線上的複數個資料，以輸出一測試資料；一選擇單元，係插入至該等複數個全域線之兩個或多個全域線，且配置成在測試模式中輸出該測試資料，而不是輸出載入至該等兩個或多個全域線上的資料；及一輸出單元，係耦合至該等複數個全域線，且配置成在正常模式中輸出該等複數個資料，且在測試模式中根據關於該記憶體晶片的資訊而輸出從耦合至該選擇單元的兩個或多個全域線之任一者所接收的測試資料。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該等個別記憶體晶片的輸出單元是共同電連接至I/O接墊。
  3. 如申請專利範圍第2項所述之半導體裝置，更包括一阻擋單元，其配置成在測試模式中阻擋該等複數個全域線之資料的傳送。
  4. 如申請專利範圍第2項所述之半導體裝置，其中：該輸出單元包括複數個控制緩衝器，該等控制緩衝器 係連接至該等個別的全域線；及在測試模式中，用於從該等複數控制緩衝器之中接收該測試資料之一控制緩衝器被啟用，而所有其餘的控制緩衝器則不啟用。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該等記憶體晶片係藉由一半導體晶片直通線而電耦合，以及堆疊。
  6. 一種半導體裝置，其包括：電耦合的兩個或多個記憶體晶片，其中該等記憶體晶片之每一者包括：複數個全域線，係配置成傳送儲存在記憶體單元中的複數個資料；一MUX單元，係配置成接收載入至該等複數個全域線上的複數個資料，以輸出一測試資料；一選擇單元，係插入至該等複數個全域線之兩個或多個全域線，且配置成在測試模式中輸出該測試資料，而不是輸出載入至該等兩個或多個全域線上的資料；一控制單元，係配置成響應一測試模式訊號，並根據所接收的晶片資訊而產生一輸出致能訊號與兩個或多個測試輸出致能訊號；及一輸出單元，係配置成包括連接於該等全域線與I/O接墊之間的複數個控制緩衝器；其中連接至該等兩個或多個全域線的控制緩衝器係受到該等個別的測試輸出致能訊號的控制，其中該 等兩個或多個全域線為從該等複數個控制緩衝器之中連接至該選擇單元；且其餘的控制緩衝器受到該輸出致能訊號的控制。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該等記憶體晶片共用該等I/O接墊。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該等記憶體晶片接收唯一的晶片資訊。
  9. 如申請專利範圍第7項所述之半導體裝置，更包括一阻擋單元，其配置成在該測試模式訊號啟動時，阻擋該等複數個全域線之資料的傳送。
  10. 如申請專利範圍第7項所述之半導體裝置，其中該控制單元包括：一晶片選擇訊號產生器，係配置成解碼該晶片資訊成為複數個晶片選擇訊號；及一輸出致能訊號產生器，係配置成響應該等複數個晶片選擇訊號與該測試模式訊號，而產生對應該等個別晶片選擇訊號的輸出致能訊號與測試輸出致能訊號。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該晶片選擇訊號產生器從該等複數個晶片選擇訊號之中啟動對應相關之一記憶體晶片的一晶片選擇訊號。
  12. 如申請專利範圍第10項所述之半導體裝置，其中：當該測試模式訊號沒有啟動時，該輸出致能訊號產生器啟動該輸出致能訊號與該等測試輸出致能訊號；及當該測試模式訊號啟動時，該輸出致能訊號產生器不啟 動該輸出致能訊號，且響應該等晶片選擇訊號之每一者的啟動狀態而啟動該等測試輸出致能訊號之每一者。
  13. 如申請專利範圍第7項所述之半導體裝置，其中該MUX單元包括複數個MUX，其配置成分類該等複數個全域線成為群組，且每一MUX配置成響應行位址而輸出載入至該等全域線上的資料之一者，以作為該等測試資料之一者。
  14. 如申請專利範圍第13項所述之半導體裝置，其中該等複數個選擇單元從該等複數個MUX單元接收該等個別的測試資料。
  15. 如申請專利範圍第14項所述之半導體裝置，其中該等複數個輸出單元根據該等個別的選擇單元而接收該等個別的測試資料。
  16. 如申請專利範圍第7項所述之半導體裝置，其中該等記憶體晶片係藉由一半導體晶片直通線而電耦合，以及堆疊。
  17. 一種半導體系統，其包括：一控制器，係配置成傳送對個別的記憶體晶片是唯一的晶片資訊至該等個別的記憶體晶片；及兩個或多個記憶體晶片，係藉由一半導體晶片直通線而電耦合；其中該等記憶體晶片之每一者包括：複數個全域線，係配置成傳送儲存在記憶體單元中的複數個資料； 一MUX單元，係配置成接收載入至該等複數個全域線上的複數資料，以輸出一測試資料；一選擇單元，係插入至該等複數個全域線之兩個或多個全域線，且配置成在測試模式中輸出該測試資料，而不是輸出載入至該等兩個或多個全域線上的資料；及一輸出單元，係耦合至該等複數個全域線，且配置成在正常模式中輸出該等複數個資料，且在測試模式中根據該晶片資訊而輸出從連接至該選擇單元的兩個或多個全域線之任一者所接收的測試資料。
  18. 如申請專利範圍第17項所述之半導體系統，其中該等記憶體晶片共用該等I/O接墊。
  19. 如申請專利範圍第18項所述之半導體系統，更包括一阻擋單元，其配置成在測試模式中阻擋該等複數個全域線之資料的傳送。
  20. 如申請專利範圍第19項所述之半導體系統，其中：該輸出單元包括複數個控制緩衝器，該等複數個控制緩衝器係連接至該等個別的全域線；及在測試模式中，用於從該等複數個控制緩衝器之中接收該測試資料之控制緩衝器被啟用，而其餘的控制緩衝器則不啟用。
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