TWI550831B - 半導體裝置 - Google Patents
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Description
本發明關於一種半導體裝置，特別是關於一種具有自對準接觸插塞(self-aligned contact,SAC)之半導體裝置。
半導體產業持續地改善不同的電子組件之整合密度，藉由持續降低最小元件尺寸，讓更多組件能夠在給定的面積中整合。然而，不論是縮小半導體元件其本身的尺寸，或是縮小半導體元件間的距離，都會發生一些製程上的問題。
例如，隨著記憶體尺寸逐漸縮小，為了克服愈來愈小的線寬及防止接觸插塞發生對準失誤(misalignment)，會採用自對準接觸插塞裝置。然而，在自對準接觸插塞製程中，接觸插塞的尺寸縮小之後，蝕刻的難度變高，製程寬裕度(window)變小。為能去除蝕刻製程中的殘留物，確保接觸開口能完全開啟，通常會進行長時間的蝕刻，以避免接觸開口無法完全開啟。然而，由於在進行微影時，時常發生對準失誤的情形，且接觸窗開口與基底的垂直面又通常成一傾斜角，當蝕刻的時間過長，很容易使得閘極的尖角露出，導致接觸插塞中的金屬材料與閘極接觸或是過於靠近，進而造成短路。
此外，接觸插塞的尺寸縮小亦會壓縮導電柱著陸區(landing area)的空間，因而容易產生對準失誤的問題。因此業界亟需一種可在不壓縮接觸插塞的著陸區之情況下縮小
記憶體尺寸之方法，進而提升接觸插塞的窗口裕度。
本發明提供一種半導體裝置，包括：多個閘極，形成於一記憶胞區上；多個源極/汲極，分別形成於該些閘極之兩側；多個源極接觸插塞及多個汲極接觸插塞，分別形成於源極及汲極之上，其中上述各個源極接觸插塞及汲極接觸插塞皆為柱狀；以及一圖案化之第一導電層，形成於該些源極接觸插塞及汲極接觸插塞上，其中該圖案化之第一導電層包括：一多重連接部，同時與複數個源極接觸插塞接觸；以及多個單一連接部，每一單一連接部皆與一個汲極接觸插塞接觸。
本發明另提供一種半導體裝置，包括：多個閘極，形成於一記憶胞區上；多個源極/汲極，分別形成於該些閘極之兩側；多個源極接觸插塞及多個汲極接觸插塞，分別形成於源極及汲極之上，其中上述各個源極接觸插塞及汲極接觸插塞皆為柱狀；以及一圖案化之第一導電層，形成於該些源極接觸插塞及汲極接觸插塞上，其中該圖案化之第一導電層包括：多個單一連接部，每一單一連接部皆與一個源極接觸插塞或汲極接觸插塞接觸。
100‧‧‧半導體裝置
102‧‧‧基底
104‧‧‧閘極
104a‧‧‧間隔物
106a‧‧‧源極
106b‧‧‧汲極
108‧‧‧第一材料層
110‧‧‧虛設閘極
112‧‧‧第二材料層
114‧‧‧介電層
116‧‧‧頂蓋層
118‧‧‧鑲嵌開口
120‧‧‧接觸開口
122‧‧‧接觸插塞
122a‧‧‧源極接觸插塞
122b‧‧‧汲極接觸插塞
124‧‧‧第一導電層
124a‧‧‧多重連接部
124b‧‧‧單一連接部
126‧‧‧導電柱
200‧‧‧半導體結構
222a‧‧‧源極接觸插塞
222b‧‧‧汲極接觸插塞
224‧‧‧第一導電層
224b‧‧‧單一連接部
W1~W3‧‧‧寬度
A1~A3‧‧‧面積
第1A~1I圖為根據本發明一實施例之半導體裝置於製程中間階段的剖面示意圖；第2~4圖為根據本發明一實施例之半導體裝置於製程中間階段的俯視圖；
第5~6圖為根據本發明一實施例之半導體裝置於製程中間階段的立體圖；第7圖為根據本發明一實施例之半導體裝置於製程中間階段的俯視圖；第8圖為根據本發明一實施例之半導體裝置於製程中間階段的立體圖。
以下配合圖式詳述本發明之實施例，應注意的是，圖式並未按照比例繪製以便清楚表現本發明特徵，在說明書及圖式中，同樣或類似的元件將以類似的符號表示。
本發明之半導體裝置具有位於接觸插塞之上且與其接觸之圖案化導電層，圖案化導電層可作為導電柱與接觸插塞連接之著陸區。此圖案化導電層具有大於接觸插塞頂面之面積，使得接觸插塞的關鍵尺寸得以縮小，避免接觸插塞與字元線距離過近而產生短路，且可降低導電柱對準失誤的機率。
請參照第1A圖，首先，提供基底102，基底102可為記憶體之記憶胞區。基底102的材料可為矽基底、鍺化矽基底、或碳化矽基底，但不限於此。再者，基底102亦可為矽覆絕緣體基底、多層基底、梯度基底、混成定向基底等。
接著，於基底102上分別形成多個閘極104，並且於每一閘極104與基底102之間形成閘極介電層(未繪示)。閘極104可為摻雜多晶矽。閘極介電層可包括介電材料，例如氧化矽、氮化矽、氮氧化矽、高介電常數之介電材料等。高介電材料包含氧化鉿、矽酸鉿、氮氧化鉿矽、氧化鉿鉭等。閘極104
尚可包括間隔物104a，形成於閘極104的側壁上。間隔物104a可包括一或多種介電材料，例如，氮化矽、碳化矽、氮化矽碳或上述之組合。再者，基底102更可具有多個源極/汲極106a/106b分別形成於閘極104之兩側。此外，在一些實施例中，可視情況地在源極106a/汲極106b上形成金屬矽化物(未繪示)，以降低接觸電阻，金屬矽化物的材料例如可為矽化鈷、矽化鎢、矽化鈦或上述之組合。
請參照第1B圖，接著，形成第一材料層108於基底102上，其中第一材料層108覆蓋閘極104並填入閘極104之間。第一材料層108係在後續用來形成虛設插塞(dummy plug)，其材料可為多晶矽、二氧化矽、氮氧化矽、氮化矽、或前述之組合，但不限於此。第一材料層108的形成方法可包括，化學或物理氣相沉積、旋轉塗佈等，但不限於此。此外，在一些實施例中，可對第一材料層108的表面進行平坦化製程，例如，化學機械研磨製程。
請參照第1C圖，接著，蝕刻部分第一材料層108，以於閘極104之間形成虛設插塞110，在後續製程中將會置換為接觸插塞。其中虛設插塞110可為多個柱狀，例如，多個圓柱狀、四角柱、五角柱狀、或其類似形狀，排列於閘極104之間。移除部分第一材料層108的方法可為，利用一圖案化罩幕進行濕蝕刻或乾蝕刻，例如，反應式離子蝕刻。
請參照第1D圖，再者，形成第二材料層112於基底102上，使第二材料層112填入閘極104與虛設插塞110之間隙。第二材料層112與第一材料層108相異，且較佳與第一材料108
有高蝕刻選擇性。第二材料層112可為氮化矽、碳化矽、氮化矽碳、氮氧化矽、碳氧化矽、或上述之組合，但不限於此。形成第二材料層112的方法可參閱第一材料層108。接著，對第一材料層108及第二材料層112進行平坦化製程直到暴露出閘極104及虛設插塞110的頂面。
承上述，第2圖為經上述製程處理之半導體裝置100的俯視圖，可對應於第1D圖一併參考，值得注意地，無論是位於源極106a或是汲極106b上之虛設插塞110皆為柱狀。不同於習知技術中，源極上方為長條狀的接觸元件，汲極上方為柱狀的接觸元件。由於在本揭露中源極及汲極上方的接觸元件皆為柱狀圖案，因此可避免習知方法因接觸元件具有不同圖案，而導致不同形狀的接觸元件所需之蝕刻時間不一致，更進而產生可靠度問題。此外亦可避免源極及汲極之接觸元件因構型不同而產生的接合洩漏及高電阻問題。
接著，請參照第1E圖，形成介電層114於第二材料層112及虛設插塞110的頂面上，接著，形成頂蓋層116於介電層114之上。介電層114的材料可為矽酸鹽或以矽氧烷為前驅物形成之氧化物，例如，四乙氧基矽烷氧化物或硼磷矽玻璃。頂蓋層116的材料可為氮化矽、氮氧化矽等。介電層114及頂蓋層116的形成方法可參閱第一材料層108。在一些實施例中，可視需要分別對介電層114及頂蓋層116的表面進行平坦化製程。
接著，請參照第1F圖，將頂蓋層116及介電層114圖案化，只留下部分位於閘極104上方的頂蓋層116及介電層114，而被移除的位置則形成鑲嵌開口118(damascene
opening)，將於後續填入導電材料。值得注意地，源極106a上方被移除的部分為長條狀，而汲極106b上方被移除的部分則為多個塊狀，此部分將於第4圖作更詳細的說明。
請參照第1G圖，接著，移除間隔物104a之間的虛設插塞110以形成多個接觸開口120。形成接觸開口120之方法可為乾蝕刻、濕蝕刻、或前述之組合。
請參照第1H圖及第1I圖，再者，於接觸開口120以及鑲嵌開口118中填入導電材料，以分別形成接觸插塞122及圖案化之第一導電層124。導電材料可包括鎢、銅、鋁、前述之合金、金屬矽化物、其他合適的金屬或前述之組合。填入導電材料的方法可為化學或物理氣相沉積。在一些實施例中，在沉積後可接著對第一導電層124的表面進行平坦化製程。在一些實施例中，形成接觸插塞122及第一導電層124之步驟亦可分開進行。
此外，第3圖為完成接觸插塞122之半導體裝置100的俯視圖(未繪示介電層114、頂蓋層116及第一導電層124)，可對應於第1H圖一併參考。其中多個接觸插塞122位於源極106a之上，定義為源極接觸插塞122a，同樣地，多個接觸插塞122位於汲極106b之上，定義為汲極接觸插塞122b。值得注意地，源極接觸插塞122a及汲極接觸插塞122b皆為柱狀。
第4圖為完成第一導電層124之半導體裝置100的俯視圖，可對應於第1I圖一併參考，其中圖案化的第一導電層124，分別形成於源極接觸插塞122a以及汲極接觸插塞122b之上。應注意的是，圖案化的第一導電層124可具有多個多重連
接部124a以及多個單一連接部124b，其中每一多重連接部124a同時與多個源極接觸插塞122a實體上(physically)接觸，而每一單一連接部124b皆與一個汲極接觸插塞122b實體上接觸。
詳細請參照第5圖，其為完成第一導電層124之半導體裝置100的示意圖。半導體裝置100可具有多個柱狀的源極接觸插塞122a及柱狀的汲極接觸插塞122b，以及圖案化之第一導電層124位於源極接觸插塞122a及汲極接觸插塞122b之上。且多個源極接觸插塞122a同時與第一導電層124之多重連接部124a實體上接觸，而每一個汲極接觸插塞122b皆與一個單一連接部124b實體上接觸。再者，圖案化之第一導電層124實際上是鑲嵌於介電層114及頂蓋層116之間。
再者，可同時參照第4~5圖及第1I圖，第一導電層124的多重連接部124a及單一連接部124b之寬度為W1，源極接觸插塞122a及汲極接觸插塞122b之寬度為W2，而閘極104的兩相對間隔物104a的底部寬度為W3，而W3實際上是對應於字元線與字元線的間距。
應注意的是，第一導電層124的多重連接部124a及單一連接部124b之寬度W1分別大於源極接觸插塞122a及汲極接觸插塞122b之寬度W2。在一些實施例中，多重連接部124a及單一連接部124b之寬度W1分別為源極接觸插塞122a及汲極接觸插塞122b之寬度W2的101%~300%，例如，120%、150%、180%。實際上，第一導電層124的多重連接部124a的面積A1及單一連接部124b的面積A2亦分別大於源極接觸插塞122a以及汲極接觸插塞122b的頂面面積A3。在一些實施例中，單一連接
部124b的面積A2為汲極接觸插塞122b之頂面面積A3的101%~300%，例如，140%、200%、250%。特別地，圖案化之第一導電層124將可代替接觸插塞122作為將於後續形成之導電柱126(請參照第6圖)的著陸區，並且電性連接接觸插塞122及導電柱126。由於圖案化之第一導電層124之寬度及面積大於接觸插塞122，使得導電柱126可輕易地著陸於第一導電層124，降低對準失誤的機會。
再者，源極接觸插塞122a及汲極接觸插塞122b之寬度W2分別小於兩相對間隔物104a之底部寬度W3(字元線間距)。在一些實施例中，源極接觸插塞122a及汲極接觸插塞122b之寬度W2分別為兩相對間隔物104a之底部寬度W3的10%~99%，例如，60%、70%、80%、90%。承上述，接觸插塞122的關鍵尺寸小於字元線間距，因此可避免接觸插塞122與字元線距離過於接近而產生短路。又，因圖案化第一導電層124之面積大於接觸插塞122，亦不會產生因接觸插塞122尺寸縮小而衍生導電柱126對準失誤之問題。
此外，多重連接部124a及單一連接部124b之寬度W1亦分別大於兩相對間隔物104a之底部寬度W3(字元線間距)。在一些實施例中，多重連接部124a及單一連接部124b之寬度W1分別為兩相對間隔物104a之底部寬度W3的101%~400%，例如，110%、120%、150%、250%、280%、300%、320%。圖案化之第一導電層124之寬度W1大於字元線間距W3，因此第一導電層124亦可容易對準於相應的閘極之間，且能確保第一導電層124完整包覆接觸插塞，降低接面電阻
(contact resistance)，避免額外漏電路徑。
應注意的是，雖然上述實施例中，第一導電層之多重連接部124a及單一連接部124b之寬度皆以W1表示，而源極接觸插塞122a及汲極接觸插塞122b之寬度皆以W2表示。但實際上，第一導電層之多重連接部124a及單一連接部124b之寬度可為不同，而源極接觸插塞122a及汲極接觸插塞122b之寬度亦可為不同。
最後，在一些實施例中，請參照第6圖，可進一步形成導電柱126於圖案化的第一導電層124之上。導電柱126之材料可包括鎢、銅、鋁、前述之合金、金屬矽化物、其他合適的金屬或前述之組合。另外，導電柱126亦可電性連接第一導電層124及形成於導電柱126之上的第二導電層(未繪示)。
第7圖繪示本發明另一實施例之半導體裝置200在完成第一導電層後之俯視圖。其結構與半導體裝置100大致相同，僅圖案化第一導電層224之構型不同。亦即，半導體裝置200的圖案化第一導電層224具有多個單一連接部224b，分別形成於源極接觸插塞222a及汲極接觸插塞222b上，每一單一連接部224b皆與一個源極接觸插塞222a或汲極接觸插塞222b接觸。與半導體裝置100不同的是，無論位於源極接觸插塞222a或是汲極接觸插塞222b上之第一導電層224皆為塊狀。
請參照第8圖，其為完成第一導電層224之半導體裝置200的立體圖。半導體裝置200包括多個柱狀的源極接觸插塞222a及柱狀的汲極接觸插塞222b，以及圖案化之第一導電層224位於源極接觸插塞222a及汲極接觸插塞222b之上。且每一
個源極接觸插塞222a及汲極接觸插塞222b皆與一個單一連接部224b實體上接觸。再者，圖案化之第一導電層224實際上是鑲嵌於介電層114及頂蓋層116之間。
值得注意的是，半導體裝置200可直接地形成一第二導電層(未繪示)於圖案化的第一導電層224之上，不需形成導電柱。這是因為每一個源極接觸插塞222a及汲極接觸插塞222b皆與圖案化之第一導電層224的一個單一連接部224b接觸，可對每一個源極接觸插塞222a及汲極接觸插塞222b進行獨立的電性控制。因此，半導體裝置200不需形成導電柱，具有減少製程時間及降低成本之優點。
綜上所述，本發明提供之半導體裝置，藉由形成位於接觸插塞之上且於其實體上接觸之圖案化導電層，作為導電柱與接觸插塞連接之著陸區。圖案化導電層會自行對準於接觸插塞，其具有大於接觸插塞頂面之面積，使得接觸插塞的關鍵尺寸得以縮小，避免接觸插塞與字元線距離過近而產生短路或使閘極的尖角露出，且亦可降低導電柱對準失誤的機率。再者，不同於習知技術的是，本發明提供之半導體裝置的源極接觸插塞以及汲極接觸插塞皆為柱狀，可避免因為接觸插塞的形狀不同而造成各開口的蝕刻程度不一致，進而產生可靠度問題。此外，形狀相同的接觸插塞蝕刻程度較一致，亦可避免接合洩漏。
100‧‧‧半導體裝置
104‧‧‧閘極
104a‧‧‧間隔物
114‧‧‧介電層
116‧‧‧頂蓋層
122a‧‧‧源極接觸插塞
122b‧‧‧汲極接觸插塞
124‧‧‧第一導電層
124a‧‧‧多重連接部
124b‧‧‧單一連接部
A1~A3‧‧‧面積
W1~W3‧‧‧寬度
Claims (10)
- 一種半導體裝置，包括：多個閘極，形成於一記憶胞區上；多個源極/汲極，分別形成於該些閘極之兩側；多個源極接觸插塞及多個汲極接觸插塞，分別形成於源極及汲極之上，其中上述各個源極接觸插塞及汲極接觸插塞皆為柱狀；一圖案化之介電層，形成於該些閘極之頂面上；一圖案化之頂蓋層，形成於該圖案化之介電層上；以及一圖案化之第一導電層，形成於該些源極接觸插塞及汲極接觸插塞上，其中該圖案化之第一導電層的頂面與該圖案化之頂蓋層的頂面齊平，其中該圖案化之第一導電層包括：一多重連接部，同時與複數個源極接觸插塞接觸；以及多個單一連接部，分別與一個汲極接觸插塞接觸。
- 如申請專利範圍第1項所述之半導體裝置，更包括多個導電柱，形成於該圖案化之第一導電層上，且電性連接該圖案化之第一導電層及一形成於導電柱上之第二導電層。
- 如申請專利範圍第1項所述之半導體裝置，其中該圖案化之第一導電層的多重連接部及單一連接部之寬度分別大於該些源極接觸插塞及汲極接觸插塞之寬度。
- 如申請專利範圍第1項所述之半導體裝置，其中該圖案化之第一導電層的多重連接部及單一連接部之面積分別大於該些源極接觸插塞及汲極接觸插塞之頂面面積。
- 如申請專利範圍第1項所述之半導體裝置，其中該些閘極之 每一側壁具有一間隔物，該圖案化之第一導電層的多重連接部及單一連接部之寬度分別大於兩相對間隔物之間的底部寬度。
- 如申請專利範圍第5項所述之半導體裝置，該些源極接觸插塞及汲極接觸插塞之寬度分別小於兩相對間隔物之間的底部寬度。
- 一種半導體裝置，包括：多個閘極，形成於一記憶胞區上；多個源極/汲極，分別形成於該些閘極之兩側；多個源極接觸插塞及多個汲極接觸插塞，分別形成於源極及汲極之上，其中上述各個源極接觸插塞及汲極接觸插塞皆為柱狀；一圖案化之介電層，形成於該些閘極之頂面上；一圖案化之頂蓋層，形成於該圖案化之介電層上；以及一圖案化之第一導電層，形成於該些源極接觸插塞及汲極接觸插塞上，其中該圖案化之第一導電層的頂面與該圖案化之頂蓋層的頂面齊平，其中該圖案化之第一導電層包括：多個單一連接部，每一單一連接部皆與一個源極接觸插塞或汲極接觸插塞接觸。
- 如申請專利範圍第7項所述之半導體裝置，更包括一第二導電層，直接地形成於該圖案化之第一導電層之上。
- 如申請專利範圍第7項所述之半導體裝置，其中該圖案化之第一導電層的單一連接部之面積分別大於該些源極接觸插塞及汲極接觸插塞之頂面面積。
- 如申請專利範圍第7項所述之半導體裝置，其中該些閘極之每一側壁具有一間隔物，該圖案化之第一導電層的單一連接部之寬度分別大於兩相對間隔物之間的底部寬度，其中該些源極接觸插塞及汲極接觸插塞之寬度分別小於兩相對間隔物之間的底部寬度。
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-
2015
- 2015-03-20 TW TW104108916A patent/TWI550831B/zh active
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