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TWI550721B - 具有埋入式接面之垂直電晶體及其製造方法 - Google Patents

具有埋入式接面之垂直電晶體及其製造方法 Download PDF

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TWI550721B
TWI550721B TW100137504A TW100137504A TWI550721B TW I550721 B TWI550721 B TW I550721B TW 100137504 A TW100137504 A TW 100137504A TW 100137504 A TW100137504 A TW 100137504A TW I550721 B TWI550721 B TW I550721B
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朴恩實
殷庸碩
盧俓奉
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海力士半導體股份有限公司
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Description

具有埋入式接面之垂直電晶體及其製造方法
本案主張於2010年11月8日向韓國智慧財產局申請的韓國專利申請案第10-2010-0110515號的優先權，且以參考的方式將其全文併入本文。
本發明的示範性實施例涉及半導體裝置，尤其是涉及藉由混合掺雜而具有埋入式接面的垂直電晶體及其製造方法。
隨著半導體裝置的整合度增加，而加強將大量的如電晶體的單元裝置整合在有限的基板面積內。具有平面結構的MOSFET裝置及平面型電晶體包含位於基板表面上的電晶體閘極的任一側的接面，藉此形成水平通道。為了在基板的有限面積內整合大量的電晶體，便需縮減每個電晶體的通道長度。
然而，在水平方向上縮減電晶體通道長度會遇到許多因漏電流、短通道效應、及導通電流減少等之相反的物理限制所造成的困難。在水平方向上進一步縮小平面結構的能力接近它的極限。因此，已提出一種垂直電晶體結構。此結構使用的主動區係垂直地突起而與水平地突起的平面結構的情況相反。
在垂直電晶體結構中，應將數個接面形成在設於垂直方向上的通道的上方及下方。然而，由於電晶體的垂直結構的幾何因素，在通道下方形成埋入式接面有技術上的困難。埋入式接面與和垂直閘極重疊的通道區之間的距離可依垂直方向上埋入式接面的形成位置及接面的擴散深度而變動。這種距離上的變動可能影響通道的啟始電壓Vt。當接面的擴散深度不足時，通道與埋入式接面之間的距離可能增加，藉此增加通道的啟始電壓Vt。因此，接面相對於通道區域的位置及接面的擴散輪廓需予以精準地控制。再者，當接面的掺雜劑濃度低時，接觸接面的互連件(interconnection)的接觸電阻可能增加。
在一實施例中，一種製造垂直電晶體的接面的方法，包含：在半導體基板中形成溝槽，藉此形成第一及第二壁體。溝槽具有數個包括第二壁體的第一側面及第一壁體的第二側面的側壁。可形成具有開口的單側接觸遮罩，開口選擇性地只露出第二壁體的第一側面的一部分。可藉由將具有不同擴散性的雜質擴散至第一側面之由開口所露出的部分來在第二壁體形成第一雜質層及形成圍繞第一雜質層的第二雜質層。
在另一實施例中，一種形成垂直電晶體的接面的方法，包含：從半導體基板形成第一及第二壁體，其中每個壁體具有第一側面及對面的第二側面。將第一雜質層及濃度比第一雜質層還低的第二雜質層形成在壁體的第一側面的一部分而使第二雜質層圍繞第一雜質層。
在另一實施例中，一種製造垂直電晶體的方法，包含：從半導體基板形成垂直隆起的第一及第二壁體。每個壁體具有第一側面及對面的第二側面，其中第一及第二壁體被第一溝槽分開。形成具有開口的單側接觸遮罩，開口選擇性地露出第二壁體的第一側面的一部分。藉由將具有不同擴散性的第一及第二雜質擴散至第一側面之由開口所露出的部分來形成包含第一雜質層及圍繞第一雜質層的第二雜質層的埋入式接面。將埋入式位元線形成在壁體之間，其中經由單側接觸遮罩的開口將埋入式位元線電性耦合至埋入式接面。
在另一實施例中，一種垂直電晶體，包含：複數個從半導體基板突起的主動柱且每個主動柱具有第一側面及對面的第二側面。實施例亦可具有具有開口的單側接觸遮罩，開口選擇性地露出主動柱的第一側面的下部。垂直電晶體中之埋入式接面可包含第一雜質層及圍繞第一雜質層的第二雜質層，其中第一及第二雜質層係藉由將具有不同擴散性的雜質擴散至第一側面之由開口所露出的部分來形成。埋在主動柱之間的埋入式位元線可透過單側接觸遮罩的開口而接觸埋入式接面。
雜質可包含砷(As)及磷(P)，可將第一雜質層形成為包含As，且可將第二雜質層形成為包含P，其中As與P的擴散性可以是不同的。
從下面連同隨附圖式的詳細敘述將可更清楚地瞭解上述及其他面向、特徵及其他優點。
參照隨附圖式敘述本發明的實施例。然而，實施例的目的只是用於說明而非用於限制本發明的範圍。
參照第1圖，將蝕刻遮罩200形成在如矽基板之半導體基板100上。在DRAM裝置的情況下，可將蝕刻遮罩200形成為在位元線方向上延伸的線狀。可在用於形成定義出數個主動區101的第一溝槽110的蝕刻製程中使用蝕刻遮罩200。蝕刻遮罩200可包含絕緣材料，例如對半導體基板100中的矽具有蝕刻選擇性的氮化矽(Si3N4)。
參照第2圖，將半導體基板100之由第一遮罩圖案200所露出的部分選擇性地蝕刻而在第一溝槽110的任一側上形成帶有數個壁體111的第一溝槽110。每個壁體111可包括主動區101和第一及第二側面113及115。包含主動區101的壁體111係在與基板100的表面垂直的方向上。
形成第一襯裡310以覆蓋數個壁體111的側面113及115和第一溝槽110的底面。導入第一襯裡310以在溝槽110中形成單側接觸遮罩，該單側接觸遮罩在後續製程中選擇性地打開第一側面113的下部。當予以導入而形成DRAM裝置的記憶體胞元時，將本發明之實施例的垂直電晶體建構成包含：在主動區101之一側上的閘極、設在主動區101下方的埋入式接面(例如，汲極)、及在主動區101之上端部的對應上接面(例如，源極)。可將埋入式接面設置成與埋入式位元線(未顯示於第2圖)接觸且耦合，該埋入式位元線被埋在第一溝槽110的底部。透過單側接觸來連接至埋入式位元線，該單側接觸只在第一側面113處與埋入式接面接觸。為了執行這種單側接觸，便需要只在第一側面113的一部分上之具有開口的單側接觸遮罩。
可利用沉積或熱氧化例如氧化矽(SiO2)的層來形成第一襯裡310。第一襯裡310可作為將主動區101與埋入式位元線隔離及絕緣用的層，該埋入式位元線係形成為填入第一溝槽110的底部。將埋藏層330形成為填入第一襯裡310上方的第一溝槽110。可利用沉積例如對第一襯裡310具有蝕刻選擇性的多晶矽層的材料層來形成埋藏層330。
參照第3圖，實施第一凹陷製程來使埋藏層330凹陷而使凹陷的埋藏層位於第一溝槽110的底部。實施第一凹陷製程以便凹陷的埋藏層331的上表面位於距第一溝槽110底部第一深度D1處。可依將被形成在主動區101的埋入式接面(例如，汲極)的佈置(placement)來改變第一深度D1。當利用第一凹陷製程來使埋藏層330凹陷時，亦可使第一襯裡310凹陷。因為埋藏層330可能對第一襯裡310具有蝕刻選擇性，因此可能需要實施另外的製程來選擇性地蝕刻第一襯裡310之由第一凹陷製程所露出的部分。據此，第一襯裡311之未凹陷的部分311殘留在凹陷的埋藏層331與主動區101之間。
參照第4圖，將第二襯裡350形成在已藉由使第一襯裡310的數個部分凹陷所露出之主動區101的側壁113及115。將每個第二襯裡350形成在主動區101的側壁(113或115)以使端部(end)連接至對應的第一襯裡311的端部。可藉由沉積對第一襯裡311具有蝕刻選擇性之例如氮化矽的材料，然後藉由非等向性蝕刻經沉積的材料來將第二襯裡350形成為間隔物狀(spacer shape)。用於形成第二襯裡350的間隔物狀的非等向性蝕刻可部分地露出埋藏層331，如第5圖所示。間隔物狀可指被分開一間隔的兩個表面。
參照第5圖，利用第二凹陷製程來使如第4圖所示之在第一溝槽110中具有第一深度D1的埋藏層331進一步凹陷至第二深度D2。可將此進一步凹陷的埋藏層稱為埋藏層332。據此，因使埋藏層331進一步凹陷而形成埋藏層332造成第一襯裡311的部分G在第一溝槽110中露出。第一襯裡311之露出的部分G可因應將在後續的製程中被單側蝕刻(one-side etched)的部分而改變以露出主動區101之用於形成埋入式接面(例如，汲極)的部分。因此，可考慮與垂直電晶體的汲極對應的接面的寬度來設定第一襯裡311之露出的部分G。第一襯裡311、第二襯裡350、及埋藏層332作為遮罩，利用該遮罩設定主動區101之形成埋入式接面的部分。即，遮罩包含：第一部分，係覆蓋主動區101之下側壁之一部分的第一襯裡311；第二部分，係到第二深度D2的埋藏層332；及第三部分，係覆蓋主動區101之未被第一部分覆蓋之上側壁的第二襯裡350。
參照第6圖，形成第三襯裡370以覆蓋第二襯裡350及第一襯裡311之露出的部分G。導入第三襯裡370以便蝕刻溝槽110中之彼此面對的第一及第二側壁113及115其中之一。可將此稱為「單側蝕刻」(one-side etching)且可用於稍後選擇性地將第一襯裡311之露出的部分G露出。若第一側壁113將被單側蝕刻，則第二襯裡330需被保留作為用於覆蓋主動區101的第二側壁115的遮罩，且可使用對第二襯裡350具有蝕刻選擇性之例如氮化鈦(TiN)的材料來形成第三襯裡370。可沉積TiN層並予以非等向性蝕刻而將第三襯裡370形成為間隔物狀。可實施非等向性蝕刻以便露出埋藏層332的上表面。
接著，形成犧牲層390填入第一溝槽110以覆蓋第三襯裡370及埋藏層332。犧牲層390作為用於單側蝕刻製程的遮罩，在該單側蝕刻製程只有第一溝槽110中之側壁113及115上之第三襯裡370其中之一的部分被選擇並蝕刻。即，犧牲層390作為用於防止未被選擇的第三襯裡370被蝕刻的遮罩。因此，可利用沉積對第三襯裡370具有蝕刻選擇性之例如氧化矽(SiO2)的材料來形成犧牲層390，並接著將沉積的材料回蝕(etching back)或研磨。可利用化學機械研磨(CMP)製程來實施沉積的材料的研磨。利用在犧牲層390上實施CMP製程，可將蝕刻遮罩200的上表面露出。
參照第7圖，使犧牲層390及第三襯裡370凹陷至預定深度，藉此形成第二溝槽117。因此，在第二溝槽117中只有第二襯裡350在每個側壁113或115上。在第二溝槽117的底部上，只有凹陷的第三襯裡370的上表面及凹陷的犧牲層390的上表面被露出。
參照第8圖，將具有第一及第二部分401及402之蝕刻阻障層400形成在第二溝槽117上。第一部分401包含第一底角部411，且第二部分402包含第二底角部412。使用蝕刻阻障層400形成用於將單側接觸遮罩圖案化的蝕刻阻障(etch barrier)，該單側接觸遮罩選擇並露出第二溝槽117中之底角部411及412其中之一。可利用沉積例如多晶矽層來形成這樣的蝕刻阻障層400。
在形成蝕刻阻障層400後，實施偏斜離子植入410以將雜質離子植入蝕刻阻障層400之具有第二底角部412的第二部分402。以斜角(例如，對與半導體基板100垂直的方向傾斜10及20度的斜角)植入兩次雜質離子的方式實施偏斜離子植入410，因為斜角，所以雜質離子不會被植入蝕刻阻障層的第一部分401，該蝕刻阻障層的第一部分401受到由壁體111及蝕刻遮罩200所造成之陰影效應(shadow effect)保護，而是雜質離子選擇性地只被植入未受到壁體111的陰影效應保護之第二部分402。雜質離子可為例如硼(B)、砷(As)、或磷(P)的材料。
由於雜質離子被部分植入由多晶矽形成的蝕刻阻障層400的第二部分402，所以第二部分402的蝕刻速率(etch rate)可比沒有雜質離子植入的第一部分401的蝕刻速率低。透過如硼(B)之雜質的離子植入，可增加第一與第二部分之間的蝕刻選擇性。據此，可在相同的多晶矽層中選擇性地形成數個具有不同蝕刻選擇性的部分。可利用植入不同種類的雜質離子或不同份量的雜質離子來相對地增加被植入雜質離子的部分的蝕刻速率，而可在後續的製程中選擇性地蝕刻這些部分。在本發明的實施例中，可利用植入B來相對地減少第二部分402的蝕刻速率，而使植入B的部分可在後續的蝕刻製程中殘留下來。
參照第9圖，將蝕刻阻障層400選擇性地蝕刻以選擇性地移除第一部分401，該第一部分401為雜質離子未被植入之未掺雜的多晶矽層。據此，只有蝕刻阻障層400的第二部分402可殘留下來。從這時候開始，亦可將第二部分402稱為蝕刻阻障402。可利用使用包括例如氨及/或氫氧化胺(NH4OH)之濕式蝕刻劑的濕式蝕刻製程來實施蝕刻製程。可利用帶有植入的雜質離子的第二部分402與沒有植入的雜質離子的第一部分401之間的蝕刻速率差來選擇性地移除第一部分401，藉此留下選擇性地將第二溝槽117之第一底角部411露出的蝕刻阻障402。
使用蝕刻阻障402作為蝕刻遮罩，將第三襯裡370的露出部分選擇性地蝕刻及移除。蝕刻阻障402在壁體111之第一側面113處選擇性地只露出第三襯裡370，且在對面側的第二側面115處遮蔽第三襯裡370。因此，只有在第一側面113的第三襯裡370被單側蝕刻。據此，在第二溝槽117中形成開路(open path)371，而將第一襯裡311的部分G露出於開路371的底部。
參照第10圖，移除第一襯裡311的露出部分G以形成開口410，該開口410露出主動區101之將形成埋入式接面的部分。可利用蝕刻製程透過開路371來實施移除第一襯裡311的露出的部分G的製程。然而，因為可以與第一襯裡311實質相同的材料(例如，氧化矽)形成犧牲層390(第9圖)，因此第一襯裡311的露出的部分G可連同犧牲層390被蝕刻及移除。據此，依此方式形成開口410以便打開主動區101之將形成埋入式接面的部分。
參照第11圖，將對犧牲層390(第9圖)具有蝕刻選擇性因而當移除犧牲層390時會殘留在對面側壁的第三襯裡370(第10圖)選擇性地移除，而露出第二襯裡350。將埋藏層332(第10圖)選擇性地移除。據此，將具有開口410的單側接觸遮罩形成在第一側面113。開口410係位於壁體111之主動區101的下部，且在考量將形成埋入式位元線的位置下與第一溝槽110的底部間隔一預定的距離。
如上述參照第1至11圖，以使壁體111的單側面具有露出第一側面113之一部分的開口410之方式形成單側接觸遮罩。接著，將被用作為垂直電晶體的汲極的埋入式接面係透過開口410形成。當形成單側接觸遮罩時，根據本發明之實施例可使用如第9圖所示之蝕刻遮罩402來實施偏斜離子植入。然而不限於此，可應用各種其他方法來形成如第11圖所示之露出第一側面113的一部分的開口410。利用掺雜雜質來形成埋入式接面，且為了減少埋入式位元線之與埋入式接面接觸的接觸電阻，高掺雜濃度可能是較佳的。然而，埋入式接面必須具有一種擴散輪廓(diffusion profile)：將埋入式接面擴散至可使埋入式接面適合如汲極般運作的深度(或距離)。為了確保埋入式接面所需的擴散輪廓及較佳的雜質濃度，執行掺雜數個具有不同擴散性的雜質之方法。
參照第12圖，將具有不同擴散性的雜質透過單側接觸遮罩的開口410擴散至壁體111之第一側面113之露出的部分，藉此形成包含第一雜質層及圍繞第一雜質層之第二雜質層的埋入式接面。當掺雜數個具有不同擴散性的雜質時，數個雜質可依擴散性的等級而被擴散至主動區101中不同的深度或距離。因此，可利用藉由擴散具有相對低的擴散性的雜質所形成之第一雜質層、及藉由擴散具有相對高的擴散性的雜質所形成之能擴散得較深的第二雜質層來實現埋入式接面。
可利用以相對高的濃度掺雜第一雜質(例如，砷(As))來形成第一雜質層，及可利用以相對低的濃度掺雜第二雜質(例如，磷(P))來形成第二雜質層。當依此方式形成埋入式接面而包含具有不同擴散性的不同雜質之第一及第二雜質層時，可透過開口410在將被形成的埋入式位元線與埋入式接面之間的接觸界面處形成歐姆接觸。因此，可實現接觸電阻的減少。再者，當利用以低濃度將P擴散至較深的深度來形成第二雜質層時，可實現較佳的擴散深度。據此，可將埋入式接面的擴散輪廓延伸至較佳的深度，且可將在埋入式接面與埋入式位元線之間的接觸部分的雜質濃度維持為高值。
利用掺雜數個具有不同擴散性的雜質來形成第一及第二雜質層的方法可包含下面製程：導入掺雜媒介層(doping medium layer)500；將雜質掺雜至掺雜媒介層500；及透過熱處理來將雜質擴散。例如，沉積多晶矽層以填入第一溝槽110。一起提供膦(PH3)及用於多晶矽層的矽源氣體(例如，矽烷(SiH4))而沉積掺雜有P的多晶矽層。在400℃至600℃的溫度範圍、0.3至2 Torr的沉積腔壓力條件下實施沉積。
利用乾式蝕刻來將沉積的多晶矽層回蝕至開口410的上部以形成掺雜媒介層500，其透過開口410接觸第一側面113之露出的表面。在形成掺雜有P作為第二雜質的掺雜媒介層500後，將As當作第一雜質予以離子植入掺雜媒介層500。在考量離子植入As的穿透深度(penetration depth)下，可以如下的方式回蝕多晶矽層：離子植入多晶矽層的As在與開口410相等的高度處的濃度大致上趨近最大值。透過As的離子植入，將P及As一起掺雜在掺雜媒介層500。
因為P具有相對高的擴散性，因此P的擴散深度可能深到不良的程度。為了防止P被擴散得太深，可利用將碳(C)掺雜至掺雜媒介層500來控制P的擴散性。因此，C可穿透或擴散至矽(Si)結晶結構內部中P將會擴散或穿透的位置，藉此妨礙P的擴散。據此，可控制P的擴散性或擴散距離。可利用離子植入來將C植入至掺雜媒介層500。
參照第13圖，以使在掺雜媒介層500內的P及As透過開口410擴散至第一側面113內部的主動區101的方式實施熱處理。這樣的熱處理可利用可在短時間內施加高溫熱量的快速熱退火(RTA)製程來實施，且可在例如800至1100℃的溫度範圍實施。可藉由使用例如氮氣(N2)環境來實施RTA製程。或者是，可使用例如在氧環境中之氧(O2)退火實施RTA製程。當使用氮氣或氧氣環境時，由形成在掺雜媒介層上之氧化物層所造成的氧鈍化(oxygen passivation)可抑制雜質掺雜劑被浪費至外側。在此情況下，可將雜質掺雜劑更有效地擴散。
因為As第一雜質具有遠低於P第二雜質的擴散性，因此在橫向方向上在主動區101中之As的擴散深度相對低於在同方向上之P的擴散深度。因此，主動區101之擴散有As的部分形成第一雜質層511。因為P具有比As高的擴散性，因此可使P在橫向方向上在主動區101內部擴散至比As還大的深度，藉此提供形成圍繞第一雜質層511的第二雜質層513的擴散輪廓。因此，將埋入式接面510形成為包含第一雜質層511的As擴散輪廓、及圍繞第一雜質層511的第二雜質層513的P擴散輪廓。
參照第14圖，選擇性地移除掺雜媒介層500(第13圖)，而將位元線導電層(例如氮化鈦(TiN)的金屬層620)沉積在第一溝槽110。金屬層620可包含TiN層或鎢(W)層。在金屬層620與埋入式接面510之間的界面，當金屬層620係由W形成時可導入如TiSix的矽化物層或包含Ti及TiN的化合物層作為界面層610。包含界面層610及金屬層620的埋入式位元線600透過開口410接觸埋入式接面510。據此，將單側接觸形成為只接觸主動區101的側壁113而非側壁115。
參照第15圖，在形成位元線600後，把用於將埋入式位元線600絕緣的第一絕緣層710形成在第一溝槽110。第一絕緣層710可包含例如氮化矽(Si3N4)。在第一絕緣層710上，形成第二絕緣層720而填入第一溝槽110。可藉由施加例如旋轉塗布的介電材料(SOD)(如聚矽氮烷(polysilazane))且透過熱處理將SOD緻密化來形成第二絕緣層720。可進一步將高密度電漿(HDP)氧化物層形成在SOD層上而作為用來將SOD層固定的層。即，可將第二絕緣層720形成為包含SOD層及HDP氧化物層的雙重層(dual layer)。
形成第三溝槽116作為將包含主動區101的壁體111分隔成數個單位胞元(unit cell)的分隔溝槽(division trench)以形成數個主動柱112。
參照第16圖，將第三溝槽116形成為與埋入式位元線600相交(cross)，且形成為露出主動柱112的第三側面119，在主動柱112的第三側面119上將形成用來作為字元線的閘極750。為了不讓埋入式位元線600露出，第一絕緣層710或第二絕緣層720可部分地殘留在第三溝槽116的底部上。
將由第三溝槽116所露出的主動柱112的第三側面119形成為具有與第一側面113及第二側面115交叉(intersecting)的平面。在露出的第三側面119上，藉由實施例如熱氧化或類似方法來形成閘極介電層751。
在閘極介電層751上，形成用來作為字元線的閘極750。將閘極750形成為附著至閘極介電層751，且可包含如W層的金屬層。可將一層沉積在第三溝槽116中並接著可實施非等向性乾式蝕刻製程來在每個隔著第三溝槽116彼此面對的第三側面119上形成個別的閘極750。據此，可將每個主動柱112附著至數個閘極750當中的一個。在W層與閘極介電層751之間的界面，可導入Ti/TiN層作為接著層(adhesive layer)。將閘極750形成為在與埋入式位元線600交叉的方向上延伸。在沉積用於閘極750的層並使它凹陷以露出主動柱112之上端部的側面後，可將具有與第一及第二雜質相同導電性的雜質，例如P，掺雜至主動柱112的上端部，藉此形成可作為源極端子(source terminal)的上接面550。如此一來，可形成垂直電晶體，且將數個電容器整合而耦合至上接面550，藉此形成DRAM記憶體胞元。
在本發明之實施例的垂直電晶體中，藉由使用As及P作為具有不同擴散性的雜質之混合掺雜法(hybrid doping method)來形成埋入式接面510。因此，利用減少對埋入式接面的接觸電阻，可將接面擴散輪廓形成為理想的形狀。
參照第17圖，在包含主動區101之壁體111、或藉由分隔壁體111所形成之主動柱112的下部形成埋入式接面510作為單側接觸(OSC，one side contact)。埋入式接面510包含：擴散有擴散性低的As之第一雜質層511、及擴散有擴散性相對高的P之第二雜質層513。因為第一雜質層511中之As具有低擴散性，因此第一雜質層511的擴散輪廓不會在橫向方向上大幅延伸，而是即使以高濃度掺雜As，仍可受到限制而更朝向OSC的第一側面113。換言之，可抑制第一雜質層511的擴散輪廓在橫向方向上大幅延伸，並可增加第一雜質層511內的As濃度。因為將第一雜質層511設置為與第一側面113之露出於開口410的表面層相鄰，因此將透過開口410接觸的埋入式位元線600電性連接至第一雜質層511。
可形成歐姆接觸來減少埋入式位元線600(第16圖)的接觸電阻。為了形成歐姆接觸，可將第一雜質層511的濃度設為高值。然而，當將擴散性比As的擴散性還大的掺雜劑掺雜至第一雜質層511時，擴散深度輪廓可隨著濃度增加。在此情況下，擴散輪廓53(第18圖)可朝向相同壁體111的第二側面115延伸。當埋入式接面的擴散輪廓53從第一側面113延伸至第二側面115時，可形成浮動體結構，其中利用擴散輪廓53將主動區101重疊閘極750的部分與半導體基板100彼此隔離。在這樣的浮動體結構中，累積在主動區101之閘極750下方的部分的電洞電荷不能流向半導體基板100。因此，被連續累積的電洞電荷可能對電晶體的運作有反效果，因而造成故障。
因為在本發明之實施例中使用As作為第一雜質層511的雜質掺雜劑，因此即使增加掺雜劑濃度，As的低擴散性仍可抑制第一雜質層511的擴散輪廓不會在橫向方向上延伸得太深。據此，可將第一雜質層511的濃度設定為歐姆接觸所需之高濃度，例如，在5E19劑量/cm3至7E20劑量/cm3的範圍。
當形成帶有As掺雜的第一雜質層511時，As的低擴散性有利於抑制擴散輪廓之不良的深度延伸(depth extension)，但As的低擴散性可能不利於將第一雜質層511與被閘極750重疊的通道位置分開一距離D3。將開口410設置於與閘極750分開一預定的距離D4之較深的位置。提供這樣的結構以確保透過開口410連接至埋入式接面510的埋入式位元線600與形成為與埋入式位元線600相交的閘極750之間的分開邊限(separation margin)。可將埋入式位元線600與閘極750之間的分開邊限設定為例如約40nm。這樣的分開邊限可藉由確保製程邊限(process margin)來防止埋入式位元線600與閘極750之間的短路。
當這種分開邊限減少時，便難以確保製程邊限。再者，在電晶體運作期間，可能發生不匹配現象(mismatch phenomenon)：在DRAM的讀或寫的運作期間的啟始電壓Vt可能會因埋入式位元線600與閘極750之間的寄生電容的發生或妨礙而改變。因此，可藉由將第一絕緣層710(第16圖)及/或第二絕緣層720(第16圖)導入埋入式位元線600與閘極750之間來確保較佳的分開距離及絕緣。
形成只帶有第一雜質層511的埋入式接面510可能導致不良的特性。這可能是第一雜質層511的擴散輪廓的端部應與閘極750重疊的緣故。然而，因為擴散距離D5受限於As的低擴散性，因此會在第一雜質層511與閘極750之間出現分開距離D3。分開距離D3的出現可能造成電晶體的啟始電壓Vt的快速增加。相較於當未將第一雜質層511及閘極750彼此分開時，當測得分開距離D3為20nm時，在通道雜質濃度1E12劑量/cm3下實驗測得啟始電壓對應地增加1V以上。當將As的濃度劃分在7E20劑量/cm3至3E20劑量/cm3的範圍時，實驗測得啟始電壓Vt快速增加到範圍從1.2至1.6V的等級。為了抑制啟始電壓的增加，就必須減少分開距離D3。為了達成這個減少，可減少開口410的分開距離D4，但因必須確保埋入式位元線600與閘極750之間較佳的分開距離而可能難以實施。
為了補償當只使用具有低擴散性的As時增加的啟始電壓，而形成第二雜質層513以使埋入式接面510具有較廣的擴散輪廓。將擴散性相對高的P掺雜至第二雜質層513，並可以比As的濃度還低的濃度予以掺雜。例如，可以大致範圍從6.3E16劑量/cm3至5.7E19劑量/cm3的濃度掺雜P。因為磷之相對高的擴散性，因此第二雜質層513被擴散得比第一雜質層511還深。據此，擴散輪廓能延伸至較大的深度。可將第二雜質層513形成為圍繞第一雜質層511，且整個埋入式接面510的擴散輪廓可延伸而部分地重疊通道，該通道係主動區101與閘極750重疊的部分。這是因為，如第19圖所示，P的擴散性或擴散距離比As的擴散性或擴散距離還大。
第19圖顯示利用透過二次離子質譜儀(SIMS)測量砷-75(75As)及磷-31(31P)的擴散輪廓所獲得的結果。75As及31P穩定且被認為是單一同位素元素。當在1E18劑量/cm3的濃度下測量擴散深度時，測得之75As的擴散深度為203，同時測得之31P的擴散深度為175。將表面處的75As的濃度設為6.5E19劑量/cm3，且將31P的濃度設為5.7E19劑量/cm3，且將整體濃度設為1.25E20劑量/cm3。在1000℃的溫度下透過RTA製程實施用於擴散的熱處理10秒鐘。在第19圖中，以SIMS測得的輪廓顯示出31P擴散得較深。
因為利用掺雜P形成第二雜質層513，因此整個埋入式接面510的擴散輪廓可延伸至鄰接通道，該通道係主動區101之重疊閘極750的部分。據此，可將電晶體的啟始電壓Vt減少至範圍0.6至0.2V的水準。這表示可補償當埋入式接面510只包括僅掺雜As的第一雜質層511時發生之啟始電壓的快速增加。因為將用於第二雜質層513的P的掺雜濃度設定為低於As的掺雜濃度，因此可將第二雜質層513與第二側面115分開一預定距離520(第21圖)。即，可減少P的濃度以抑制第二雜質層513的擴散輪廓過度朝向第二側面115延伸。
當藉由增加As的掺雜濃度來達到歐姆接觸所需之雜質掺雜濃度且利用掺雜P來達成廣擴散輪廓時便可實現這樣的結構。因為第二雜質層513與第二側面115分開預定距離520，因此可實現主動區101之在通道下方的部分與半導體基板不會被分開的本體結構(body structure)。據此，電洞電荷可流向半導體基板100，藉此有效地抑制電洞電荷被累積。
在本發明之實施例中，因為藉由使用低擴散性的As來確保接觸濃度且藉由使用高擴散性的P來確保接面深度，因此將埋入式接面510形成為具有和緩輪廓的廣接面(broad junction)。據此，可利用廣接面來達成電場的減少，且可將通道與接面電阻減少以達成穩定的電晶體運作。雖然將As的濃度維持為高值，但可確保埋入式接面510與在閘極750下方的通道之間的重疊。因此，可確保在埋入式位元線600與作為閘極750的字元線之間的分開邊限，且可有效地避免胞元電晶體之啟始電壓Vt增加。再者，可使用離子植入及沉積多晶矽用的沉積設備來實施實現埋入式接面510的製程。據此，不必導入新設備便可製造垂直電晶體。
可應用各種經修飾的掺雜方法作為用於形成本發明之實施例的垂直電晶體之埋入式接面的方法，只要同時掺雜As及P。參照第20~26圖說明這些變形例。
參照第20圖，沉積同時掺雜有低濃度P及高濃度As之多晶矽層。接著將多晶矽層回蝕至單側接觸遮罩之開口410的上部，藉此形成掺雜媒介層501。
參照第21圖，可利用RTA製程來將掺雜媒介層501擴散以形成包含第一雜質層521及第二雜質層523的埋入式接面525。在此情況下，可利用當沉積經掺雜的多晶矽層時一起掺雜As及P來省略離子植入製程或類似製程。
參照第22圖，沉積未掺雜雜質之未掺雜的多晶矽，接著予以回蝕至單側接觸遮罩之開口410的上部。接著，可利用如離子植入之掺雜方法來掺雜低濃度P及高濃度As，藉此形成掺雜媒介層503。可利用RTA製程來將掺雜媒介層503擴散以形成包含第一雜質層531及第二雜質層533的埋入式接面530。可藉由以掺雜源氣體的形式提供As化合物或P化合物來實施As及P的掺雜，而取代離子植入。在此情況下，當沉積未掺雜的多晶矽層且利用離子植入掺雜As及P時，可簡化經掺雜的多晶矽層的形成製程。
參照第23圖，提供如膦氣體之P化合物的掺雜源至單側接觸遮罩的開口410，且將P直接掺雜至第一側面113。據此，形成掺雜P的層544。接著，可實施掺雜As的製程，例如，離子植入製程。在此情況下，可將As直接植入第一側面113的露出部分。
或者是，參照第24圖，可形成作為掺雜As的多晶矽層之掺雜媒介層505。接著，參照第25圖，利用RTA製程擴散掺雜媒介層505以形成包含第一雜質層541及第二雜質層543的埋入式接面540。可利用以下製程來形成掺雜As的多晶矽層之掺雜媒介層505：沉積未掺雜的多晶矽層並予以回蝕；及接著將As離子植入以形成掺雜媒介層505。
參照第26圖，可將P及As直接掺雜至透過單側接觸遮罩的開口410露出之第一側面113，藉此形成經掺雜的層555。接著，當將P化合物電漿激發並提供至第一側面113時，可將經激發的P電漿掺雜至第一側面113。進一步地，當將As化合物電漿激發並提供至第一側面113時，可將經激發的As電漿掺雜至第一側面113。對以電漿掺雜所形成之經掺雜的層555實施RTA製程，藉此擴散經掺雜的雜質掺雜劑。接著，可形成包含第一雜質層551及第二雜質層553的埋入式接面550。
在如第13圖所示般形成掺雜媒介層500後，透過熱處理引發雜質的擴散。接著，可使用掺雜媒介層500作為位元線而非予以移除。例如，參照第14圖，沉積用於位元線600之個別的導電層，且可在不實施選擇性地移除掺雜媒介層500的製程下將作為掺雜媒介層500之未掺雜雜質的多晶矽層留下而用來作為位元線600。因為藉由只使用多晶矽層來形成位元線600，因此可省略選擇性蝕刻製程、及沉積和蝕刻個別的導電層的製程。因此，可減少製程數。
可藉由使用氧氣體環境之氧退火製程來實施用於擴散雜質的RTA製程。例如，當使用包含氮氣或氧氣的氣體環境時，利用形成在掺雜媒介層500上之氧化物層的氧鈍化可抑制雜質掺雜劑流失至外側。在此情況下，可更有效地擴散雜質掺雜劑。據此，可抑制在掺雜媒介層500內的雜質在RTA製程期間洩漏至表面的外側而流失，而可維持包含掺雜媒介層500的位元線的高導電性(conductivity)。
參照第27圖，可將具有高導電性的金屬層，例如W或Ti的金屬層630，另外沉積在用作為掺雜媒介層500的多晶矽層上，藉此形成位元線605。在此情況下，為了抑制經氧化的層被形成在掺雜媒介層500之多晶矽層表面上，可在不會引發氧鈍化的惰性氣體環境中實施RTA製程。惰性氣體環境例如可為氮氣體環境。在一些情況下，可將掺雜媒介層500部分地凹陷至預定深度，並可接著沉積金屬層630。
根據本發明之各種實施例，可控制掺雜劑擴散到的接面深度，同時將掺雜劑濃度維持為高值。因此，可引發較廣的接面輪廓以移除接面與通道區之間的分開距離，而可抑制通道啟始電壓的快速增加。再者，因為可有效地避免接面的擴散輪廓延伸得太遠，而實質地防止通道區被接面隔離，而可有效地抑制浮動體效應的引發(induction of the floating body effect)。再者，因為可將在接面的表面部分的掺雜劑濃度設定為高值，因此可減少與被接觸及耦合至接面之埋入式位元線的接面接觸電阻。
D1．．．第一深度
D2．．．第二深度
D3、D4．．．分開距離
D5．．．擴散距離
G．．．露出的部分
53．．．擴散輪廓
100．．．半導體基板
101．．．主動區
110．．．第一溝槽
111．．．壁體
112．．．主動柱
113．．．第一側面、第一側壁
115．．．第二側面、第二側壁
116．．．第三溝槽
117．．．第二溝槽
119．．．第三側面
200．．．蝕刻遮罩、第一遮罩圖案
310．．．第一襯裡
311．．．第一襯裡之未凹陷的部分
330、331、332．．．埋藏層
350．．．第二襯裡
370．．．第三襯裡
371．．．開路
390．．．犧牲層
400．．．蝕刻阻障層
401．．．第一部分
402．．．第二部分、蝕刻阻障
410．．．開口
410．．．偏斜離子植入
411．．．第一底角部
412．．．第二底角部
500、501、503、505．．．掺雜媒介層
510、525、530、540、550．．．埋入式接面
511、521、531、541、551．．．第一雜質層
513、523、533、543、553．．．第二雜質層
520．．．預定距離
544．．．掺雜P的層
550．．．上接面
555．．．經掺雜的層
600．．．埋入式位元線
605．．．位元線
610．．．界面層
620、630．．．金屬層
710．．．第一絕緣層
720．．．第二絕緣層
750．．．閘極
751．．．閘極介電層
第1至16圖係顯示本發明之實施例的具有埋入式接面的垂直電晶體及其製造方法的圖；
第17至19圖係說明本發明之實施例的具有埋入式接面的垂直電晶體及其製造方法的效果的圖；
第20至26圖係顯示將製造本發明之實施例的具有埋入式接面的垂直電晶體的方法加以變形的圖；及
第27圖係顯示使用金屬層形成位元線的圖。
100．．．半導體基板
101．．．主動區
110．．．第一溝槽
112．．．主動柱
113．．．第一側面、第一側壁
115．．．第二側面、第二側壁
116．．．第三溝槽
119．．．第三側面
350．．．第二襯裡
500．．．掺雜媒介層
550．．．埋入式接面
511．．．第一雜質層
513．．．第二雜質層
600．．．埋入式位元線
710．．．第一絕緣層
720．．．第二絕緣層
750．．．閘極
751．．．閘極介電層

Claims (35)

  1. 一種製造垂直電晶體的接面之方法，包括：在半導體基板中形成溝槽(trench)以形成第一及第二壁體，其中該溝槽具有數個包括該第二壁體的第一側面及該第一壁體的第二側面的側壁；形成具有開口的單側接觸遮罩，該開口選擇性地只露出該第二壁體的該第一側面的一部分；及藉由將具有不同擴散性的雜質透過該第一側面之露出的部分擴散至該第二壁體來形成第一雜質層、及圍繞該第一雜質層的第二雜質層；其中用於形成該第一雜質層的該雜質包括砷(As)且用於形成該第二雜質層的該雜質包括磷(P)；以及其中在該第二雜質層中之磷(P)的濃度低於在該第一雜質層中之砷(As)的濃度。
  2. 如申請專利範圍第1項之方法，其中該第二雜質層朝向該第二壁體的第一側面延伸。
  3. 一種製造垂直電晶體的接面之方法，包括：在半導體基板中形成溝槽(trench)以形成第一及第二壁體，其中該溝槽具有數個包括該第二壁體的第一側面及該第一壁體的第二側面的側壁；形成具有開口的單側接觸遮罩，該開口選擇性地只露出該第二壁體的該第一側面的一部分；及藉由將具有不同擴散性的雜質透過該第一側面之露出的部分擴散至該第二壁體來形成第一雜質層、及圍繞該第一雜質層的第二雜質層； 其中形成該第一雜質層及該第二雜質層包括：經由在該溝槽中之掺雜媒介層施加第一及第二雜質至該第二壁體之該第一側面之該露出的部分；及實施熱處理以將該第一及第二雜質透過該第二壁體之該第一側面之該露出的部分擴散至該第二壁體；其中形成該掺雜媒介層包括：將掺雜有作為該第二雜質的磷(P)之該掺雜媒介層沉積在該第一與第二壁體之間的該溝槽中；及將該掺雜媒介層之在該單側接觸遮罩之該開口上方的部分加以蝕刻，而使該掺雜媒介層之殘留的部分與該第二壁體之該第一側面之該露出的部分接觸。
  4. 如申請專利範圍第3項之方法，其中該掺雜媒介層包括作為該第一雜質的砷、及作為該第二雜質的磷。
  5. 如申請專利範圍第3項之方法，其中在蝕刻後將砷(As)離子植入在該掺雜媒介層之該殘留的部分。
  6. 如申請專利範圍第3項之方法，其中在實質上800℃至1,100℃的溫度範圍下實施該熱處理。
  7. 如申請專利範圍第3項之方法，其中在包含氮氣及氧氣至少其中之一的氣體環境下實施該熱處理。
  8. 一種製造垂直電晶體的接面之方法，包括：在半導體基板中形成溝槽(trench)以形成第一及第二壁體，其中該溝槽具有數個包括該第二壁體的第一側面及該第一壁體的第二側面的側壁；形成具有開口的單側接觸遮罩，該開口選擇性地只露出該第二壁體的該第一側面的一部分；及 藉由將具有不同擴散性的雜質透過該第一側面之露出的部分擴散至該第二壁體來形成第一雜質層、及圍繞該第一雜質層的第二雜質層；其中形成該單側接觸遮罩包括：形成第一襯裡及第二襯裡，該第一襯裡覆蓋該第二壁體之該第一側面及該第一壁體之該第二側面的下部，該第二襯裡覆蓋在各該第一及第二側面上之該第一襯裡上方的上部；將埋藏層(buried layer)形成在該第二襯裡下方之該溝槽的下部中；形成第三襯裡，其覆蓋第二襯裡及該第一襯裡之未被該埋藏層覆蓋的部分；在該埋藏層上方形成犧牲層而使犧牲層填入在該第一壁體上之第三襯裡與在該第二壁體上之第三襯裡之間的間隔(space)；移除該第三襯裡的一部分及該犧牲層以露出該第二襯裡的上部；形成蝕刻阻障，用於選擇性地露出：在該第二壁體之該第一側面上之該第二襯裡、在該第二壁體之該第一側面上之該第二襯裡上之該第三襯裡的該端部、及該犧牲層之與在該第二壁體之該第一側面上之第二襯裡上的第三襯裡相鄰的部分；將由該蝕刻阻障所露出之該第三襯裡移除以便在該第二壁體之該第一側面上的該犧牲層與第一及第二襯裡之間形成溝紋(groove)； 形成該開口，該開口係藉由選擇性地移除該第一襯裡之露出於該溝紋的部分來將該第一側面的該部分露出；及形成該單側接觸遮罩，該單側接觸遮罩係藉由選擇性地移除殘留在該第一壁體之該第二側面上的該犧牲層及該第三襯裡而包含該殘留的第一及第二襯裡。
  9. 如申請專利範圍第8項之方法，其中形成該蝕刻阻障包括：形成覆蓋該壁體、該第二襯裡、該第三襯裡、及該犧牲層之頂面的多晶矽層；以斜角對該壁體的該頂部實施離子植入製程，以選擇性地將雜質離子植入除了在該第二壁體之該第一側面上的部分、及靠近該第二壁體之覆蓋該溝槽的部分以外的該多晶矽層；及選擇性地移除該多晶矽層之未被植入雜質離子的部分。
  10. 一種形成垂直電晶體的接面之方法，包括：從半導體基板形成第一及第二壁體，每個壁體具有第一側面及對面的第二側面；及將第一雜質層、及濃度比該第一雜質層還低的第二雜質層形成在該第二壁體之該第一側面的一部分而使該第二雜質層圍繞該第一雜質層；其中形成該第一雜質層及該第二雜質層包括：形成具有開口的單側接觸遮罩，該開口選擇性地露出該第二壁體的該第一側面的一部分； 形成掺雜P的多晶矽層以接觸該第一側面之由該單側接觸遮罩的該開口所露出的部分；透過離子植入將As掺雜至該多晶矽層；及實施熱處理以將該經掺雜的P及As擴散至該第一側面的該部分。
  11. 一種製造垂直電晶體的方法，包括：從半導體基板形成垂直隆起的第一及第二壁體，每個壁體具有第一側面及對面的第二側面，且該第一及第二壁體被第一溝槽分開；形成具有開口的單側接觸遮罩，該開口選擇性地露出該第二壁體的該第一側面的一部分；藉由將具有不同擴散性的第一及第二雜質擴散至該第一側面之由該開口所露出的該部分，來形成包含第一雜質層及圍繞該第一雜質層的第二雜質層的埋入式接面；及形成埋入在該壁體之間的埋入式位元線，其中經由該單側接觸遮罩的該開口將該埋入式位元線電性耦合至該埋入式接面；其中形成包含該第一雜質層及該第二雜質層的該埋入式接面包括：藉由提供膦氣體至該第一側面之由該單側接觸遮罩之該開口所露出的該部分來掺雜P；形成包含As的掺雜媒介層而使該掺雜媒介層接觸該第一側面之由該單側接觸遮罩所露出的該部分；及實施熱處理以將該經掺雜的As擴散至該第一側面 之被該掺雜媒介層接觸的該部分以形成該第一雜質層，且將該經掺雜的P擴散以形成該第二雜質層。
  12. 如申請專利範圍第11項之方法，其中形成包含該第一雜質層及該第二雜質層的埋入式接面包括：形成包含第二雜質的掺雜媒介層而使該掺雜媒介層接觸該第一側面之由該單側接觸遮罩的該開口所露出的部分；將擴散性比第二雜質低的第一雜質掺雜至該掺雜媒介層；及實施熱處理以將該經掺雜的第一及第二雜質擴散至該第一側面之由該開口所露出的該部分。
  13. 如申請專利範圍第12項之方法，其中該掺雜媒介層之形成包括：將掺雜有作為該第二雜質的P之多晶矽層沉積在該第一與第二壁體之間；將該多晶矽層回蝕至在該單側接觸遮罩的該開口上方；及將作為該第一雜質的As離子植入至該經回蝕的多晶矽層。
  14. 如申請專利範圍第13項之方法，其中使用該多晶矽層來形成該埋入式位元線。
  15. 如申請專利範圍第14項之方法，其進一步包括將金屬層沉積在該多晶矽層上以形成該埋入式位元線。
  16. 如申請專利範圍第11項之方法，其中形成包含該第一雜質層及該第二雜質層的該埋入式接面包括： 形成包含具有不同擴散性之第一及第二雜質的掺雜媒介層而使該掺雜媒介層接觸該第一側面之由該單側接觸遮罩之該開口所露出的該部分；及實施熱處理以將該經掺雜的第一及第二雜質擴散至該第一側面之由該開口所露出的該部分。
  17. 如申請專利範圍第16項之方法，其中形成該掺雜媒介層包括：沉積掺雜有As及P分別作為該第一及第二雜質的多晶矽層；及將該多晶矽層回蝕至在該單側接觸遮罩的該開口上方。
  18. 如申請專利範圍第16項之方法，其中形成該掺雜媒介層包括：沉積未掺雜的多晶矽層而填入該第一與第二壁體之間的間隔；將該多晶矽層回蝕至在該單側接觸遮罩的該開口上方；及將As及P離子植入該多晶矽層。
  19. 如申請專利範圍第11項之方法，其中形成包含As之該掺雜媒介層包括沉積掺雜As的多晶矽層。
  20. 如申請專利範圍第11項之方法，其中形成包含As之該掺雜媒介層包括：沉積未掺雜的多晶矽層；及將As離子植入該多晶矽層。
  21. 如申請專利範圍第11項之方法，其中形成包含該第 一雜質層及該第二雜質層的該埋入式接面包括：將As及P掺雜至該第一側面之由該單側接觸遮罩之該開口所露出的該部分；及實施熱處理以擴散該經掺雜的As及P。
  22. 如申請專利範圍第21項之方法，其中藉由電漿掺雜製程來實施As及P的掺雜而將As及P的電漿提供至該第一側面之由該單側接觸遮罩之該開口所露出的該部分。
  23. 如申請專利範圍第11項之方法，其中形成該單側接觸遮罩包括：形成第一襯裡及第二襯裡，該第一襯裡覆蓋該第二壁體之該第一側面及該第一壁體之該第二側面的下部，該第二襯裡覆蓋在各該第一及第二側面上之該第一襯裡上方的上部；將埋藏層形成在該第二襯裡下方之該第一溝槽的下部中；形成第三襯裡，其覆蓋該第二襯裡及該第一襯裡之未被該埋藏層覆蓋的部分；在該埋藏層上方形成犧牲層而使該犧牲層填入在該第一壁體上之第三襯裡與在該第二壁體上之第三襯裡之間的間隔；使該第三襯裡及該犧牲層凹陷以便該凹陷區(recessed area)的底部包括該第三襯裡的上表面及該犧牲層的上表面，且該凹陷區的側部包括該第二襯裡；形成蝕刻阻障，用於選擇性地露出：在該第二壁 體之該第一側面上之該第二襯裡、在該第二壁體之該第一側面上之該第二襯裡上之第三襯裡的該端部；將由該蝕刻阻障所露出之該第三襯裡移除而在該第二壁體之該第一側面上的該犧牲層與該第一及第二襯裡之間形成溝紋；形成開口，該開口係藉由移除該第一襯裡之露出於該溝紋的該部分來將該第一側面的該部分露出；及形成該單側接觸遮罩，該單側接觸遮罩係藉由選擇性地移除殘留在該第一壁體之該第二側面上的該犧牲層及該第三襯裡而包含該殘留的第一及第二襯裡。
  24. 如申請專利範圍第23項之方法，其中形成該蝕刻阻障包括：形成覆蓋該壁體、該第二襯裡、該第三襯裡、及該犧牲層之頂面的多晶矽層；以斜角對該壁體的該頂部實施偏斜離子植入製程，以選擇性地將雜質離子植入除了在該第二壁體之該第一側面上的部分、及靠近該第二壁體之覆蓋該第一溝槽的部分以外的該多晶矽層；及選擇性地移除該多晶矽層之未被植入雜質離子的該部分。
  25. 如申請專利範圍第11項之方法，其進一步包括：形成分隔溝槽(division trench)，該分隔溝槽與該第一溝槽交叉而將該第一及第二壁體分隔成複數個主動柱；將閘極介電層形成在該主動柱之側面之露出於該 分隔溝槽的部分上；及在該分隔溝槽中形成閘極而使該閘極與該埋入式位元線相交；及藉由將第三雜質層掺雜至該主動柱之上端部而形成與主動柱之該埋入式接面對應的上接面。
  26. 如申請專利範圍第25項之方法，其中該第二雜質層與該閘極在該垂直方向上不分開；及將該第一雜質層在該垂直方向上與該閘極分開。
  27. 如申請專利範圍第26項之方法，其中將該閘極設置於比該單側接觸遮罩的該開口還高的位置而使該第一雜質層在該垂直方向上與該閘極分開。
  28. 一種垂直電晶體，包括：複數個從半導體基板突起的主動柱且每個主動柱具有第一側面及對面的第二側面；具有開口的單側接觸遮罩，該開口選擇性地露出該主動柱的該第一側面的下部；埋入式接面包含第一雜質層及圍繞該第一雜質層的第二雜質層，其中該第一及第二雜質層係藉由將具有不同擴散性的雜質擴散至該第一側面之由該開口所露出的部分來形成；及埋入式位元線，係埋在該主動柱之間且透過該單側接觸遮罩的該開口而接觸該埋入式接面；其中藉由掺雜As來形成該第一雜質層，及藉由以比As低的濃度掺雜P來形成該第二雜質層。
  29. 如申請專利範圍第28項之垂直電晶體，其進一步包 括：閘極介電層，係形成在該主動柱之第三側面上；閘極，係形成在該閘極介電層上且與該埋入式位元線相交；及上接面，係藉由掺雜第三雜質層來形成在該主動柱的上端部並對應於該埋入式接面。
  30. 如申請專利範圍第29項之垂直電晶體，其中在特定的主動柱中，將該閘極設置成垂直地與該第一雜質層分開，且該第二雜質層不會接觸該特定主動柱之該第二側面。
  31. 如申請專利範圍第30項之垂直電晶體，其中該閘極若未在垂直方向上與該第二雜質層至少部分地重疊則至少鄰接該第二雜質層。
  32. 如申請專利範圍第30項之垂直電晶體，其中將該單側接觸遮罩之該開口在該垂直方向上與該閘極分開。
  33. 如申請專利範圍第29項之垂直電晶體，其進一步包括：絕緣層，係導入在彼此交叉的該閘極與該埋入式位元線之間的界面而使該第一雜質層在垂直方向上與該閘極分開。
  34. 一種製造垂直電晶體的方法，包括：從半導體基板形成垂直隆起的第一及第二壁體，每個壁體具有第一側面及對面的第二側面，且該第一及第二壁體被第一溝槽分開；形成具有開口的單側接觸遮罩，該開口選擇性地露出該第二壁體的該第一側面的一部分；藉由將具有不同擴散性的第一及第二雜質擴散至 該第一側面之由該開口所露出的該部分，來形成包含第一雜質層及圍繞該第一雜質層的第二雜質層的埋入式接面；及形成埋入在該壁體之間的埋入式位元線，其中經由該單側接觸遮罩的該開口將該埋入式位元線電性耦合至該埋入式接面；其中使用該第一雜質As來形成該第一雜質層，且使用該第二雜質P來形成該第二雜質層；以及其中在該第二雜質層中的P係濃度低於該第一雜質層中的As。
  35. 如申請專利範圍第34項之方法，其中藉由擴散P來形成該第二雜質層而使該第二雜質層不會接觸該第二壁體的該第二側面。
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