TWI550695B - 改善三閘極電晶體上的面積尺度之技術 - Google Patents

Description

改善三閘極電晶體上的面積尺度之技術 發明領域

本發明之實施例係有關於電子裝置製造領域；及更明確言之，係有關於三閘極陣列的製造。

發明背景

短通道效應乃縮小電晶體維度的主要限制因素。短通道效應係因源極與汲極區間的電晶體通道長度縮短所致。短通道效應可能嚴重地降級該半導體電晶體的效能。由於短通道效應故，電晶體的電氣特性例如臨界電壓、次臨界電流、及電流-電壓特性變成難以使用閘極電極控制。

概略言之，三閘極電晶體提供對電氣特性的控制比平面電晶體更佳。典型三閘極電晶體具有形成在矽基體上的鰭片。具有下方閘極電介質的閘極電極覆蓋該鰭片之一頂部及二相對側壁。一源極及一汲極係形成於在該閘極電極之相對側的鰭片。一般而言，該三閘極電晶體提供沿該鰭片之頂部及二相對側壁的三個傳導通道。如此有效地給予該三閘極電晶體比習知平面電晶體實質上更高的效 能。典型鰭片具有在該頂面與側壁間的銳角以增加對該電晶體之電氣特性的控制。比較平面電晶體，鰭片的銳角增加閘極電場。但在銳角鰭片角隅的電場增強提高了閘極電介質擊穿的機率。針對大型電晶體陣列的時控電介質擊穿(TDDB)度量指出由於閘極電介質擊穿的機率增高故，三閘極電晶體陣列比較平面電晶體陣列遠更快故障。

依據本發明之一實施例，特地提出一種製造一三閘極電晶體之方法包含下列步驟：在一基體上的一鰭片上沈積一絕緣層，該鰭片具有一角隅；使該絕緣層凹陷以暴露該鰭片；藉使用一惰性氣體圓化該角隅；及在該圓化的角隅上沈積一閘極介電層。

100‧‧‧三閘極電晶體

101、201‧‧‧基體

102、204‧‧‧絕緣層

103、214‧‧‧閘極介電層

104‧‧‧源極區

105、121、203、209、224、511-514‧‧‧鰭片

106‧‧‧汲極區

107、215‧‧‧閘極電極

111、112、118、119、227、228、235、236、239、241‧‧‧側壁、側壁面

113‧‧‧寬度

114、115、225、226、229、237、238、244‧‧‧頂面

116、213‧‧‧高度

117、211、401‧‧‧曲率半徑

120‧‧‧通道區

122‧‧‧間距

200‧‧‧晶圓

202‧‧‧硬遮罩

205、249‧‧‧高度

208、305‧‧‧氣體

210、220、230、240、250、260、270‧‧‧視圖

221‧‧‧大小

222‧‧‧開口

225‧‧‧空間

231、232、233、234、242、243‧‧‧角隅

223、233‧‧‧間距

242、243‧‧‧圓化角

245、246‧‧‧硬遮罩層

251‧‧‧水平

253、254‧‧‧切線

255‧‧‧插圖

300‧‧‧濺鍍系統

301‧‧‧隔間

302‧‧‧電感耦合電漿(ICP)線圈

303‧‧‧晶圓

304‧‧‧基座

306‧‧‧真空泵浦

307‧‧‧進氣口

308‧‧‧閘門

309‧‧‧電漿、RF基座偏壓功率

400‧‧‧線圖

402‧‧‧相對電場

403、404、405‧‧‧曲線

500-504‧‧‧影像

700‧‧‧計算裝置

702‧‧‧主機板、板

704‧‧‧處理器

706、736‧‧‧通訊晶片

708‧‧‧依電性記憶體

710‧‧‧非依電性記憶體

712‧‧‧圖形處理器

714‧‧‧晶片組

716‧‧‧天線

718‧‧‧觸控螢幕顯示器

720‧‧‧觸控螢幕控制器

722‧‧‧電池

724‧‧‧功率放大器

726‧‧‧全球定位系統(GPS)裝置

728‧‧‧羅盤

730‧‧‧揚聲器

732‧‧‧相機

藉由參考用以例示說明本發明之實施例的後文 詳細說明部分及附圖將可最佳瞭解本發明之實施例。附圖中：圖1為依據本發明之一個實施例的三閘極電晶體之透視圖；圖2A為依據本發明之一個實施例提供三閘極電晶體陣列的一晶圓之剖面圖；圖2B為依據本發明之一個實施例在基體上的鰭片形成後類似圖2A的視圖；圖2C為依據本發明之一個實施例在電絕緣層沈積於鰭片上方形成後類似圖2B的視圖； 圖2D為依據本發明之一個實施例在電絕緣層回研磨後類似圖2B的視圖；圖2E為依據本發明之一個實施例在填補鰭片間之空間的電絕緣層凹陷後類似圖2D的視圖；圖2F為依據本發明之一個實施例在鰭片的角隅經圓化後類似圖2E的視圖；圖2G為依據本發明之一個實施例在閘極介電層沈積於鰭片上之後類似圖2F的視圖；圖2H為依據本發明之一個實施例在閘極電極沈積於閘極介電層上之後類似圖2G的視圖；圖3為依據本發明之一個實施例濺鍍系統之略圖；圖4為線圖顯示依據本發明之一個實施例在一閘極電介質中的相對電場相較於角隅曲率半徑；圖5顯示依據本發明之一個實施例在平滑化角隅之前及之後，三閘極電晶體陣列的鰭片的影像之實施例；圖6顯示依據本發明之一個實施例晶圓的面積尺度圖表之實施例；圖7例示說明依據一個實施例之計算裝置。

詳細說明

於後文詳細說明部分中，闡明無數特定細節例如，特定材料、結構、元件維度、方法等，以供徹底瞭解一或多個本發明之實施例。但熟諳技藝人士顯然易知可無 此等特定細節而實施一或多個本發明之實施例。於其它情況下，微電子製造法、技術、材料、設備等尚未以進一步細節描述以免不必要地遮掩本詳細說明部分。熟諳技藝人士藉著本文含括的詳細說明部分將可體現適當功能而無需不必要的實驗。

說明書全文中述及一個實施例或一實施例表示聯結該實施例描述的特定特徵、結構、或特性係含括於至少一個實施例中。如此，說明書全文各處出現一個實施例或一實施例等詞並非必要全部皆係指相同實施例。此外，該等特定特徵、結構、或特性可以任一種適當方式組合於一或多個實施例。

描述改良在三閘極電晶體上的時控電介質擊穿(TDDB)面積尺度之方法及裝置。鰭片輪廓經改變以圓化角隅以顯著地減低跨越閘極電介質的電場。減低的電場降低閘極電介質擊穿的機率，及因而改良閘極可信度而不犧牲任何電晶體效能，容後詳述。

絕緣層係設在基體的一鰭片上。該絕緣層凹陷而暴露該鰭片。鰭片的角隅使用惰性氣體經圓化，容後詳述。該角隅的曲率半徑係藉調整基體的偏壓功率而可控制。角隅的曲率半徑係根據鰭片寬度決定。閘極介電層係沈積在該圓化角隅上。角隅的曲率半徑係根據鰭片寬度決定以減少陣列的面積尺度達至少60%。

圖1為依據本發明之一個實施例三閘極電晶體100的透視圖。如圖1所示，三閘極電晶體100包括具有半導 體鰭片諸如鰭片105及鰭片121的一基體101，及在基體101上方相鄰於該等鰭片的一電絕緣層102。於至少一個實施例中，三閘極電晶體100乃三閘極電晶體陣列的一部分，該陣列係包括形成在一基體101上的多個三閘極電晶體。如圖1所示，鰭片諸如鰭片105及鰭片121係由一間距122隔開。於一個實施例中，間距122係由三閘極電晶體的設計決定。於一個實施例中，間距122係約30奈米(nm)至約100奈米。電晶體係基於鰭片製成。於一個實施例中，基體101包括單晶矽(Si)、鍺(Ge)、矽鍺(SiGe)、III-V材料例如以砷化鎵(GaAs)為主的材料、或其任一項組合。於一個實施例中，基體101包括絕緣體上矽(SOI)基體含一本體底基體、一中間絕緣層、及一頂單晶層。該頂單晶層可包括上列用於本體單晶基體的任一種材料。於一個實施例中，三閘極電晶體100係耦接至一或多個金屬化層(圖中未顯示)。該等一或多個金屬化層可藉電介質材料例如層間電介質(ILD)(圖中未顯示)而與相鄰金屬化層分開。相鄰金屬化層可藉通孔(圖中未顯示)而電氣互連。包括多個電晶體的三閘極電晶體陣列諸如三閘極電晶體100可形成在任何眾所周知的絕緣基體諸如從二氧化矽、氮化物、氧化物、及藍寶石所製成的基體上。

於一個實施例中，電絕緣層102為氧化物層，諸如二氧化矽。於一個實施例中，絕緣層102為淺溝槽絕緣(STI)層以提供場絕緣區，該區絕緣例如基體101上的一個元件(例如電晶體)與其它元件(例如電晶體或其它元件)。於一個實施例中，絕緣層102厚度係在500埃(A)至10,000埃之約 略範圍。淺溝槽絕緣層乃電子元件製造業界的熟諳技藝人士所已知。

如圖1所示，鰭片諸如鰭片105從絕緣層102頂面突起。於一個實施例中，各個鰭片諸如鰭片105具有高度，諸如高度116，其可定義為絕緣層102頂面115與鰭片頂面114間之距離。於一個實施例中，各個鰭片諸如鰭片105高度係為約500埃至約5,000埃。於一個實施例中，鰭片諸如鰭片105高度係為約500埃至約1,500埃。於一個實施例中，各個鰭片諸如鰭片105為經簡併摻雜的半導體材料。於另一個實施例中，半導體鰭片105係透過矽化等而變成導電性。於一個實施例中，絕緣層102包括層間電介質(ILD)諸如二氧化矽。於一個實施例中，絕緣層102可包括聚醯亞胺、環氧樹脂、可光界定材料諸如苯并環丁烯(BCB)、及WPR系列材料，或玻璃。於一個實施例中，絕緣層102為低電容率(低-k)ILD層。典型地，低-k係指具有介電常數(電容率k)低於二氧化矽的電容率之電介質。

半導體鰭片諸如鰭片105可由任一種眾所周知的半導體材料製成，諸如但非僅限於矽(Si)、鍺(Ge)、矽鍺(Si_xGe_y)、砷化鎵(GaAs)、InSb、GaP、GaSb及碳奈米管。半導體鰭片105可由任一種眾所周知的材料製成，該材料可藉施加外部電氣控制而從絕緣態可逆地變更至傳導態。於一個實施例中，半導體鰭片諸如鰭片105為單晶材料鰭片。於一個實施例中，半導體鰭片諸如鰭片105為複晶材料鰭片。如圖1所示，絕緣層102將半導體鰭片彼此絕緣。如圖1 所示，各個鰭片諸如鰭片105具有由界定半導體鰭片寬度113的距離所隔開的一對相對側壁111及112。於一個實施例中，鰭片寬度113係在約5奈米至約50奈米之約略範圍。於一個實施例中，鰭片長度係大於寬度且係由設計所決定。於一個實施例中，鰭片長度係為約50奈米至數百微米。

如圖1所示，鰭片頂面115係高於絕緣層102表面115。如圖1所示，鰭片頂面諸如頂面114與該鰭片的相對側壁諸如側壁111及112間之角隅為圓化。圓化角具有一曲率半徑諸如曲率半徑117。於一個實施例中，該圓化角的曲率半徑係根據鰭片寬度決定。於一個實施例中，該曲率半徑係為該鰭片寬度的至少20百分比(%)。舉例言之，若該鰭片寬度係為約20奈米，則該曲率半徑係為至少約4奈米，容後詳述。於一個實施例中，鰭片105的該圓化角的曲率半徑係經決定以減少陣列的面積尺度達至少60%，容後詳述。

於一個實施例中，鰭片105具有小於30奈米，理想上小於20奈米的寬度113。於一個實施例中，鰭片高度116係高於絕緣層102頂面約5奈米至約500奈米之約略範圍。於一個實施例中，該高度116與該寬度113係獨立無關。

於一個實施例中，鰭片諸如鰭片105及鰭片121具有高縱橫比。典型地，該鰭片的縱橫比係定義為鰭片高度例如高度116對鰭片寬度例如寬度113之比。於至少若干實施例中，鰭片高度例如高度116係為約50奈米至約500奈米之範圍，及鰭片寬度例如寬度113係為約5奈米至約20奈米之範圍。於一個實施例中，鰭片諸如鰭片105及鰭片121 具有約5：1至約25：1之縱橫比。

如圖1所示，閘極介電層諸如閘極介電層103係沈積在覆蓋圓化角的各個鰭片諸如鰭片105上。閘極介電層諸如閘極介電層103係形成在且環繞半導體鰭片諸如鰭片105的三面上。如圖1所示，閘極介電層103係形成在或相鄰鰭片105的側壁111上、在頂面114上、及在或相鄰側壁112上。閘極介電層103可為任一種眾所周知的閘極介電層。

於一個實施例中，閘極介電層103為具有介電常數大於二氧化矽的介電常數之高-k介電材料。於一個實施例中，閘極介電層103包含高-k介電材料，諸如金屬氧化物電介質。舉例言之，閘極介電層103可為但非僅限於五氧化鉭(Ta₂O₅)、及氧化鈦(TiO₂)、氧化鋯(ZrO₂)、氧化鉿(HfO₂)、氧化鑭(La₂O₄)、鈦酸鉛鋯(PZT)、其它高-k介電材料、或其組合。於一個實施例中，閘極介電層103係沈積在或相鄰側壁111及112上及各個矽鰭片的頂面114上，諸如覆蓋具有曲率半徑諸如曲率半徑117的圓化角的矽鰭片105。

於一個實施例中，閘極介電層103為二氧化矽(SiO)、氧氮化矽(SiO_xN_y)或氮化矽(Si₃N₄)介電層。於一個實施例中，閘極介電層103的厚度係為約2埃至約100埃之約略範圍，及更特別約5埃至約30埃。

如圖1所示，閘極電極諸如閘極電極107係沈積在各個鰭片的閘極介電層上。閘極電極107係形成於多個鰭片上方以提供大型閘極寬度電晶體。如圖1所示，閘極電極107係形成於閘極介電層103上及其周圍。閘極電極107係形成 在且相鄰形成於鰭片105的側壁111上的閘極介電層103上，係形成在且相鄰形成於鰭片105的頂面114上的閘極介電層103上，及係形成在且相鄰形成於鰭片105的側壁112上的閘極介電層103上。

如圖1所示，閘極電極107具有由界定鰭片電晶體的閘極長度之距離所隔開的一對橫向相對側壁，諸如側壁118及側壁119。

閘極電極107可由任一種適當閘極電極材料製成。於一個實施例中，閘極電極107包含複晶矽摻雜至1x10¹⁹原子/立方厘米至1x10²⁰原子/立方厘米之濃度密度。於一個實施例中，閘極電極可為金屬閘極電極，諸如但非僅限於鎢、鉭、鈦及其氮化物。但須瞭解閘極電極107並非必然為單一材料而可由薄膜之複合堆疊組成，諸如但非僅限於複晶矽/金屬電極或金屬/複晶矽電極。

源極區及閘極區諸如源極區104及汲極區106係形成於各個鰭片諸如鰭片105中的閘極電極107之相對側上。源極區104及汲極區106係形成於鰭片105中的閘極電極107之相對側上，如圖1所示。源極區及閘極區諸如源極區104及汲極區106係由相同傳導型諸如N型或P型傳導型的材料製成。於一個實施例中，源極區及閘極區諸如源極區104及汲極區106具有1x10¹⁹至1x10²⁰原子/立方厘米之摻雜濃度。源極區及閘極區諸如源極區104及汲極區106可製成為或可包括不同濃度或摻雜輪廓的子區，諸如梢端區(具有一致濃度，於該處源極/汲極延伸)。於一個實施例中，源極區 及閘極區諸如源極區104及汲極區106具有相同摻雜濃度及輪廓。於一個實施例中，源極區及閘極區諸如源極區104及汲極區106的摻雜濃度及輪廓可各異以獲得特定電氣特性。

位在源極區及閘極區間的各個鰭片部分界定該陣列的一電晶體之一通道，諸如通道區120。通道區120也可定義為半導體鰭片105由閘極電極107所包圍的區。但偶爾源極/閘極區可略為延伸在閘極電極下方，例如透過擴散而界定略小於閘極電極長度(Lg)的一通道區。於一個實施例中，通道區120為本質或未經摻雜。

於一個實施例中，通道區120係摻雜例如至1x10¹⁶至1x10¹⁹原子/立方厘米的傳導率位準。於一個實施例中，當通道區係經摻雜時，典型係摻雜至源極區104及汲極區106的相對傳導型。舉例言之，當源極及閘極區係為N型傳導時，通道區可摻雜成P型傳導。同理，當源極及閘極區係為P型傳導時，通道區可摻雜成N型傳導。藉此方式，三閘極電晶體100可分別製成為NMOS電晶體或PMOS電晶體。通道區諸如通道區120可一致地摻雜或可非一致地摻雜，或有不同濃度以提供特定電氣及效能特性。舉例言之，若有所需，通道區諸如通道區120可包括眾所周知的暈區。

如圖1所示，三閘極電晶體100具有環繞圓化半導體鰭片諸如鰭片105的三面上的一電介質及閘極電極，以在各個鰭片上提供三個通道，一個通道延伸在該鰭片的一個側壁諸如側壁111上的源極區與閘極區間；第二通道延伸在該鰭片的頂面諸如表面114上的源極區與閘極區間；及第三 通道延伸在該鰭片的另一個側壁諸如側壁112上的源極區與閘極區間。

於一個實施例中，電晶體100之源極區係電氣耦接至較高金屬化位準(例如金屬1、金屬2、金屬3等)以電氣互連該陣列的各個電晶體成為功能電路。於一個實施例中，電晶體100之汲極區係電氣耦接至較高金屬化位準(例如金屬1、金屬2、金屬3等)以電氣互連該陣列的各個電晶體成為功能電路。

圖2A為依據本發明之一個實施例提供三閘極電晶體陣列的一晶圓200之剖面圖。如圖2A所示，一已製作圖樣的硬遮罩202係沈積在基體201上方。如前述，基體201可為以Si、Ge、Si_xGe_y、III-V材料例如GaAs、InSb、GaP、GaSb及碳奈米管為主的材料。於一個實施例中，基體201係為單晶材料基體，例如單晶矽基體。於一個實施例中，基體201係為如圖1描述的基體101。於一個實施例中，基體201係為複晶材料基體。硬遮罩202係經製作圖樣而形成開口。如圖2A所示，一已製作圖樣的硬遮罩202包括形成在基體201上的一硬遮罩層245上的一硬遮罩層246。於一個實施例中，硬遮罩層245係為二氧化矽層或高-k金屬氧化物介電層，例如氧化鈦、氧化鉿、或氧化鋁。於一個實施例中，硬遮罩層245厚約1奈米至約10奈米。於一個實施例中，硬遮罩層245厚約10奈米至約100奈米。硬遮罩層245及246可藉任一種適當方法製成，諸如化學氣相沈積(CVD)、物理氣相沈積(PVD)、或原子層沈積(ALD)。硬遮罩層245及246可 使用電子裝置製造技藝界已知的任一種適當微影技術製作圖樣。

已製作圖樣的硬遮罩202含有圖樣界定位置，於該處半導體鰭片隨後將形成於半導體基體201。硬遮罩202具有開口諸如開口222。於一個實施例中，硬遮罩的開口大小諸如大小221界定三閘極電晶體陣列的鰭片間之間距，如前述。於一個實施例中，硬遮罩201中的圖樣界定如前述所製作的陣列之各個鰭片寬度。於一個實施例中，半導體鰭片具有小於或等於30奈米及理想上小於或等於20奈米的寬度。鰭片寬度可為如前文就圖1描述的任何鰭片寬度。此外，硬遮罩也可包括圖樣用以界定位置，於該處欲形成個別源極硬襯墊及汲極硬襯墊。硬襯墊可用以將所製作的電晶體之各個源極區連結在一起及各個汲極區連結在一起。圖2B為依據本發明之一個實施例在基體上的鰭片形成後類似圖2A的視圖210。在硬遮罩202製作圖樣後，半導體基體201係蝕穿開口諸如開口222而形成鰭片諸如鰭片203。於一個實施例中，於該處基體201為SOI基體，鰭片諸如鰭片203係從頂單晶半導體層製成。基體201可使用熟諳電子元件製作技藝人士已知的任何適當蝕刻技術例如乾蝕刻或濕蝕刻而蝕刻。

如圖2B所示，鰭片203具有一頂面229及相對側壁228及229。具有硬遮罩層246在硬遮罩層245上的已製作圖樣的硬遮罩202係在鰭片頂面諸如頂面229上。如圖2B所示，一角隅231係形成於頂面229與側壁227間，及一角隅232 係形成於頂面229與側壁228間。於一個實施例中，角隅231及232各自為銳角。於一個實施例中，角隅231及232各自為實質上等於90度。於一個實施例中，角隅231及232各自具有小於鰭片寬度例如20奈米鰭片寬度的10%之曲率半徑，該曲率半徑係小於2奈米。於一個實施例中，角隅231及232各自具有小於10奈米的曲率半徑。於一個實施例中，源極及閘極硬襯墊(圖中未顯示)係形成於基體。於一個實施例中，基體201係被蝕穿硬遮罩中的開口以形成具有期望高度的鰭片，諸如相對於鰭片間之溝槽底水平諸如水平251的高度249。於一個實施例中，鰭片高度諸如高度249係為約5奈米至約1000奈米。於一個實施例中，基體201上的鰭片係由間距隔開。如圖2B所示，鰭片203及鰭片224係由間距223隔開。鰭片間之間距係如前述。於一個實施例中，鰭片諸如鰭片203及224係為錐形，使得鰭片底係比鰭片頂更寬。於一個實施例中，在鰭片諸如鰭片203及224頂部的寬度實質上係與鰭片底寬度相同。圖2C為依據本發明之一個實施例在電絕緣層204沈積於鰭片上方形成後類似圖2B的視圖220。絕緣層204填補鰭片間之間隙，形成在鰭片上的硬遮罩202頂面上方，如圖2C所示。於一個實施例中，絕緣層204可為適合絕緣相鄰元件且防止從鰭片洩漏的任一種材料。如圖2C所示，電絕緣層204係沈積於鰭片頂面上方填補鰭片間的空間諸如空間225。於一個實施例中，電絕緣層204為由三閘極陣列設計決定的氧化物層例如二氧化矽或任何其它電絕緣層。於一個實施例中，絕緣層204為淺溝槽絕緣 (STI)層以提供絕緣基體201上的一個鰭片與另一鰭片的場絕緣區。於一個實施例中，層204的厚度係在500埃至10,000埃之約略範圍。絕緣層204可使用熟諳電子元件製作技藝人士已知的任何技術全面性沈積，諸如但非僅限於化學氣相沈積(CVD)及物理氣相沈積(PVD)。

圖2D為依據本發明之一個實施例在電絕緣層回研磨後類似圖2B的視圖。於一個實施例中，覆蓋鰭片諸如鰭片203的絕緣層204例如係藉化學機械研磨(CMP)回研磨以暴露硬遮罩層245頂面諸如頂面225。如圖2D所示，硬遮罩層245頂面諸如頂面225為實質上平面，具有絕緣層204頂面填補鰭片間之空間，諸如頂面226。於一個實施例中，硬遮罩層246係藉研磨製程諸如CMP去除。於一個實施例中，硬遮罩層245的至少部分係藉研磨製程諸如CMP去除。

圖2E為依據本發明之一個實施例在填補鰭片間之空間的電絕緣層凹陷後類似圖2D的視圖。如圖2E所示，已製作圖樣的硬遮罩202包括硬遮罩層245及246係從鰭片諸如鰭片203去除。如圖2E所示，絕緣層204係向下縮至預定深度，該深度界定鰭片諸如鰭片203相對於參考表面諸如絕緣層204的頂面246之高度205。於一個實施例中，高度205係由鰭片的設計決定。於一個實施例中，高度205係在約5奈米至約500奈米之約略範圍。於一個實施例中，高度205可為前文就圖1討論的任一個鰭片高度。如圖2E所示，一角隅233係形成於頂面237與側壁235間，及一角隅234係形成於頂面237與側壁236間。角隅233及234為銳角。於一個實 施例中，角隅233及234各自為實質上等於90度。於至少一個實施例中，角隅233及234各自具有小於鰭片寬度例如20奈米鰭片寬度的10%之曲率半徑。於一個實施例中，角隅233及234各自具有小於10奈米的曲率半徑。

於一個實施例中，絕緣層204係藉選擇性蝕刻技術凹陷同時留下鰭片諸如鰭片203完好。舉例言之，絕緣層204可使用熟諳電子元件製作技藝人士已知的任何適當蝕刻技術例如濕蝕刻及乾蝕刻，運用對基體201具有實質上高選擇性的化學而凹陷。如此表示該化學主要蝕刻絕緣層204而非基體201的鰭片。於一個實施例中，絕緣層204對鰭片的蝕刻速率至少為10：1。其次，鰭片的角隅諸如角隅233及234係使用氣體208圓化，如圖2E所示。

圖2F為依據本發明之一個實施例在鰭片的角隅經圓化後類似圖2E的視圖。如圖2F所示，鰭片諸如鰭片209的頂部經圓化。如圖2F所示，頂面238與側壁面239間之角隅242為圓化角，及頂面238與側壁面241間之角隅243係經圓化。具有圓化角諸如角隅243的鰭片諸如鰭片209之放大頂部係顯示於插圖255。如插圖255所示，角隅243係藉頂面238的切線253及側壁面241的切線254形成。於一個實施例中，角隅242及243各自為實質上大於90度。於一個實施例中，鰭片的角隅各自具有一曲率半徑，諸如半徑211其係大於鰭片寬度的10%，更明確言之，係為鰭片寬度的至少20%。舉例言之，針對約20奈米的鰭片寬度，鰭片的曲率半徑係至少約4奈米。於一個實施例中，曲率半徑諸如半徑 211係定義為最近似鰭片圓化角諸如圓化角243之圓弧的半徑度量。於至少一個實施例中，鰭片的角隅各自具有一曲率半徑，諸如半徑211其為鰭片寬度的約50%。於一個實施例中，該鰭片的曲率半徑，諸如半徑211係藉濺鍍蝕刻法調整為鰭片寬度之20%至50%的約略範圍。於一個實施例中，針對約20奈米的鰭片寬度，曲率半徑係調整至約4奈米至約10奈米。於至少一個實施例中，鰭片的角隅各自具有一曲率半徑，其係大於10奈米及更特別至少20奈米。

回頭參考圖2E，鰭片的角隅諸如角隅233及234係經溫和蝕刻，同時實質上保有鰭片高度，諸如高度205。如圖2F所示，使用氣體208溫和蝕刻圓化鰭片的角隅而提供圓化角，諸如圓化角242及243。如圖2F所示，具有圓化角的鰭片高度諸如高度213為實質上與蝕刻前的鰭片高度諸如高度205相同。於一個實施例中，鰭片高度諸如高度205的至少約90%至95%係保留而鰭片的角隅諸如角隅233及234係經藉惰性氣體溫和濺鍍蝕刻。於一個實施例中，圓化鰭片之高度213係定義為從鰭片頂面至參考表面距離，其為實質上平坦，例如絕緣層204之頂面244。於一個實施例中，圓化鰭片的角隅涉及以實質上超過蝕刻鰭片表面諸如頂面237及相對側壁235及236的蝕刻速率之速率而溫和濺鍍蝕刻鰭片的角隅，諸如角隅233及234。於一個實施例中，角隅的蝕刻速率係比鰭片表面至少大兩倍。

於一個實施例中，鰭片的角隅諸如角隅233及234係使用惰性氣體例如，氬(Ar)、氦(He)、氖(Ne)、氪(Kr)、 氙(Xe)、氡(Rn)、任何其它惰性氣體、或其組合藉濺鍍蝕刻法圓化。於另一個實施例中，鰭片的角隅諸如角隅233及234係使用濕蝕刻、乾蝕刻技術諸如反應性離子蝕刻(RIE)、或其組合藉濺鍍蝕刻法圓化。

於一個實施例中，在藉濺鍍蝕刻而圓化鰭片的角隅後，薄犧牲介電層(圖中未顯示)係形成於鰭片諸如鰭片209頂面及側壁面上，諸如頂面238及側壁面239及241。於一個實施例中，形成於鰭片諸如鰭片209的該薄犧牲介電層為熱長成二氧化矽或氧氮化矽介電層。於一個實施例中，形成於鰭片諸如鰭片209的該薄犧牲介電層係為約10埃至約20埃厚。於一個實施例中，熱氧化法在側壁面諸如表面239及241上長成比在頂面諸如頂面238上更厚的氧化物。任一種眾所周知的熱氧化法可用以在鰭片上形成熱長成之二氧化矽或氧氮化矽薄膜。當該薄犧牲介電層係藉熱氧化法形成時，圓化角例如圓化角242及243係藉該氧化法進一步圓化。雖然在鰭片諸如鰭片209上的薄犧牲電介質理想上為長成電介質，但若有所需，該薄犧牲電介質可為沈積電介質。

其次，形成在鰭片諸如鰭片209上的薄犧牲介電層被移除。於一個實施例中，形成在鰭片諸如鰭片209上的薄犧牲介電層係使用任何適當技術諸如濕蝕刻、乾蝕刻、或其組合而被移除。圖3為依據本發明之一個實施例濺鍍系統300之略圖。如圖3所示，濺鍍系統300包括具有一晶圓303位在一基座304上的一隔間301。於一個實施例中，晶圓303 包括形成於基體諸如如此處所述的基體201上的鰭片諸如鰭片203及209。如圖3所示，氣體305係通過進氣口307及閘門308而供給隔間301。濺鍍隔間301具有一出氣口連結至一真空泵浦306以將空氣從該濺鍍隔間抽出。於一個實施例中，氣體305為惰性氣體，諸如如此處描述的Ar、He、Ne、Kr、Xe、及Rn。於一個實施例中，隔間301內之壓力係透過氣體305流量控制。於一個實施例中，隔間301內之氣體305壓力係為約1毫托耳至約5毫托耳。如圖3所示，電感耦合電漿(ICP)線圈302提供RF功率至隔間301以離子化氣體305而產生電漿309。如此處描述的用以圓化鰭片的電漿309之密度可藉ICP線圈RF功率控制。於一個實施例中，用以圓化鰭片的電漿309之ICP線圈RF功率於約2MHz係約為150瓦至250瓦。

如圖3所示，RF基座偏壓功率309係施加至晶圓303。於一個實施例中，用以控制圓化鰭片諸如鰭片209的RF基座偏壓功率309為儘可能地低。於一個實施例中，用以控制圓化鰭片諸如鰭片209的RF基座偏壓功率309於約13.56MHz係約為250瓦至350瓦。於一個實施例中，用以圓化鰭片諸如鰭片209的施加至晶圓303的直流偏壓相對於地電位係為約50V至約100V。於一個實施例中，鰭片的曲率半徑諸如曲率半徑係藉濺鍍蝕刻法為可予調整。於一個實施例中，鰭片的曲率半徑諸如曲率半徑211係藉調整施加至晶圓的同時維持ICP線圈RF功率、直流偏壓、及氣體壓力不變而予控制。於一個實施例中，濺鍍系統300為鐘形罩濺鍍 系統。鐘形罩濺鍍系統乃電子元件製造業界的熟諳技藝人士所已知。

圖2G為依據本發明之一個實施例在閘極介電層沈積於鰭片上之後類似圖2F的視圖260。如圖2G所示，閘極介電層214覆蓋鰭片諸如鰭片209的頂面238、相對側壁面諸如表面239及241、及圓化角諸如圓化角242及243。閘極介電層諸如閘極介電層214可藉沈積及濺鍍技術而製成在圓化鰭片諸如鰭片209上，該等技術乃電子元件製造業界的熟諳技藝人士所已知。閘極介電層諸如閘極介電層214可為任一種眾所周知的閘極介電層，如前文就圖1所述。於一個實施例中，高-k介電層係使用CVD、PVD、分子束磊晶、原子層沈積(ALD)、任何其它全面性沈積技術或其組合而全面性沈積於圓化鰭片諸如鰭片209上。於一個實施例中，閘極介電層諸如閘極介電層214係在約2埃至約100埃之近似範圍，更特別約5埃至約30埃。

圖2H為依據本發明之一個實施例在閘極電極沈積於閘極介電層上之後類似圖2G的視圖270。於一個實施例中，閘極電極215層隨後係藉沈積及濺鍍技術而形成於閘極介電層諸如閘極介電層214上，該等技術乃電子元件製造業界的熟諳技藝人士所已知。於一個實施例中，閘極電極215之厚度係為約500埃至5000埃。閘極電極215可為如前文就圖1描述的閘極電極107。於一個實施例中，源極區及汲極區(圖中未顯示)係如前文就圖1所述形成於閘極電極諸如閘極電極215的相對側上各個圓化鰭片諸如鰭片209上。

圖4為線圖400顯示依據本發明之一個實施例在一閘極電介質中的相對電場相較於角隅曲率半徑。如圖4所示，相對電場402係計算為理想同心圓柱相對於平面電容器的最大電場。針對具有約0度銳角的極銳角，角半徑約為10埃。針對具有約180度鈍角的實質上平坦表面，角半徑約為無限大。如圖4所示，針對全部閘極o厚度，諸如閘極氧化物厚度(T_ox)10埃(曲線405)、15埃(曲線404)、及20埃(曲線403)，閘極電介質中的相對電場402隨鰭片之角隅曲率半徑402的增加而減低。相對電場402隨角半徑401增加而減低針對較厚的閘極氧化物為較大，如圖4所示。隨角半徑從10埃增至20埃，針對T_ox=20埃(曲線403)相對電場從約1.8減至約1.45，針對T_ox=15埃相對電場從約1.65減至約1.4，針對T_ox=10埃相對電場從約1.45減至約1.25。如圖4所示，以因數2增加曲率半徑(例如從10奈米至20奈米)減低於閘極電介質內的相對電場達60%。如圖4所示，加倍角隅曲率半徑可減低角隅電場增強達至少2之因數。換言之，平滑化鰭片的角隅實質上減低閘極介電層內的電場。

圖5顯示依據本發明之一個實施例在平滑化角隅之前及之後，三閘極電晶體陣列的鰭片的影像500之實施例。影像501及503顯示在平滑化角隅之前的鰭片諸如鰭片511及513。鰭片511及513具有銳角，如圖5所示。影像502及504顯示藉如此處所述溫和濺鍍法平滑化角隅之後的鰭片諸如鰭片512及514。如影像502及504所示，鰭片512及514具有圓化角。

圖6顯示依據本發明之一個實施例晶圓的面積尺度圖表之實施例。典型地，面積尺度圖表係藉量測電晶體陣列不合格率呈其面積之函數而提供。較大晶圓面積容納較多電晶體。概略言之，面積尺度表示藉針對大型電晶體陣列量測時控電介質擊穿(TDDB)所決定的不合格率。如圖6所示，具有圓化肋的三閘極電晶體晶圓陣列的面積尺度(不合格率)(602)係比較習知三閘極電晶體晶圓陣列的面積尺度(不合格率)(603)減低。如圖6所示，依據如此處描述的實施例，針對具有圓化肋的三閘極電晶體晶圓陣列的面積尺度減低達至少2之因數(例如約1.8-2.0至約1.1-1.2)。

圖7例示說明依據一個實施例之計算裝置700。計算裝置700罩住一片板702。板702可包括多個組件，包括但非僅限於處理器704及至少一個通訊晶片706。處理器704係實體地及電氣地耦接至板702。於若干體現中，該至少一個通訊晶片也係實體地及電氣地耦接至板702。於進一步體現中，該至少一個通訊晶片706係為處理器704的一部分。

取決於其應用，計算裝置700可包括其它組件而其可以或可不實體地及電氣地耦接至板702。此等其它組件包括但非僅限於記憶體諸如依電性記憶體708(例如DRAM)、非依電性記憶體710(例如ROM)、快閃記憶體、圖形處理器712、數位信號處理器(圖中未顯示)、密碼處理器(圖中未顯示)、晶片組714、天線716、顯示器諸如觸控螢幕顯示器718、顯示控制器例如觸控螢幕控制器720、電池722、音訊編解碼器(圖中未顯示)、視訊編解碼器(圖中未顯 示)放大器例如功率放大器724、全球定位系統(GPS)裝置726、羅盤728、加速度計(圖中未顯示)、陀螺儀(圖中未顯示)、揚聲器1130、相機732、及大容量儲存裝置(諸如硬碟機、光碟(CD)、數位影音碟(DVD)等)(圖中未顯示)。

通訊晶片例如通訊晶片706許可無線通訊移轉資料來去於計算裝置700。「無線」一詞及其衍生詞可用以描述可透過非固體媒體的調變電磁輻射之使用而通訊資料的電路、裝置、系統、方法、技術、通訊頻道等。該詞並非暗示相聯結的裝置不含任何導線，但於若干實施例中，可能不含。通訊晶片706可體現多個無線標準或協定中之任一者，包括但非僅限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DP、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其推衍協定，以及指定用作為3G、4G、5G及以上的任何其它無線協定。計算裝置700可包括複數個通訊晶片。例如通訊晶片706可專用於短距離無線通訊，諸如Wi-Fi及藍牙，而通訊晶片736可專用於長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。

於至少若干實施例中，計算裝置700之處理器704包括依據此處描述的實施例具有改良TDDB面積尺度的三閘極電晶體陣列的一積體電路晶粒。處理器之積體電路晶粒包括一或多個元件諸如，如此處描述的電晶體或金屬互連體。「處理器」一詞可指處理來自暫存器及/或記憶體的 電子資料以將該電子資料轉換成可儲存於暫存器及/或記憶體的其它資料之任何裝置或裝置部分。

通訊晶片1006也包括依據此處描述的實施例具有改良TDDB面積尺度的三閘極電晶體陣列的一積體電路晶粒封裝體。

於進一步體現中，罩在計算裝置1000內部的另一組件可含有依據此處描述的實施例具有改良TDDB面積尺度的三閘極電晶體陣列的一積體電路晶粒封裝體。

依據一個體現，通訊晶片之積體電路晶粒包括一或多個元件，諸如如此處描述的電晶體及金屬互連體。於各個體現中，計算裝置700可為膝上型電腦、小筆電、筆記型電腦、超筆記型電腦、智慧型手機、平板電腦、個人數位助理器(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、列印器、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視訊記錄器。於進一步體現中，計算裝置700可為處理資料的任何其它電子裝置。

於前文說明書中，業已參考特定具體實施例描述本發明之實施例。可不悖離如下申請專利範圍各項陳述的本發明之實施例的廣義精髓及範圍對其做出各項修正。因此說明書及附圖須視為例示說明意義而非限制性意義。

100‧‧‧三閘極電晶體

101‧‧‧基體

102‧‧‧絕緣層

103‧‧‧閘極介電層

104‧‧‧源極區

105、121‧‧‧鰭片

106‧‧‧汲極區

107‧‧‧閘極電極

111、112、118、119‧‧‧側壁

113‧‧‧寬度

114、115‧‧‧頂面

116‧‧‧高度

117‧‧‧曲率半徑

120‧‧‧通道區

122‧‧‧間距

Claims (19)

1. 一種製造一三閘極電晶體之方法，其包含下列步驟：在一基體上的一鰭片上沈積一絕緣層，該鰭片具有一角隅；使該絕緣層凹陷以暴露該鰭片；藉由氖(Ne)、氬(Ar)、氪(Kr)、氙(Xe)、氡(Rn)，或其等之任意組合來圓化該角隅，其中該圓化的角隅係藉由一熱氧化製程進一步被圓化；及在該圓化的角隅上沈積一閘極介電層。
2. 如請求項1之方法，其中該圓化之步驟係藉一濺鍍製程來執行。
3. 如請求項1之方法，其中該圓化之步驟包括蝕刻該角隅的同時實質地保有該鰭片之高度。
4. 如請求項1之方法，其進一步包含於該閘極介電層上沈積一閘極電極；及在該鰭片上於該閘極電極的相對側形成一源極區及一汲極區。
5. 如請求項1之方法，其中該圓化的角隅具有至少該鰭片之寬度之20%之一曲率半徑，且其中該方法進一步包含藉調整施加至該基體之一偏壓功率而控制該曲率半徑。
6. 一種製造一三閘極電晶體陣列之方法，其包含下列步驟： 在一基體上形成複數個鰭片，該等鰭片具有表面及於該等表面的角隅；於該等鰭片上沈積一絕緣層；使該絕緣層凹陷以暴露該等鰭片；及藉由氖(Ne)、氬(Ar)、氪(Kr)、氙(Xe)、氡(Rn)，或其等之任意組合的一濺鍍製程來圓化該等角隅，其中該等圓化的角隅係藉由一熱氧化製程進一步被圓化。
7. 如請求項6之方法，其進一步包含於該等圓化的角隅上沈積一閘極介電層；於該閘極介電層上沈積一閘極電極；及在該等鰭片之每一者上於該閘極電極的相對側形成一源極區及一汲極區。
8. 如請求項6之方法，其中該角隅之一曲率半徑為至少該鰭片之寬度之20%，且其中該方法進一步包含藉調整施加至該基體之一偏壓功率而調整該等角隅之一曲率半徑。
9. 如請求項6之方法，其中該濺鍍製程包括蝕刻該等角隅。
10. 如請求項6之方法，其中該形成該等複數個鰭片之步驟包括在該基體上方沈積一硬遮罩；圖樣化該硬遮罩以產生開口；及透過該等開口來蝕刻該基體。
11. 如請求項6之方法，其係進一步包含研磨該絕緣層以暴露該等鰭片之頂部。
12. 如請求項6之方法，其中該圓化該等角隅之步驟包括以 超過蝕刻該等表面的速率之一速率來蝕刻該等角隅。
13. 如請求項6之方法，其中進行該圓化該等角隅而同時保有該等鰭片的高度。
14. 一種用以縮小一面積尺度的三閘極電晶體陣列，其包含在一基體上具有圓化的角隅之一第一鰭片，該等圓化的角隅具有一曲率半徑；及在該第一鰭片上覆蓋該等圓化的角隅之一第一閘極介電層，其中該曲率半徑係經調整以縮小該陣列之該面積尺度達至少60%；及於該閘極介電層上之一閘極電極。
15. 如請求項14之三閘極電晶體陣列，其進一步包含於該閘極電極的相對側的一源極區及一汲極區。
16. 如請求項14之三閘極電晶體陣列，其進一步包含在該基體上具有該等圓化的角隅之一第二鰭片；在該第二鰭片上覆蓋該等圓化的角隅之一第二閘極介電層；及於該第一鰭片與該第二鰭片間之一絕緣層，其中該曲率半徑係經調整為該第一鰭片之一寬度的至少20%。
17. 如請求項14之三閘極電晶體陣列，其中該半徑係藉一濺鍍製程而可予調整。
18. 如請求項14之三閘極電晶體陣列，其中該第一鰭片具有獨立於該寬度的一高度。
19. 如請求項14之三閘極電晶體陣列，其中該鰭片寬度係於5奈米至50奈米之一範圍。