TWI550697B - 半導體元件的製作以及檢測方法 - Google Patents

Description

半導體元件的製作以及檢測方法

本發明係關於一種半導體元件的製作方法，特別是關於一種在製程中施行缺陷檢測步驟的半導體元件的製作方法。

隨著半導體製程技術的持續演進，半導體元件的尺寸持續微縮。一般而言，在製作半導體元件的過程中，必須搭配進行缺陷檢測步驟，以偵測出半導體元件內各部件的尺寸和間距是否落在容許的範圍內，藉以判別出可能的不良品。

第1圖是半導體基板上具有閘極結構的俯視圖。在此製程階段，半導體基板10上會具有主動區域12以及絕緣結構14，其中主動區域12會被絕緣結構14包圍，半導體基板10上另設置有閘極結構16、20，致使閘極結構16、20可以橫跨過對應的主動區域12。藉由此設計佈局，主動區域12和閘極結構16、20的重疊區域可作為後續電晶體元件的載子流通區域。

需注意的是，由於黃光微影製程及/或蝕刻製程缺陷，閘極結構16可能會在製程中產生不預期的缺陷。舉例而言，原本預定要互相分離的閘極結構16a、16b間可能會產生不預期的連續區，或稱為缺陷區18。此缺陷區18會連接相鄰的閘極結構16a、16b，致使後續製得的半導體元件喪失其應有的電性。因此，有必要在製程過程中檢測並標記出此缺陷區18，以避免其相 對應的半導體元件被誤判為良品。然而，由於半導體基板10上一般會存在有柱狀殘留物22，例如是製備閘極結構16、20過程中所產生的蝕刻殘留物，此殘留物22在缺陷檢測的過程中會產生嚴重的檢測雜訊，致使無法有效判別出缺陷區18的存在。

因此，有必要提出一種半導體元件的製作方法，特別是關於一種包括施行缺陷檢測步驟的半導體元件的製作方法，以解決上述無法判別出缺陷區之缺失。

有鑑於此，有必要提供一種半導體元件的製作方法，以克服上述習知技術之缺失。

根據本發明之一實施例，係提供一種半導體元件的製作方法，包括下列步驟。首先，提供半導體基板，其上劃分出元件區域和週邊區域。接著，於元件區域內形成多個第一幾何單元，並於週邊區域形成多個第二幾何單元，其中各第二幾何單元的臨界尺寸係相等於各第一幾何單元的臨界尺寸。之後，全面沉積一介電層，以同時覆蓋住各第一幾何單元和各第二幾何單元。最後，於介電層上形成多個焊接墊，其中各焊接墊位於第二幾何單元的正上方。

10‧‧‧半導體基板

12‧‧‧主動區域

14‧‧‧絕緣結構

16、20‧‧‧閘極結構

16a、16b‧‧‧閘極結構

18‧‧‧缺陷區

22‧‧‧殘留物

100‧‧‧電子檔案

102、104、106‧‧‧幾何圖案

106a、106b‧‧‧次幾何圖案

108‧‧‧分離區域

200‧‧‧第一光罩

202、204、206、216‧‧‧幾何圖案

210‧‧‧塊狀區域

216a、216b‧‧‧幾何圖案

218‧‧‧分離區域

230、330‧‧‧中心區域

232、332‧‧‧環狀區域

300‧‧‧第二光罩

310‧‧‧矩形圖案

400‧‧‧半導體基板

402、404、406‧‧‧第一幾何單元

408、418‧‧‧間距

412‧‧‧殘留物

414‧‧‧淺溝渠絕緣結構

416‧‧‧第二幾何單元

416a、416b‧‧‧次幾何單元

420‧‧‧閘極氧化層

422‧‧‧閘極電極

424‧‧‧墊層

426‧‧‧遮罩層

430‧‧‧元件區域

432‧‧‧週邊區域

510、512、514‧‧‧介電層

520‧‧‧接觸墊

524‧‧‧內連線

526‧‧‧接觸插塞

530‧‧‧焊接墊

801、802、803、804、805、806‧‧‧步驟

910、912、914、916、918、920、922、924‧‧‧次幾何圖案

第1圖是習知半導體製程中半導體基板上具有閘極結構的俯視圖。

第2圖是以電子檔案的形式儲存於電腦可讀式儲存媒介的半導體元件設計佈局的局部俯視圖。

第3圖是具有幾何圖案的第一光罩俯視圖。

第4圖是具有塊狀幾何圖案的第二光罩俯視圖。

第5圖是半導體基板上具有幾何圖案的俯視示意圖。

第6圖是沿著第5圖內的A-A’切線和B-B’切線所繪示的剖面示意圖。

第7圖是半導體基板上形成有焊接墊的俯視示意圖。

第8圖是半導體元件製作方法的流程圖。

第9圖是各種具有臨界尺寸的幾何圖案的示意圖。

在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。當然，亦可採行其他的實施例，或是在不違背文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述不應被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。

第2圖是以電子檔案的形式儲存於電腦可讀式儲存媒介(computer-readable storage media,CRSM)的半導體元件設計佈局局部俯視圖。在此階段，半導體元件的設計佈局電子檔案100會被儲存於適當的電腦可讀式儲存媒介中，以供後續的電腦運算處理。如第2圖所示，電子檔案100的設計佈局主要係對應至半導體元件中的元件區域，因此其內部的幾何圖案102、104、106可具有不同輪廓、尺寸和間距，以定義出電路中的源/汲極、閘極、接觸插塞、內連線等部件。根據本實施例，電子檔案100內的幾何圖案102、104、106係用以定義出電路中的閘極結構的位置，其中，幾何圖案102係對應至條狀延伸的閘極結構；幾何圖案104係對應至L形的閘極結構；幾何圖案106係對應至以T形相向設置的閘極結構。進一步而言，幾何圖案106另包括兩個次幾何圖案106a，此次幾何圖案106a、106b係以T形底部頭 對頭的方式相向設置，致使兩者間存在有分離區域108。

需注意的是，由於幾何圖案102、104、106的輪廓、尺寸和間距不盡相同，當這些輪廓、尺寸和間距不等的幾何圖案102、104、106經由後續製程而被轉移至半導體基板上時，具有較小間距的幾何圖案相較於具有較大間距的幾何圖案會更容易發生結構缺陷，舉例而言，此結構缺陷可能是造成分離圖案彼此互連之缺陷。然而，受制於製程殘留物的存在，導致這些缺陷無法有效地被檢測出。因此，本發明係提供一種可以有效檢測出此缺陷的半導體元件製程，以解決上述缺失，下文係就此檢測方式進一步的詳述。

同時參照第2圖和第8圖，其中第8圖是半導體元件製作方法的流程圖。接著，施行步驟801，判斷出佈局圖案中具有臨界尺寸(critical dimension)的幾何圖案，這些幾何圖案亦可以被稱為是臨界幾何圖案。具體來說，由於幾何圖案106a、106b間的分離區域108相較於其他的幾何圖案102、104具有更小的尺寸，因此幾何圖案106a、106b容易在後續製程中產生製程缺陷。在此情況下，可以標示出此具有較小尺寸的幾何圖案106a、106b，以作為後續檢測之用。

第3圖是具有幾何圖案的第一光罩俯視圖。在標示出上述的幾何圖案106a、106b之後，接著可以將電子檔案100輸出製作成第一光罩200，以在第一光罩200上對應地形成上述的幾何圖案。其中，第一光罩200可以被區分成一中心區域230和一環狀區域232，中心區域230可以對應至後續半導體元件的元件區域，或稱核心區域，而環狀區域232可以對應至後續半導體元件的週邊區域。具體來說，中心區域230內會被設置有幾何圖案202、204、206，此幾何圖案202、204、206的輪廓和相對位置係對應於電子檔案100內幾何圖案102、104、106的輪廓和相對位置；而環狀區域232內會具 有幾何圖案216a、216b，且彼此間具有一分離區域218，此幾何圖案216a、216b的輪廓即是對應於上述電子檔案100內的幾何圖案106a、106b的輪廓。較佳來說，幾何圖案216可以作為一單元圖案，以週期性的方式排列在環狀區域232內的各塊狀區域210內，且位於各塊狀區域210內的佈局圖案亦會進一步週期性地環繞住中心區域230，以形成另一週期排列圖案。需注意的是，幾何圖案216的輪廓和尺寸會相同於幾何圖案206的輪廓和尺寸。

除了上述的光罩200之外，本發明實施例的半導體製程亦另會採用其他光罩，藉以形成位於其他階層的電路佈局圖案。第4圖是具有塊狀幾何圖案的第二光罩俯視圖。此第二光罩300亦具有一中心區域330和一環狀區域332，其中環狀區域332內會具有多個沿著中心區域330的周圍而設置的矩形圖案310。較佳來說，此矩形圖案310係用以定義出半導體元件週邊區域的焊接墊，例如是用作打線用的焊接墊或是覆晶封裝的球狀柵陣列(Flip Chip Ball Grid Array,FCBGA)焊接墊。在後續製程中，可以設置金屬細線或錫球在焊接墊上，致使半導體元件可以透過焊接墊而電連接至外部電路。

需注意的是，上述第一光罩200內各塊狀區域210的位置較佳會對應至第二光罩300內各矩形圖案310的位置。換句話說，在製備第一光罩200時，必須考量光罩300內各矩形圖案310的位置，致使第一光罩200內群聚的幾何圖案216可以被第二光罩300內的各矩形圖案310涵蓋。

在製得上述的光罩200、300之後，接著可以施行步驟802，施行沉積製程、光阻塗布、光微影製程、蝕刻製程以及其他適當的半導體製程，以將第一光罩200內的佈局圖案相應地轉移至半導體基板上的元件區域和環繞元件區域的週邊區域內，以於半導體基板上形成多個幾何單元。根據本實施例，上述製程係為閘極結構製程，其步驟可至少包括：首先，依序在半導 體基板上沉積氧化層、導電層以及蓋層。之後，進行光阻塗布和光微影製程，以將第一光罩200內的佈局圖案轉移至蓋層上方的光阻層中，而形成圖案化光阻層。繼以進行一道或多道的蝕刻製程，將圖案化光阻層內的佈局圖案轉移至下方的蓋層內，而形成圖案化蓋層。之後在圖案化蓋層的覆蓋下，進行蝕刻製程，以依序形成圖案化導電層以及成圖案化氧化層，藉以獲得如5圖和第6圖所示之結構。需注意的是，在施行步驟802之前，亦可以先在半導體基板上的部份區域內形成淺溝渠絕緣結構，致使後續形成的幾何單元可以被設置於淺溝渠絕緣結構上。

其中，上述氧化層之成份可以選自氧化矽或含有過渡元素之高介電常數介電層，其可以作為後續閘極結構的閘極氧化層。導電層之成份可以選自多晶矽層或其他合適的半導體導電材料，其可以作為後續閘極結構的閘極電極層。蓋層之成份可以選自氮化矽、氮氧化矽、碳化矽或其他合適的介電材料，其係作為蝕刻製程的蝕刻遮罩。

第5圖是半導體基板上具有幾何圖案的俯視示意圖，第6圖是沿著第5圖內的A-A’切線和B-B’切線所繪示的剖面示意圖。在經由上述的半導體製程後，半導體基板400上至少會設置有淺溝渠絕緣結構414、第一幾何單元402、404、406和第二幾何單元416。其中，第一幾何單元402、404、406和第二幾何單元416會分別被設置於元件區域430內和週邊區域432內，且其可以是閘極結構。此閘極結構由下至上各自包括有閘極氧化層420、閘極電極422、墊層424以及遮罩層426，但不限於此。需注意的是，由於半導體基板400較佳係為一晶粒，其可以經由後續的切割製程而與週邊的其他晶粒互相分離。在此情況下，上述的週邊區域432會被切割道區域包圍，使得第二幾何單元416可以被設置在切割道區域和元件區域430之間。

進一步來說，第一幾何單元402、404、406的輪廓係對應至第一光罩200內的幾何圖案202、204、206的輪廓；而第二幾何單元416的輪廓會對應至第一光罩200內的幾何圖案216的輪廓。此外，半導體基板400上的第一幾何單元406和第二幾何單元416會具有相同的輪廓和尺寸，且其各自包括次幾何單元406a、406b以及次幾何單元416a、416b。在此情況下，半導體基板400上次幾何單元406a、406b的頭對頭間距408較佳會相同於半導體基板400上次幾何單元416a、416b的頭對頭間距418。換言之，各第一幾何單元406的臨界尺寸係相等於各第二幾何單元416的臨界尺寸。

接著，施行缺陷檢測步驟，以判斷元件區域430內的次幾何單元406a、406b是否具有缺陷，例如檢測次幾何單元406a、406b是否均彼此分離及/或落在製程容許值內。然而，由於此時半導體基板400上殘留有先前研磨或蝕刻製程所產生的殘留物412，例如呈現棒狀的蝕刻殘留物，此殘留物412會在缺陷檢測過程中會產生高強度的干擾訊號，致使檢測儀器無法有效判斷元件區域430內的次幾何單元406a、406b的輪廓及/或間距。

相對照下，對於位於週邊區域432內的次幾何單元416a、416b而言，由於其係呈現密集地週期性排列，此設計佈局可以對檢測儀器產生較強的偵測訊號，而不至於被殘留物412產生的雜訊影響。此外，由於半導體基板400上各次幾何單元416a、416b間的臨界尺寸係相等於各次幾何單元406a、406b的臨界尺寸，因此可藉由施行步驟803，選擇性地對週邊區域432內的次幾何單元416a、416b進行缺陷檢測，以作為判斷元件區域430內的次幾何單元406a、406的輪廓及/或間距是否達到製程需求的基準。若週邊區域432內的次幾何單元416a、416b具有缺陷，例如相鄰閘極結構的互連缺陷，則施行步驟804，以標示出含有缺陷的次幾何單元416a、416b。之後，可以選擇性地對半導體基板400再次進行蝕刻製程，以確保元件區域430內相鄰 的閘極結構可以彼此分離。此外，在標示出缺陷之後，亦可以選擇性地不再進行蝕刻製程，而僅是將此訊息紀錄在資料庫中，以供後續其他檢測步驟之用。

之後，可以在第一幾何單元402、404、406和第二幾何單元416的覆蓋下進行離子佈植製程，以於半導體基板400內形成多個摻雜區，以作為半導體元件之源/汲極區域。

第7圖是半導體基板上形成有焊接墊的俯視示意圖。接著，施行步驟805，可以在半導體基板400上沉積介電層510、512、514，以覆蓋住第一幾何單元402、404、406和第二幾何單元416，且介電層510、512、514可以設置有接觸墊520、內連線524及/或接觸插塞526。需注意的是，由於上述製程並未移除位於元件區域430內的殘留物412，因此殘留物412亦有可能被介電層510、512、514覆蓋住。

之後，施行步驟806，進行金屬沉積製程，以於介電層514上形成一金屬層。繼以進行光微影以及蝕刻製程，將第二光罩300的矩形圖案310轉移至金屬層中，以於介電層514上形成多個焊接墊530。由於第二光罩300內的矩形圖案310的位置係對應至第一光罩200內幾何圖案216的位置，因此由矩形圖案310所定義出的焊接墊530會被相應地設置於半導體基板400上各幾何單元416的正上方。

當形成焊接墊530時，會使得接觸墊520、內連線524及/或接觸插塞526被設置在焊接墊530和幾何單元416間。需注意的是，由於幾何單元416較佳係設置在淺溝渠絕緣結構414上，且其不會電連接至接觸墊520、內連線524、接觸插塞526及焊接墊530，因此幾何單元416此時仍是處於一 電浮置狀態。在此情況下，即便在週邊區域432內設置了幾何單元416，其也不會影響最終半導體元件的電性功能。

最後，在完成焊接墊530以及後續製程後，可以沿著半導體基板400周圍的切割道進行切割，以形成晶粒。需注意的是，由於本實施例用於檢測的幾何單元416不會製作在切割道內，因此在進行切割製程時不會造成相鄰週邊區域432內介電層510、512、514產生剝離，因而可以增加製程的良率。

根據上述實施例，係提供了一種包括檢測製程的半導體元件製作方法，由於週邊區域432內的幾何圖案416係呈現密集地週期性設置，因此相對於元件區域430內的幾何圖案406，其可以產生較強的檢測訊號，並且利用焊接墊干擾因素較少、缺陷檢測感度較高的特性，因而克服了習知技術的檢測製程的問題。

需注意的是，具有臨界尺寸的幾何圖案406不僅限於上述的T形次幾何圖案406a/406b，其亦可以具有其他輪廓。第9圖是各種具有臨界尺寸的幾何圖案的示意圖。如第9圖所示，幾何圖案內的次幾何圖案可以是包括橫向或縱向T形次幾何圖案910、916；橫向或縱向弧形梳狀次幾何圖案918、912、914；橫向或縱向矩形梳狀次幾何圖案922、920；或是凸面次幾何圖案924。因此於周邊區域432的各塊狀區域410內可分別形成不同輪廓的幾何圖案，例如一塊狀區域內形成橫向T形次幾何圖案910，另一塊狀區域內形成縱向弧形梳狀次幾何圖案912，以同時監測元件區域430內相對應的幾何圖案。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

801、802、803、804、805、806‧‧‧步驟

Claims (14)

1. 一種半導體元件的製作以及檢測方法，包括：提供一半導體基板，其包括一元件區域和一週邊區域；於該元件區域內的該半導體基板上形成一第一幾何單元；於該週邊區域的該半導體基板上形成複數個第二幾何單元，其中各該第二幾何單元的臨界尺寸(critical dimension)係相等於該第一幾何單元的臨界尺寸，其中形成該第一幾何單元以及各該第二幾何單元步驟包括：依序在該半導體基板上沉積一氧化層、一導電層以及一蓋層；以及進行一蝕刻製程，以依序圖案化該蓋層、該導電層以及該氧化層；全面沉積一介電層，以同時覆蓋住該第一幾何單元和各該第二幾何單元；於該介電層上形成一焊接墊，其中該焊接墊位於該些第二幾何單元的正上方；以及對該些第二幾何單元進行一缺陷檢測。
2. 如請求項1所述半導體元件的製作以及檢測方法，其中該週邊區域係環繞該元件區域。
3. 如請求項1所述半導體元件的製作以及檢測方法，其中該第一幾何單元和各該第二幾何單元係分別包括複數個次幾何單元。
4. 如請求項3所述半導體元件的製作以及檢測方法，其中各該次幾何單元間具有一分離區域，且各該分離區域的尺寸係對應至該臨界尺寸。
5. 如請求項1所述半導體元件的製作以及檢測方法，其中該第一幾何單元的外觀輪廓相同於各該第二幾何單元的外觀輪廓。
6. 如請求項1所述半導體元件的製作以及檢測方法，其中在形成該第一幾何單元以及各該第二幾何單元時，會同時於該半導體基板上形成一蝕刻殘留物。
7. 如請求項6所述半導體元件的製作以及檢測方法，其中該蝕刻殘留物會被該介電層覆蓋。
8. 如請求項1所述半導體元件的製作以及檢測方法，其中該第一幾何單元係為一閘極結構。
9. 如請求項1所述半導體元件的製作以及檢測方法，另包括：在該第一幾何單元的覆蓋下施行一離子佈植製程，以於該半導體基板內形成複數個摻雜區。
10. 如請求項1所述半導體元件的製作以及檢測方法，其中各該第二幾何單元係處於電浮置狀態。
11. 如請求項1所述半導體元件的製作以及檢測方法，在形成該介電層前，另包括施行一檢測步驟，以判斷各該第二幾何單元的圖案輪廓是否位於製程容許值內。
12. 如請求項1所述半導體元件的製作以及檢測方法，其中該週邊區包括一塊狀區域，該些第二幾何單元係週期性排列於該塊狀區域內。
13. 如請求項1所述半導體元件的製作以及檢測方法，另包括：於該半導體基板上形成一淺溝渠絕緣結構；以及 於該淺溝渠絕緣結構上形成該些第二幾何單元。
14. 如請求項1所述半導體元件的製作以及檢測方法，另包括一環繞該週邊區域的切割道。