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TWI548069B - 一種半導體裝置及其製造方法 - Google Patents

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TWI548069B
TWI548069B TW103145757A TW103145757A TWI548069B TW I548069 B TWI548069 B TW I548069B TW 103145757 A TW103145757 A TW 103145757A TW 103145757 A TW103145757 A TW 103145757A TW I548069 B TWI548069 B TW I548069B
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transistor
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threshold voltage
source
transistors
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Inventor
莊學理
吳偉成
Original Assignee
台灣積體電路製造股份有限公司
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Description

一種半導體裝置及其製造方法
本發明係關於一半導體裝置及其製造方法。
積體電路〈integrated circuits〉之精簡化趨勢造成裝置大小愈趨短小，然而裝置同時以更快的速度提供更多功能。為了實現這些目標，發展出不同的積體電路製造技術。舉例來說，一個半導體裝置像是場效金屬氧化物電晶體〈metal-oxide-semiconductor field-effect transistors,MOSFETs〉尺寸縮小，場效金屬氧化物電晶體的源極與汲極區域形成壓力源，以增強載子遷移率以及裝置性能。
根據本發明部份實施例提供一種半導體裝置包含一半導體基板以及第一與第二電晶體設置在該半導體基板之上。第一與第二電晶體皆為p型電晶體或第一與第二電晶體皆為n型電晶體。該第一與第二電晶體具有相同標稱工作電壓。該第一電晶體具有一臨界電壓高於該第二電晶體。該第二電晶體具有至少一個源極區域或一汲極區域具有高 於該第一電晶體之至少一個源極區域或一汲極區域的電荷載子遷移率。
根據本發明部份實施例提供一種半導體裝置包含一半導體基板以及一第一電晶體與一第二電晶體設置在該半導體基板上。該第一以及第二電晶體皆為p型電晶體或該第一以及第二電晶體皆為n型電晶體，該第一以及第二電晶體具有相對應的第一以及第二閘極介電層，該第一以及第二閘極介電層包含相同的介電材料且具有相同的厚度，該第一電晶體之一通道區域以及該第二電晶體之一通道區域包含不同濃度之摻雜物，該第二電晶體之一源極區域以及一汲極區域包含一壓力源，該壓力源係配置來施加一拉伸應力或一壓縮應力於該第二電晶體之源極區域以及汲極區域，以及該第一電晶體之一源極區域以及一汲極區域不包含該壓力源。
根據本發明部份實施例提供一半導體裝置的製造方法包含在一半導體基板上形成與一第一核心元件以及一第二核心元件相對應的一第一閘極結構以及一第二閘極結構，其中該第一與第二核心元件皆為p型裝置或該第一以及該第二核心元件皆為n型裝置。接下來，形成一壓力源在該第二核心元件之一源極區域以及一汲極區域，且該壓力源不形成在第一核心元件之一源極區域以及一汲極區域。
100A/100B/100C/100D/100E/100F‧‧‧結構
110/111/112‧‧‧隔離部分
113‧‧‧輸入/輸出元件區域
114‧‧‧核心元件區域
115‧‧‧高臨界電壓區域
116‧‧‧低臨界電壓區域
117/118‧‧‧主動區域
120‧‧‧閘極結構
121‧‧‧閘極介電層
122‧‧‧閘極電極
123‧‧‧硬式遮罩層
124‧‧‧摻雜物
125‧‧‧淡摻雜源極/汲極區域
126‧‧‧擬間隔件
128‧‧‧摻雜物
129‧‧‧摻雜區
130H/130L‧‧‧閘極結構
131‧‧‧閘極介電層
132‧‧‧閘極電極
133‧‧‧硬式遮罩
136‧‧‧擬間隔件
140‧‧‧犧牲層
142‧‧‧光阻層
144‧‧‧壓力源
146‧‧‧主要間隔件
154/164H/164L‧‧‧源極與汲極區域
159‧‧‧輸入/輸出元件
169H‧‧‧高臨界電壓裝置
169L‧‧‧低臨界電壓裝置
200‧‧‧方法
210~250‧‧‧步驟
300‧‧‧方法
315‧‧‧高臨界電壓裝置區域
316‧‧‧低臨界電壓裝置區域
372/374/376‧‧‧遮罩
本發明之上述和其他態樣、特徵及其他優點參照說明書內容並配合附加圖式得到更清楚的了解，其中：第1A-1F圖係根據本發明部份實施例之一半導體裝置於不同製造階段的剖面示意圖。
第2圖係根據本發明部份實施例之一半導體裝置製造方法的流程圖。
第3圖係根據本發明部份實施例於一半導體裝置製造方法中一遮罩的產生過程示意圖。
為了使本揭示內容的敘述更加詳盡與完備，下文針對了本發明的實施態樣與具體實施例提出了說明性的描述；但這並非實施或運用本發明具體實施例的唯一形式。以下所揭露的各實施例，在有益的情形下可相互組合或取代，也可在一實施例中附加其他的實施例，而無須進一步的記載或說明。在以下描述中，將詳細敘述許多特定細節以使讀者能夠充分理解以下的實施例。然而，可在無此等特定細節之情況下實踐本發明之實施例。
空間相關用語像是「之下」、「下方」「低於」「之上」、「上方」或其它用來描述元件之間於圖示中的關係。空間相關用語並不侷限裝置於圖示中所示之方向。裝置可翻轉至其它方向〈90度旋轉或其它方向〉，因此空間相關用語可據此被解讀為其它方位。
根據本發明部份實施例，壓力源形成在具有較低的臨界電壓的裝置或電晶體中，並非形成在具有較高的臨界電壓的裝置或電晶體中。因此，對於裝置或電晶體來說，可從較低的臨界電壓獲得加強載子遷移率與裝置效能。在具有較高臨界電壓的裝置或電晶體中，與載子遷移率相關的外洩電流因為沒有壓力源而減少。在本發明部份實施例中，在具有較高臨界電壓的裝置或電晶體中，減低外洩電流相較於加強載子遷移率更為重要。
第1A-1F圖係根據本發明部份實施例之一半導體裝置於不同製造階段的剖面示意圖。
根據本發明部份實施例，該半導體裝置包含主動元件像是場效電晶體〈field effect transistor,FET〉、互補式金屬氧化物半導體〈complementary metal-oxide-semiconductor,CMOS〉電晶體、金屬氧化半導體場效電晶體〈metal-oxide-semiconductor field effect transistors,MOSFETs〉、高電壓電晶體、高頻電晶體及其組合。根據本發明部份實施例，該半導體裝置包含被動元件像是電阻、電容、感應線圈以及保險絲。在以下的敘述中包含p通道金屬氧化物半導體〈p-channel metal-oxide semiconductor,PMOS〉以及/或n通道金屬氧化物半導體〈n-channel metal-oxide semiconductor,NMOS〉裝置。然而，本發明可應用於其他種類的半導體裝置或元件。
在第1A圖所示的步驟中，一基板110上形成有複數個隔離部份111、112。根據本發明部份實施例，該基板110具有一基本半導體、一化合物半導體、一合金半導體或其組合。舉例來說，基本半導體包含，但不局限於矽與鍺。化合物半導體包含，但不局限於矽晶體、砷化鎵、磷化鎵、磷化銦、砷化銦以及銻化銦。合金半導體包含，但不局限於矽化鍺、磷砷化銦鎵、砷化銦鋁、砷化鋁鎵、砷化銦鎵、磷化銅鎵以及砷磷化銦鎵。其他應用於本發明部分實施力的半導體材料包含第三族、第四族以及第五族元素。根據本發明部分實施例，基板110包含一矽晶絕緣體〈semiconductor on insulator,SOI〉、一摻雜磊晶層、一梯度半導體層以及/或一堆疊半導體結構具有一半導體層〈例如：矽〉覆蓋另一不同型的半導體層〈例如：鍺〉。
隔離部分111、112形成在至少一部份的基板110上。根據本發明部分實施例，隔離部分111、112包含突出的結構，有一部份在基板110之外。隔離部分111、112利用隔離技術，像是矽局部氧化〈local oxidation of silicon,LOCOS〉以及/或淺溝槽隔離區〈shallow trench isolation,STI〉，以界定並電性隔離基板110之不同區域。根據本發明部分實施例，隔離部分111、112包含氧化矽、氮化矽、氮氧化矽、其他適合的材料及其組合。隔離部分111、112由適當的製程形成。在本發明一實施例中，一淺溝槽隔離區形成包含一微影蝕刻程序、在基板110上蝕刻一凹槽並且填滿該凹槽，透過像是一化學氣相沉積〈chemical vapor deposition,CVD〉程序以及一或多個介電材料。根據本發明部分實施例，填滿的凹槽具有一多層結構，像是一熱氧化襯墊層包含氮化矽或氧化矽。
隔離部分111、112隔離基板110之不同區域。舉例來說，一或多個隔離部分111〈僅其中之一繪示於第1A圖〉隔離基板110上一輸入/輸出元件區域113與一核心元件區域114。核心元件區域114包含核心元件形成的電路，在半導體裝置中，這些元件具有最薄的閘極介電層、最快的速度以及最低的標稱工作電壓。輸入/輸出元件區域113包含輸入/輸出元件，係配置用來從核心元件區域114的電路輸入與輸出數據，並且與一半導體裝置之周邊裝置或外部裝置交換數據。在本發明一實施例中，周邊裝置包含至少一內建於基板110之快閃單元。相較於其他核心元件，輸入/輸出元件具有一較高的標稱工作電壓。
一或多個隔離部分112〈僅其中之一繪示於第1A圖〉形成於核心元件區域114內，並且隔離一區域115與一區域116，區域115有至少一核心元件具有一較高的臨界電壓〈於本說明書稱之為「高臨界電壓裝置」〉，區域116有至少一核心元件具有一較低的臨界電壓〈於本說明書稱之為「低臨界電壓裝置」〉。高臨界電壓裝置以及低臨界電壓裝置皆為核心元件，且具有相同的標稱工作電壓。然而，由於高臨界電壓裝置以及低臨界電壓裝置的配置，兩者根據電路設計以及/應用具有不同的臨界電壓。根據本發明部分實施例，高臨界電壓裝置包含不同臨界電壓的元件，稱之為高 臨界電壓裝置以及超高臨界電壓裝置。根據本發明部分實施例，低臨界電壓裝置包含包含不同臨界電壓的元件，稱之為標準臨界電壓元件、低臨界電壓裝置以及超低臨界電壓裝置。
一或多個隔離部分〈未繪示於第1A圖〉還隔離了p型元件區域與n型元件區域。一p型元件係指一元件係配置用來形成電洞當做電荷載子。一p型元件可為一p通道金屬氧化物半導體電晶體。一n型元件係指一元件係配置用來形成電子當做電荷載子。一n型元件可為一n通道金屬氧化物半導體電晶體。下述繪示於第1A圖之所有區域113、115以及116係為同型元件區域。在本發明一實施例中，所有在區域113、115以及116的元件皆為p通道金屬氧化物半導體電晶體。在本發明另一實施例，所有在區域113、115以及116的元件皆為n通道金屬氧化物半導體電晶體。
隔離部分111、112在相對應的輸入/輸出元件區域113與核心元件區域114界定主動區域117、118。根據本發明部分實施例，一或多個主動區域117、118包含摻雜區。一p型摻雜區包含一或多個p型摻雜物像是硼或氟化硼。一n型摻雜區包含一或多個n型摻雜物像是磷或砷。根據本發明部分實施例，摻雜區直接形成在基板110、一p井區、一n井區、一雙重井區或一突出結構上。當一p型摻雜區形成後，n型摻雜區或包含n型摻雜物的區域可受保護，舉例來說，透過一或多層保護層，像是光阻層，反之亦然。根據本發明部份實施例，輸入/輸出元件之主動區域117係 配置而與高臨界電壓與低臨界電壓裝置之主動區域118不相同。舉例來說，在主動區域117以及主動區域118進行不同摻雜程序。根據本發明部分實施例，高臨界電壓與低臨界電壓裝置之主動區域118具有相同配置。
一輸入/輸出元件之一閘極結構120形成基板110上的輸入/輸出區域113。閘極結構120包含一閘極介電層121、一閘極電極122以及一硬式遮罩層123。本發明其它實施例可包含其它層。根據本發明部分實施例，閘極結構120透過化學氣相沉積、物理氣相沉積〈physical vapor deposition,PVD〉形成、原子層沉積〈atomic layer deposition,ALD〉、高密度電漿化學氣相沉積〈high density plasma CVD,HDPCVD〉、電鍍或其它合適的方式。
閘極介電層121形成在基板110上，並包含一介電材料、一高介電常數介電材料、其它合適介電材料或其組合。介電材料可包含但不侷限於氧化矽、氮氧化矽、氮化矽及其組合。高介電常數介電材料包含但不侷限於二氧化鉿〈HfO2〉、氧化矽鉿〈HfSiO〉、氮氧化矽鉿〈HfSiON〉、氧化鉭鉿〈HfTaO〉、氧化鈦鉿〈HfTiO〉、氧化鋯鉿〈HfZrO〉及其組合。根據本發明部分實施例，閘極介電層121包含一多層結構。舉例來說，閘極介電層121包含一介面層以及一高介電常數介電層形成在介面層上。介面層可為，例如，透過熱程序或原子層沉積生成一氧化矽層。
閘極電極122形成在閘極介電層121上。根據本發明部分實施例，閘極電極122係指一多晶矽〈polysilicon〉層。根據本發明部分實施例，該多晶矽層含有摻雜物以達到適當導電特性，例如：在一閘極優先程序。根據本發明部分實施例，當該多晶矽為一擬閘極，之後將在閘極替換程序〈閘極後程序〉中被取代，其不含摻雜物。根據本發明部分實施例，閘極電極122包含一導電層，導電層具有完整功能性。舉例來說，一p型工作函數金屬〈p-metal〉包含氮化鈦〈TiN〉、氮化鉭〈TaN〉以及/或一碳摻雜氮化金屬像是碳矽化鉭〈TaCN〉。n型工作函數金屬〈n-metal〉包含鉭、鈦鋁〈TiAl〉以及/或氮化鈦鋁〈TiAN-〉。根據本發明部分實施例，該工作函數層包含摻雜導電氧化材料。根據本發明部分實施例，閘極電極122包含其它導電材料像是鋁、銅、鎢、金屬合金、金屬矽化物化、其它合適的材料及其組合。舉例來說，當閘極電極122包含一工作函數層，另一導電層將形成於該工作函數層上。
硬式遮罩123形成在閘極電極122上，當作一蝕刻遮罩以及/或保護其下的層不受後續程序影響。根據本發明部分實施例，硬式遮罩123包含氧化矽、氮化矽、氮氧化矽、矽晶及其組合。此處描述的閘極結構120僅為實施例的一種實現方式。其它閘極結構配置也可以運用在本發明。
在閘極結構120之外的輸入/輸出元件區域113摻雜了摻雜物124，以形成淡摻雜源極/汲極〈lightly doped source-drain,LDD〉區域125。該摻雜物係透過形成於淡 摻雜源極/汲極區域之裝置種類選擇。舉例來說，淡摻雜源極/汲極區域上形成n通道金屬氧化物半導體裝置的情形下，將摻雜n型摻雜物，像是磷或砷。淡摻雜源極/汲極區域上形成p通道金屬氧化物半導體裝置的情形下，將摻雜p型摻雜物，像是硼或二氟化硼。淡摻雜源極/汲極區域125形成後，其結構為100A。
在第1B圖所示的步驟中，擬間隔件126形成於閘極結構120之側壁。根據本發明部分實施例，擬間隔件126包含一氮化材料，像是氮化矽、氧化矽、氮氧化矽或其組合。根據本發明部分實施例，在間隔件126形成之前，一內襯形成於閘極結構120之側壁。根據本發明部分實施例，此一內襯包含一氧化材料，像是氧化矽以及/或其它合適的介電材料。根據本發明部分實施例，該內襯以及該擬間隔件126透過下述方式形成：鋪蓋式沉積一第一介電層以界定內襯於結構100A上，接下來沉積一第二介電層，以界定擬間隔件126於第一介電層上。該介電層接下來經過非定向蝕刻，以形成內襯以及擬間隔件126。
進行一選擇性離子植佈，以調節在高臨界電壓區域115之高臨界電壓裝置的臨界電壓，使之高於在低臨界電壓區域116之低臨界電壓裝置的臨界電壓。舉例來說，當高臨界電壓裝置要形成一p通道金屬氧化物半導體電晶體，n型摻雜物128，像是磷，植入在高臨界電壓區域115之高臨界電壓裝置的主動區域118，以形成n摻雜區129。在p通道金屬氧化物半導體電晶體之主動區域118有了n型摻 雜物128，將減少可利用的電洞〈p通道金屬氧化物半導體電晶體之電合載子〉在p通道金屬氧化物半導體電晶體之通道區域的數量。由於較少的電洞可用，可適用一較高的閘極電壓，用來轉換p通道金屬氧化物半導體電晶體，也就是說，p通道金屬氧化物半導體電晶體的臨界電壓隨之增加。當高臨界電壓裝置要形成一n通道金屬氧化物半導體電晶體，p型摻雜物128，像是硼，植入在高臨界電壓裝置的主動區域118。摻雜物128的濃度愈高，高臨界電壓裝置的臨界電壓愈高。根據本發明部分實施例，摻雜物128係植入於高臨界電壓裝置的主動區域118，且未植入低臨界電壓裝置的主動區域118。根據本發明部分實施例，摻雜物128係植入在高臨界電壓裝置以及低臨界電壓裝置的主動區域118，植入高臨界電壓裝置之主動區域118的摻雜物128濃度高於植入低臨界電壓裝置之主動區域118的摻雜物128。上述藉由離子植佈方式調節臨界電壓僅為一實施例。其它臨界電壓調節方式同樣可應用於本發明。臨界電壓調節完成後，其結構為100B。
在第1C圖的步驟中，閘極結構130H與130L形成於高與低臨界電壓裝置之主動區域118且位於結構100B上。根據本發明部分實施例，相較於閘極結構120，閘極結構130H具有一較窄的寬度〈或閘極長度〉，造成一高臨界電壓裝置〈同時也是一核心元件〉大小小於相對應於閘極結構120的輸入/輸出元件。同樣地，相較於閘極結構120，閘極結構130L具有一較窄的寬度〈或閘極長度〉，造成一低 臨界電壓裝置〈同時也是一核心元件〉大小小於相對應於閘極結構120的輸入/輸出元件。
根據本發明部分實施例，閘極元件130H與130L係配置具有相同的態樣，皆包含一閘極介電層131、一閘極電極132以及一硬式遮罩133。根據本發明部分實施例，一或多個上述用來形成閘極介電層121、閘極電極122以及硬式遮罩123的材料以及/或程序可用於相對應的閘極介電層131、閘極電極132以及硬式遮罩133。根據本發明部分實施例，閘極結構130H與130L之閘極介電層131具有項同的介電材料，且有相同的厚度，該厚度薄於輸入/輸出元件的閘極介電層121，造成閘極結構130H與130L與輸入/數出元件相對應的核心元件有一較快的速度以及/或較低的標稱工作電壓。
根據本發明部分實施例，在閘極結構130H與130L之外的核心元件區域114經摻雜，以形成淡摻雜源極/汲極區域〈圖未繪示〉。一或多個上述用來形成在輸入/輸出元件區域113之淡摻雜源極/汲極區域125的材料以及/或程序可用來形成在核心元件區域114之淡摻雜源極/汲極區域。
擬間隔件136形成於閘極結構130H與130L之側壁上。根據本發明部分實施例，在形成核心元件區域114之淡摻雜源極/汲極區域之後，間隔件136才形成。根據本發明部分實施例，一或多個上述用來形成間隔件126的材料 以及/或程序可適用於間隔件136。閘極結構130H與130L以及間隔件126形成後，其結構為100C。
在第1D圖所示的步驟中，一犧牲層140形成於結構100C上，且包覆輸入/輸出元件區域113以及核心元件區域114，包含形成於其上的閘極結構120、130H與130L。根據本發明部分實施例，犧牲層140包含氮化矽。其他材料也在本發明的保護範圍之內。一光阻層142形成在犧牲層140之上。光阻層142覆蓋輸入/輸出元件區域113以及高臨界電壓裝置區域115，但不覆蓋低臨界電壓裝置區域116。根據本發明部分實施例，至少一內建快閃細胞形成於基板110上，且犧牲層140以及光阻層142覆蓋該快閃細胞。犧牲層140以及光阻層142形成後，其產生之結構為100D。
在第1E圖所示的步驟中，一壓力元形成在低臨界電壓裝置區域116之至少一源極或一汲極區域，該區域並沒有被光阻層142覆蓋。該壓力源係配置在該至少一源極或汲極區域來加強電荷載子遷移率。舉例來說，一p通道金屬氧化物半導體裝置，該壓力源係用來增加壓縮應力，以增強在p通道金屬氧化物半導體裝置之至少一源極或一汲極區域。在一n通道金屬氧化物半導體裝置的情況下，該壓力源係用來增加拉伸應力，以增強在n通道金屬氧化物半導體裝置之至少一源極或一汲極區域。壓力源材料可以包含但不侷限於矽化鍺、碳化矽、鍺錫〈GeSn〉、矽化錫鍺〈SiGeSn〉或其他合適的材料。根據本發明部分實施例，一p通道金屬氧化物半導體裝置的壓力源包含矽化鍺。根據本發明部分實 施例，一n通道金屬氧化物半導體裝置的壓力源包含碳化矽。
根據本發明部分實施例，形成該壓力源包含一蝕刻程序以及一沉積程序。進行蝕刻程序以移除一部分犧牲層140、在閘極結構130L外的基板110以及隔離部分112，以在基板110與相對應的低臨界電壓裝置之源極與汲極區域上形成一凹槽。根據本發明部分實施例，該凹槽形成於先前形成於低臨界電壓裝置區域116之淡摻雜源極/汲極區域125。蝕刻程序包含一乾蝕刻程序、一濕蝕刻程序及其組合。
在沉積程序中一半導體材料沉積於該凹槽，以在低臨界電壓裝置之源極與汲極區域上形成壓力源144。根據本發明部分實施例，進行一磊晶程序沉積該半導體材料於凹槽中。磊晶程序可以包含但不侷限於一選擇性磊晶程序〈selective epitaxy growth,SEG〉、化學氣相沉積技術〈例如：氣相磊晶〈vapor-phase epitaxy,VPE〉、超高真空化學氣相沉積〈ultra-high vacuum CVD,UHV-CVD〉〉、分子束磊晶、其他合適的磊晶程序及其組合。根據本發明部分實施例，磊晶程序利用氣體或液態前驅物，該前驅物與積材110之組成相互作用。
產生之壓力源144突出於基板110之一上表面，且高於相對應的高臨界電壓裝置區域之高臨界電壓裝置的源極與汲極區域。根據本發明部分實施例，壓力源144可 低於基板110之上表面或與其同高。移除犧牲層140以及光阻層142後，其結構為100E。
在第1F圖的步驟中，主要間隔件146形成於擬間隔件126與136上。舉例來說，間隔件146透過鋪蓋式沉積一第一介電層以界定其於結構100E上，接下來經過非定向蝕刻移除該介電層以形成間隔件146。間隔件146包含一介電材料，像是氮化矽、氧化矽、氮氧化矽、其他合適材料或其組合。根據本發明部分實施例，擬間隔件126以及/或136在形成主間隔件146前先移除。舉例來說，擬間隔件126以及/或136透過一濕蝕刻移除，其中包含利用磷酸或氫氟酸，以可透過乾蝕刻，利用合適的蝕刻劑達成。
源極與汲極區域154、164H與164L形成在相對應的輸入/輸出元件區域113、高臨界電壓裝置區域115與低臨界電壓裝置區域116。舉例來說，源極與汲極區域154、164H透過摻雜在相對應閘極結構120與閘極結構130H之外的基板110形成，且源極與汲極區域164L透過摻雜在相對應閘極結構130L之外的壓力源144形成，摻雜物散佈可透過一離子植佈程序、一電漿浸潤離子植佈〈plasma immersion ion implantation,PIII〉程序、一氣態以及/或固態源擴散程序、其他合適的程序及其組合達成。產生之半導體裝置100F包含一輸入/輸出元件159、一高臨界電壓裝置169H以及一低臨界電壓裝置169L。該輸入/輸出元件159包含閘極結構120，其相對應的主間隔件146設置於閘極結構120之側壁，以及形成在輸入/輸出元件區域113之主 動區域117的源極與汲極區域154。高臨界電壓裝置169H包含閘極結構130H，相對應的主間隔件146設置在於閘極結構130H之側壁，以及形成在核心元件區域114之高臨界電壓裝置區域115之主動區域118的源極與汲極區域164H。低臨界電壓裝置169L包含閘極結構130L，相對應的主間隔件146設置在於閘極結構130L之側壁，以及形成在核心元件區域114之低臨界電壓裝置區域116之主動區域118的源極與汲極區域164L。
根據本發明部分實施例，半導體裝置100F還包含矽化物元件形成在源極與汲極區域154、164H以及/或164L，以減少接觸的電阻。矽化物元件形成的方式，舉例來說，沉積一金屬層，退火該金屬層，使得該金屬層與矽反應形成矽化物，接下來移除未反應的金屬層。根據本發明部分實施例，半導體裝置100F還包含中間介電層〈inter-level dielectric,ILD〉形成於基板110上，一化學機械拋光〈chemical mechanical polishing,CMP〉程序使得該中間層更加平坦。根據本發明部分實施例，閘極電極122以及/或132在閘極優先程序中維持多晶矽。根據本發明部分實施例，該多晶矽再閘極後或閘極替換程序中移除以及替換。在一閘極後程序，在中間層進行化學機械拋光程序，並暴露閘極結構120以及/或130H以及/或130L的多晶矽，進行一蝕刻程序以移除該多晶矽並形成凹槽。以一合適的工作函數金屬〈例如：p型工作函數金以及n型工作函數金屬〉填滿該凹槽，各自對應於p型或n型的裝置。根據本發明部分實 施例，多層佈線〈multilayer interconnection,MLI〉包含金屬層以及金屬間介電層〈inter-metal dielectric,IMD〉形成於半導體裝置100F上，以電性連接在半導體裝置100F上多個不同的元件或結構。該多層佈線包含直立的佈線像是連通柱或接觸點，以及橫向佈線像是金屬導線。多種的內連元件可進行利用多種導電材料包含銅、鎢、矽化物以及/或金屬合金。根據本發明部分實施例，一金屬鑲嵌法係用來形成一多層銅佈線結構，且一或多個金屬合金在金屬鑲嵌法中沉積以當作這一多層結構的阻絕層。
根據本發明部分實施例包含輸入/輸出元件以及核心元件。此種安排僅實現一種實施例。其他安排也在本發明的保護範圍內。舉例來說，根據本發明部分實施例，輸入/輸出元件以及相對應的輸入/輸出元件區域都省略。根據本發明部分實施例，高臨界電壓裝置169H以極低臨界電壓169L並非核心元件。
根據本發明部分實施例，在半導體裝置100F中，高臨界電壓裝置169H具有一高於低臨界電壓裝置169L的臨界電壓，且低臨界電壓裝置169L包含一壓力源144，高臨界電壓裝置169H不具有此一壓力源。如此一來，在低臨界電壓裝置169L的載子遷移率高於在高臨界電壓裝置169H的載子遷移率因為壓力源的關係。但是外洩電流與載子遷移率相關，在高臨界電壓裝置169H較低由於沒有壓力源存在。這樣的安排使得電路設計更有彈性，且在某些裝置像是低臨界電壓裝置中加強性能，又外洩電流情形在其他裝 置像是高臨界電壓裝置中減少。本發明可成功運用在以下例子但不侷限於此：汽車以及行動裝置，其外洩電流為一隱憂。其他手段，透過植佈調節元件性能，並不足以達到低外洩電流的需求。還有其他手段，閘極長度增加，在晶片面積增加的情形下降低外洩電流。相較於上述手段，根據本發明產生的半導體裝置將外洩電流降低至一足夠達到低外洩電流的標準且無需增加裝置大小以及/或晶片面積。
第2圖係根據本發明部份實施例之一半導體裝置製造方法200的流程圖。
步驟210，輸入/輸出元件的隔離部分、主動區域以及閘極結構形成在半導體基板上。舉例來說，在第1A圖所述的輸入/輸出元件之隔離部分111與112、主動區域117與118以及閘極結構120形成在半導體基板110。
步驟220，一第一核心元件的一第一臨界電壓經調節而高於一第二核心元件的一第二臨界電壓。舉例來說，形成在高臨界電壓裝置區域115之主動區域118的一第一核心元件的臨界電壓經調整高於在低臨界電壓裝置區域116之主動區域118的一第二核心元件的臨界電壓。臨界電壓調整的方法可以包含離子植佈，如第1B圖所示。
步驟230，第一以及第二核心元件的第一以及第二閘極結構形成在半導體基板上。舉例來說，高臨界電壓裝置以及低臨界電壓裝置的閘極結構130H與130L形成在基板110之對應的主動區域118上，如第1C圖所示。
步驟240，壓力源形成在第二核心元件之源極以及汲極區域，壓力源不形成在第一核心元件之源極以及汲極區域。舉例來說，壓力源144形成在低臨界電壓裝置之源極以及汲極區域，但是不形成在高臨界電壓裝置之源極以及汲極區域，如第1D-1E圖所示。
步驟250，形成間隔件以及輸入/輸出元件和核心元件之源極與汲極區域。舉例來說，形成間隔件146以及輸入/輸出元件159、高臨界電壓裝置169H與低臨界電壓裝置169L的源極與汲極區域154、164H與164L，如第1F圖所示。
根據本發明部分實施例，上述方法在技術節點為40奈米〈nm〉或低於40奈米的半導體裝置製程情形下特別實用。根據本發明部分實施例，上述方法也可利用在技術節點大於40奈米的半導體裝置製程情形下。
上述步驟僅為一種實施方式，步驟可根據實際需求調動且可增加、替換以及/或刪除，且該些實施例依舊落入本發明保護範圍。
第3圖係根據本發明部份實施例於一半導體裝置製造方法300一遮罩的產生過程示意圖。遮罩產生過程300可產生一在特定裝置具有選擇性形成壓力源的遮罩，例如：在低臨界電壓裝置區域116之低臨界電壓裝置，但是不干擾其他裝置，或是像在高臨界電壓裝置區域115之高臨界電壓裝置。
如第3圖所示為了製造一半導體裝置之設置包含一高臨界電壓裝置區域315配置給高臨界電壓裝置，以及一低臨界電壓裝置區域316配置給低臨界電壓裝置。根據本發明部分實施例，該高臨界電壓裝置區域315以極低臨界電壓裝置區域316相對應於該高臨界電壓裝置區域115以及低臨界電壓裝置區域116。
一遮罩372係用於一離子植佈程序以調整高臨界電壓裝置之一臨界電壓高於低臨界電壓裝置之一臨界電壓。舉例來說，該遮罩覆蓋該高臨界電壓裝置區域315，並允許利用遮罩372在一微影蝕刻製程，將一圖案化的光阻層形成於低臨界電壓裝置區域316上。如此一來，該圖案化的光阻層覆蓋低臨界電壓裝置區域316，但是不覆蓋該高臨界電壓裝置區域315，而且允許離子植佈於高臨界電壓裝置區域315，但是不在低臨界電壓裝置區域316，可同時參考第1B圖。
根據本發明部分實施例，一遮罩374係用來形成壓力源於高臨界電壓裝置以及低臨界電壓裝置。舉例來說，該遮罩374覆蓋高臨界電壓裝置區域315以及低臨界電壓裝置區域316。遮罩374允許利用遮罩374在一微影蝕刻製程，將一圖案化的光阻層圖同時形成於高臨界電壓裝置區域315以及低臨界電壓裝置區域316上。如此一來，該圖案化光阻層允許壓力源形成在高臨界電壓裝置以及低臨界電壓裝置。
一遮罩376透過至少一邏輯程序〈logic operation,LOP〉形成在遮罩372以及遮罩374上。舉例來說，在遮罩372以及遮罩374上進行一XOR程序，以獲得遮罩376。其他邏輯程序，像是AND,OR,NOT,NOR,NAND以及偏向也在本發明保護範圍之內。根據本發明部分實施例，多餘一種邏輯程序執行以產生遮罩376。遮罩376覆蓋低臨界電壓裝置區域316，且允許一圖案化光阻層，像是第1D圖所述的光阻層142，在一微影蝕刻製程中利用遮罩376，形成在高臨界電壓裝置區域315上。如此一來，該光阻層覆蓋高臨界電壓裝置區域315，卻沒有覆蓋低臨界電壓裝置區域316，且允許一壓力源形成，像是如第1E圖所述的一磊晶生成，在低臨界電壓裝置區域316進行且不在高臨界電壓裝置區域315發生。
根據本發明部分實施例，遮罩產生過程300係一簡單更動，以改變在其他手段的製造過程中，所有核心元件皆具有壓力源的狀況，根據本發明的手段，壓力源僅選擇性的形成於低臨界電壓裝置中，不形成於高臨界電壓裝置中。如此一來，小幅度更動其他手段，即可獲得上述多項優點及極大利益。根據本發明部分實施例，遮罩產生過程300可透過一或多個處理器以及/或特定應用的積體電路〈application specific integrated circuits,ASICs〉進行。
根據本發明部分實施例，壓力源形成在具有較低的臨界電壓的裝置或電晶體中，並非形成在具有較高的臨 界電壓的裝置或電晶體中。因此，對於裝置或電晶體來說，從較低的臨界電壓裝置獲得加強載子遷移率與效能。在具有較高臨界電壓的裝置或電晶體中，外洩電流減少，在特定應用範圍中較有利，像是汽車以及手持裝置。在本發明部份實施例中，減低外洩電流可透過增加簡易邏輯程序至一製造過程達到。
根據本發明部份實施例提供一種半導體裝置包含一半導體基板以及一第一與第二電晶體設置在該半導體基板之上。第一與第二電晶體皆為p型電晶體或第一與第二電晶體皆為n型電晶體。該第一與第二電晶體具有相同標稱工作電壓。該第一電晶體具有一臨界電壓高於該第二電晶體。該第二電晶體具有至少一個源極區域或一汲極區域具有高於該第一電晶體之至少一個源極區域或一汲極區域的電荷載子遷移率。
根據本發明部份實施例提供一種半導體裝置包含一半導體基板以及一第一電晶體與一第二電晶體設置在該半導體基板上。該第一以及第二電晶體皆為p型電晶體或該第一以及第二電晶體皆為n型電晶體，該第一以及第二電晶體具有相對應的第一以及第二閘極介電層，該第一以及第二閘極介電層包含相同的介電材料且具有相同的厚度，該第一電晶體之一通道區域以及該第二電晶體之一通道區域包含不同濃度之摻雜物，該第二電晶體之一源極區域以及一汲極區域包含一壓力源，該壓力源係配置來施加一拉伸應力或一壓縮應力於該第二電晶體之源極區域以及汲極區域，以及 該第一電晶體之一源極區域以及一汲極區域不包含該壓力源。
根據本發明部份實施例提供一半導體裝置的製造方法包含在一半導體基板上形成與一第一核心元件以及一第二核心元件相對應的一第一閘極結構以及一第二閘極結構，其中該第一與第二核心元件皆為p型裝置或該第一以及該第二核心元件皆為n型裝置。該第一與第二核心元件皆為p型裝置或該第一以及該第二核心元件皆為n型裝置。接下來，形成一壓力源在該第二核心元件之一源極區域以及一汲極區域，且該壓力源不形成在第一核心元件之一源極區域以及一汲極區域。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100F‧‧‧結構
110/111/112‧‧‧隔離部分
113‧‧‧輸入/輸出元件區域
114‧‧‧核心元件區域
115‧‧‧高臨界電壓區域
116‧‧‧低臨界電壓區域
117/118‧‧‧主動區域
120‧‧‧閘極結構
121‧‧‧閘極介電層
122‧‧‧閘極電極
123‧‧‧硬式遮罩層
125‧‧‧淡摻雜源極/汲極區域
126‧‧‧擬間隔件
129‧‧‧摻雜區
130H/130L‧‧‧閘極結構
131‧‧‧閘極介電層
132‧‧‧閘極電極
133‧‧‧硬式遮罩
136‧‧‧擬間隔件
144‧‧‧壓力源
146‧‧‧主要間隔件
154/164H/164L‧‧‧源極與汲極區域
159‧‧‧輸入/輸出元件
169H‧‧‧高臨界電壓裝置
169L‧‧‧低臨界電壓裝置

Claims (10)

  1. 一種半導體裝置，包含：一半導體基板；以及一第一電晶體以及一第二電晶體設置於該半導體基板之上，其中該第一以及第二電晶體皆為p型電晶體或該第一以及第二電晶體皆為n型電晶體，該第一以及第二電晶體具有相同的標稱工作電壓，該第一電晶體具有一高於該第二電晶體的臨界電壓，以及該第二電晶體具有至少一源極區域或一汲極區域具有高於該第一電晶體的至少一源極區域或一汲極區域的電荷載子遷移率。
  2. 如請求項1所述的半導體裝置，其中該第二電晶體之源極區域或汲極區域包含一壓力源，配置該壓力源以產生該第二電晶體之源極區域或汲極區域較高的電荷載子遷移率，且該第一電晶體之源極區域或汲極區域不包含該壓力源。
  3. 如請求項2所述的半導體裝置，其中該第一電晶體之一通道區域以及該第二電晶體之一通道區域包含不同濃度之摻雜物，且該第一以及第二電晶體之不同摻雜物濃度對應於該第一電晶體之較高臨界電壓以及該第二電晶體之較低臨界電壓。
  4. 如請求項2所述的半導體裝置，更包含一第三電晶體設置於該半導體基板之上，其中該第一、第二 以及第三電晶體皆為p型電晶體或該第一、第二以及第三電晶體皆為n型電晶體，該第三電晶體具有一標稱工作電壓高於該第一以及第二電晶體之標稱工作電壓。
  5. 如請求項4所述的半導體裝置，其中該第一以及第二電晶體為設置於該半導體裝置之一核心元件區域的核心元件。
  6. 如請求項1所述的半導體裝置，其中第一與第二電晶體皆為p型電晶體，該第二電晶體之汲極區域以及源極區域包含一壓力源用來施加一壓縮應力於該第二電晶體之汲極區域以及源極區域，以增加該第二電晶體之汲極區域以及源極區域之電洞移動率，且該第一電晶體之汲極區域以及源極區域不包含該壓力源。
  7. 如請求項1所述的半導體裝置，其中該第一以及第二電晶體為n型電晶體，該第二電晶體之汲極區域以及源極區域包含一壓力源用來施加一拉伸應力於該第二電晶體之汲極區域以及源極區域，以增加該第二電晶體之汲極區域以及源極區域之電子移動率，且該第一電晶體之汲極區域以及源極區域不包含該壓力源。
  8. 一種半導體裝置的製造方法，包含：在一半導體基板上形成與一第一核心元件以及一第二核心元件相對應的一第一閘極結構以及一 第二閘極結構，其中該第一與第二核心元件皆為p型裝置或該第一以及該第二核心元件皆為n型裝置；以及形成一壓力源在該第二核心元件之一源極區域以及一汲極區域，且該壓力源不形成在第一核心元件之一源極區域以及一汲極區域。
  9. 如請求項8所述的半導體裝置的製造方法，更包含在該第一核心元件之至少一第一通道區域或該第二核心元件之一第二通道進行離子植佈，以調節該第一核心元件之一第一臨界電壓高於該第二核心元件之一第二臨界電壓。
  10. 如請求項9所述的半導體裝置的製造方法，更包含：形成一介電層在該半導體基板上，該介電層覆蓋在該半導體基板之一輸入/輸出元件、該第一核心元件以及該第二核心元件，所有該輸入/輸出元件、該第一核心元件以及該第二核心元件皆為p型裝置或所有該輸入/輸出元件、該第一核心元件以及該第二核心元件皆為n型裝置；形成一光阻層於該半導體基板之上，該光阻層覆蓋該輸入/輸出元件以及該第一核心元件，該光阻層不覆蓋該第二核心元件；蝕刻該介電層以及該半導體基板以在第二核心元件之源極以汲極區域形成凹槽； 在該凹槽裡磊晶生長該壓力源的一半導體材料；以及移除該光阻層以及該介電層。
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