TWI543295B

TWI543295B - 半導體裝置的製造方法

Info

Publication number: TWI543295B
Application number: TW102145800A
Authority: TW
Inventors: 林宏達; 陳孟谷; 張惠政
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2013-01-25
Filing date: 2013-12-12
Publication date: 2016-07-21
Also published as: US20140213031A1; TW201431001A; US8822290B2

Description

半導體裝置的製造方法

本發明係有關於半導體裝置的製造方法。

金屬氧化物半導體(metal-oxide-semiconductor,MOS)電晶體之速度與其驅動電流(drive current)有著密切的關聯，其中驅動電流與電荷的遷移率(mobility)更息息相關。舉例來說，當N型金屬氧化物半導體(NMOS)電晶體之通道區中的電子遷移率(electron mobility)高時，NMOS電晶體具有高驅動電流，而當P型金屬氧化物半導體(PMOS)電晶體之通道區中的電洞遷移率(hole mobility)高時，PMOS電晶體具有高驅動電流。

含III族與V族元素的化合物半導體材料(以下稱為III-V化合物半導體)非常適用於製作電晶體，因其具有高電子遷移率。因此，研究出III-V基(III-V based)的電晶體。然而，因很難取得大塊(bulk)的III-V結晶，必須在其他基底上生長(grown)III-V化合物半導體膜。這些基底具有不同於III-V化合物半導體的晶格常數(lattice constant)與熱膨脹係數(thermal expansion coefficient)，使III-V化合物半導體在與其相異的基底上生長仍面臨許多困難。各種方法被用來形成高品質的III-V化合物半導體。舉例來說，在淺溝隔離(shallow trench isolation,STI)區之間的溝槽生長III-V化合物半導體，以使穿透錯位 (threading dislocation)的數量減少。鰭式場效電晶體(fin field-effect transistor,FinFET)係基於III-V化合物半導體產物所製作的電晶體。因PMOS與NMOS電晶體的通道及源極與汲極區是同時生長，必須將PMOS與NMOS電晶體的磊晶(epitaxy)製程分開，因此，PMOS與NMOS電晶體的井(well)區可為不同導電型態。

根據一些實施例，一半導體裝置的製造方法，包括：凹蝕多個隔離區，其中位於隔離區之間的一半導體帶(strip)超出凹蝕出的隔離區的頂表面，且半導體帶形成了半導體鰭(fin)；形成一虛置閘以覆蓋半導體鰭的一中間部份；形成一層間介電層(inter-layer dielectric,ILD)以覆蓋半導體鰭的多個終端(end)部份；移除虛置閘以形成一第一凹口，其中中間部份暴露於第一凹口；自第一凹口移除半導體鰭的中間部份，以形成一第二凹口；進行一磊晶製程以在第二凹口中生長一半導體材料，其中半導體材料位於些終端部份之間；以及形成一閘介電層與一閘電極於第一凹口中，其中閘介電層與閘電極位於半導體材料上。

根據另一些實施例，一種半導體裝置的製造方法，包括：形成一半導體鰭，其中半導體鰭高於多個隔離區的頂表面，其中些隔離區位於半導體鰭的相反側，且其中半導體鰭的一中間部份與多個終端部粉被重度地摻雜成p型或n型；以一半導體材料取代半導體鰭的中間部份；形成一閘介電層於半導體材料之側壁與一頂表面上；以及形成一閘電極於閘介電層上。

根據又一些實施例，一種半導體裝置的製造方法，包括：形成多個隔離區從一半導體基底之一頂表面延伸至半導體之中；蝕刻位於些隔離區之間的半導體基底之一部分以形成一第一凹口；進行一第一磊晶製程以在第一凹口中形成一半導體帶；凹蝕些隔離區，其中位於被凹蝕的些隔離區之頂表面上的之一部份半導體帶形成一半導體鰭；形成一虛置閘以覆蓋半導體鰭的一中間部份；形成一層間介電層(ILD)以覆蓋半導體鰭的多個終端部份，其中半導體鰭的些終端部份位於中間部份的多個相反側；移除虛置閘以形成一第二凹口；移除半導體鰭的中間部份以形成一第三凹口；進行一第二磊晶製程以在第三凹口中生長一半導體材料；以及形成一閘介電層與一閘電極於第二凹口。

20‧‧‧基底

22‧‧‧隔離區

24、28‧‧‧半導體帶

26、36、40‧‧‧凹口

22A、28A、32A‧‧‧頂表面

30、42‧‧‧半導體鰭

30A‧‧‧終端部份

30B‧‧‧中間部份

32‧‧‧虛置閘

34‧‧‧層間介電層

44‧‧‧閘介電層

46‧‧‧閘電極

60‧‧‧鰭式場效電晶體

第1~8圖、第9A~9C圖、第10圖、第11A~11C圖係根據一些範例實施例而繪示出鰭式場效電晶體(fin field-effect transistor,FinFET)在製造的中間階段之透視示意圖。

以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。

本發明根據不同實施例提供出鰭式場效電晶體 (fin field-effect transistor,FinFET)及其製造方法。圖式繪示出FinFET在製造的中間階段之示意圖。各實施例的不同處將在本說明書作敘述。在不同的圖式與實施例中使用相同的標號來表示相同或相似的元件。

第1~11C圖係根據一些範例實施例而繪示出鰭式場效電晶體(fin field-effect transistor,FinFET)在製造的中間階段之透視示意圖。第1圖繪示出基底20的剖面示意圖，基底20可為晶圓的一部份。基底20可為半導體基底，其可進一步地為矽基底、碳矽基底、或其他半導體材料形成的基底。可使用p型或n型摻質輕度地(lightly)摻雜基底20。

接著，請參照第2圖，形成隔離區22，其從基底20之頂表面延伸至基底20之中。隔離區22可為淺溝隔離(shallow trench isolation,STI)區，因此以下稱為STI區22。形成STI區22的方法可包括蝕刻半導體基底20以形成溝槽(未顯示)，以及將介電材料填入溝槽以形成STI區22。舉例來說，可由氧化矽形成STI區22，然而，也可使用其他介電材料。在此說明書中，相鄰的STI區22之間的部份基底20稱為半導體帶(semiconductor strip)24。半導體帶24之頂表面與STI區22之頂表面可大抵上互相齊高，然而，也可能有些微的高度差。

請參照第3圖，移除至少一頂部份的半導體帶24，或大抵上移除整個半導體帶24。如此一來，凹口26形成於STI區22之間。凹口26之底表面與STI區22之底表面齊高。或者，凹口26之底表面可高於或低於STI區22的底表面，其中虛線26’繪示出凹口之相對底部的可能位置。

在凹口26中進行磊晶製程以形成半導體區域。其產物結構顯示於第4圖中，其中磊晶半導體形成半導體帶28。進行化學機械研磨(chemical mechanical polish,CMP)以使半導體帶28之頂表面與STI區22之頂表面齊高。半島體帶28之晶格常數可大於、大抵上等於、或小於基底20之晶格常數。一些實施例中，半導體帶28包括鍺化矽、碳化矽、純鍺或大抵上純的鍺、III-V化合物半導體、或II-VI化合物半導體等。舉例來說，可形成III-V化合物半導體帶28的材料包括，但不限於，InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、與GaP等。半導體帶28產物的頂表面可高於、齊高於、或低於STI區22的頂表面。在一範例實施例中，半導體帶28包括InGaAs。

在一些實施例中，係在磊晶製程期間原位地(in-situ)摻雜半導體帶28以使其具有n型或p型導電型態。在另一實施例中，半導體帶28為原生(intrinsic)的，且在磊晶製程期間或之後未經過摻雜。因生長半導體帶28所使用的前驅物，半導體帶28可被非預期地(unintentionally)摻雜。當半導體帶28在磊晶製程之後被摻雜，可藉由合適雜質的佈植製程進行摻雜。一些實施例中，其中半導體帶28包括III-V化合物半導體，摻雜半導體帶28使其具有n型導電型態的雜質包括Si、或Te等，而摻雜半導體帶28使其具有p型導電型態的雜質包括C、或Zn等。經摻雜後，半導體帶28可為輕度摻雜(lightly-doped)n型(又稱為n-)或輕度摻雜p型(又稱為p-)。此外，半導體帶28可為重度(heavily-doped)摻雜n型(又稱為n+)或重度摻雜p型(又稱為p+)。在又一實施例中，半導體帶28可為中度(moderately-doped)摻雜n型(稱為n)或中度摻雜p型(又稱為p)。所述的實施例中，“高度摻雜”一詞代表雜質濃度大於約10¹⁹/cm³，“輕度摻雜”一詞代表雜質濃度低於約10¹³/cm³，“中度摻雜”一詞代表雜質濃度介於高度摻雜與輕度摻雜之間。然而，此技藝人士應理解“高度摻雜”、“輕度摻雜”、與“中度摻雜”係取決於特定裝置種類、技術世代、或最小元件尺寸等。因此，這些詞彙係被評估的技術用語所詮釋，而不限於所述的實施例。

一些實施例中，略過第3圖與第4圖的製程步驟，且留下第2圖的半導體帶24。在這樣的實施例中，第2圖的半導體帶24亦被稱為半導體帶28。在這些實施例中，所形成的第4圖之半導體帶28係以相同於半導體基底20的材料所形成。當對應的FinFET 60(第11A圖)為p型FinFET時，可進行佈植製程以將半導體帶28摻雜為p+/p/p-型，而當對應的FinFET 60(第11A圖)為n型FinFET時可將半導體帶28摻雜為n+/n/n-型。

請參照第5圖，例如，透過蝕刻步驟凹蝕STI區22。殘餘的STI區22之頂表面22A則因此低於半導體帶28的頂表面28A。在本說明書中，在頂表面22A上方的部份半導體帶28被稱為半導體鰭(fin)30。

請參照第6圖，形成虛置(dummy)閘32。舉例來說，可藉由多晶矽形成虛置閘32，然而，亦可使用其他對STI區22的蝕刻製程有高蝕刻選擇比(etching selectivity)的材料。根據一些實施例，可使用對半導體帶28的蝕刻製程有高蝕刻選擇度的材料形成虛置閘32。一些實施例中，虛置閘32具有包括多個層的複合材料，且其可包括，例如，氮化矽層作為底層(未顯示)、以及位於底層上方的頂層(未顯示)，舉例來說，頂層可為多晶矽層。虛置閘32的頂表面32A高於半導體鰭30之頂表面。形成虛置閘32的方法可包括：形成一或多個基層(blank layer)、進行CMP以平坦化基層的頂表面、以及圖案化基層。基層殘餘的部份即為虛置閘32。虛置閘32覆蓋半導體鰭30的中間部份30B，而互相相對的半導體鰭30之終端部份則未被覆蓋。虛置閘32之縱向與半導體鰭30之縱向垂直。

第7圖繪示出形成層間介電層(inter-layer dielectric,ILD)34後的結構之透視圖。ILD 34可由介電材料所形成，例如，磷矽酸鹽玻璃(phospho-silicate glass)、硼矽酸玻璃(boro-silicate glass)、或硼攙雜磷矽玻璃(boron-doped phospho-silicate glass,BPSG)等。可進行CMP以使ILD 34的頂表面與虛置閘32的頂表面齊高。因此，半導體鰭30的終端部分30A係埋於ILD 34的頂部份下。ILD 34的下部延伸至與半導體鰭30之終端部份30A齊高處。雖然未顯示，可在虛置閘32相反的側壁上形成間隔物(spacer)，其中間隔物可由不同於ILD 34與虛置閘32的材料所形成。

接著，請參照第8圖，在蝕刻步驟中移除虛置閘32，以在ILD 34中形成凹口36。半導體鰭30的中間部份30B暴露於凹口36。在實施例中，其中虛置閘32為複合閘，當虛置閘32的頂層(例如，多晶矽層)被蝕刻時，虛置閘32之底層(例如，氮化矽層)則可用來當作蝕刻停止層。移除虛置閘32之頂層後，接著，可移除虛置閘32的底層。

在第9A圖中，使用會攻擊半導體帶28而不會攻擊ILD 34與STI區22的蝕刻劑(etchant)，進一步地進行蝕刻製程。經蝕刻後，半導體鰭30的中間部份30B(第8圖)被移除，且在此步驟中，移除半導體材料所留下的對應空間則被稱為凹口40，凹口40與凹口36形成連續的凹口。根據一些實施例，蝕刻製程可為異向(anisotropic)蝕刻，因此，半導體鰭30的終端部份30A未被蝕刻。第9B圖與第9C圖繪示出第9A圖之結構的剖面示意圖，其中第9B圖係得自於第9A圖之截面線9B-9B，而第9C圖係得自於第9A圖之截面線9C-9C。

請參照第9B圖，一些實施例中，半導體鰭30的中間部份30B(第8圖)被蝕刻，且位於(且齊高於)STI區22之間的半導體帶28之部份28’未被蝕刻。對應的凹口40的底表面與STI區22之頂表面大底上齊高。以虛線40B繪示出凹口40的對應底表面。在另一實施例中，位於STI區22之間的半導體帶28之部份28’亦被蝕刻，而凹口40的對應底表面以虛線40C繪示。因STI區22不位於第9B圖所示的平面，第9B圖中STI區22的頂表面與底表面係以虛線顯示。同樣地，半導體鰭之終端部份30A與ILD34不位於第9C圖所示的平面，因此，第9C圖中半導體鰭之終端部份30A與ILD 34的頂表面與底表面係以虛線顯示。

第10圖繪示出用以重新生長(regrow)半導體鰭42的磊晶製程。半導體鰭42形成了對應的FinFET 60(第11A圖)之通道區。可由半導體材料形成半導體鰭42，包括矽、鍺化矽、純鍺或大抵上純的鍺、III-V化合物半導體(例如InGaAs)、或 II-VI化合物半導體等。一些實施例中，半導體鰭42為原生的，且不是摻雜p型或摻雜n型。藉由使半導體鰭42原生，可使用這些實施例的製程以同時形成p型FinFET與n型FinFET。可同時地生長p型FinFET與n型FinFET的通道區，因此，可降低成本。此外，當對應裝置為p型FinFET時，半導體鰭42被摻雜成n型(例如，n-)。相反地，當對應裝置為n型FinFET時，半導體鰭42被摻雜成p型(例如，p-)。

第11A圖繪示出閘介電層44與閘電極46的形成。第11B圖與第11C圖繪示出第11A圖之結構的剖面示意圖，其中第11B圖與第11C圖之剖面示意圖係分別來自於第11A圖中的同平面之截線11B-11B與11C-11C。為了清楚起見，第11A圖未顯示閘介電層44與閘電極46被埋入的部份，而是顯示在第11B圖與第11C圖。

未繪示出形成閘介電層44與閘電極46的中間階段，而是簡要地在以下搭配第10、11A、11B與11C圖敘述。在形成製程中，閘介電層44係以毯覆(blanket)層的形式形成於凹口36(第10圖)中，且位於半導體鰭42與ILD 34之頂表面與側壁(亦參見第10圖)上。根據一些實施例，閘介電層44包括氧化矽、氮化矽、或前述之複合層。在另一些實施例中，閘介電層44包括高介電常數(high-k dielectric)材料。在這些實施例中，閘介電層44之k值高於約7.0，且其可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb之矽化物或前述之組合。閘介電層44的形成方法可包括分子束沉積(molecular-beam deposition,MBD)、原子層沉積(atomic layer deposition,ALD)、或電漿增強化學氣相沉積 (plasma enhanced chemical vapor deposition,PECVD)等。接著，在閘介電層44上方形成導電材料46，且其填入剩下的凹口36(第10圖)。導電材料46可包括含金屬的材料，例如，TiN、TaN、TaC、Co、Ru、Al、前述之組合、或前述之複合層。在填入導電材料46後，可進行CMP以移除閘介電層44與導電材料46多餘的部份，多餘的部份係在ILD 34頂表面的上方。閘介電層44與導電材料46剩餘的部份因而形成了FinFET 60的替換閘(replacement gate)(第11A、11B與11C圖)。

除了閘介電層44與導電材料46的形成，第11圖亦繪示出源極與汲極矽化區62與源極/汲極接觸插塞(contact plug)64的形成，為了清楚起見，這未顯示於第11A圖。形成方法可包括：在ILD 34中形成開口(接觸插塞64佔據)以暴露出半導體鰭30的終端部份30A。一些實施例中，終端部份30被重度地摻雜成p+或n+型，且未執行進一步的佈植。此外，可透過開口將終端部份30重度地摻雜成p+或n+型。接著，進行矽化製程(silicidation)以矽化暴露的終端部份30，進而形成源極/汲極區62。接著，形成接觸插塞64以填入開口。在FinFET 60產物中，終端部份30A形成了FinFET 60的源極與汲極區。

然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。舉例來說，任何所屬技術領域中具有通常知識者可輕易理解此處所述的許多特徵、功能、製程及材料可在本發明的範圍內作更動。再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本發明之保護範圍也包括各個申請專利範圍及實施例的組合。