[go: up one dir, main page]

TWI542715B - 一種結晶氧化銦鎵鋅半導體層及薄膜電晶體的製造方法 - Google Patents

一種結晶氧化銦鎵鋅半導體層及薄膜電晶體的製造方法 Download PDF

Info

Publication number
TWI542715B
TWI542715B TW104131145A TW104131145A TWI542715B TW I542715 B TWI542715 B TW I542715B TW 104131145 A TW104131145 A TW 104131145A TW 104131145 A TW104131145 A TW 104131145A TW I542715 B TWI542715 B TW I542715B
Authority
TW
Taiwan
Prior art keywords
indium gallium
gallium zinc
zinc oxide
semiconductor layer
thin film
Prior art date
Application number
TW104131145A
Other languages
English (en)
Other versions
TW201712134A (zh
Inventor
葉家宏
Original Assignee
友達光電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 友達光電股份有限公司 filed Critical 友達光電股份有限公司
Priority to TW104131145A priority Critical patent/TWI542715B/zh
Priority to CN201510861616.2A priority patent/CN105513947A/zh
Application granted granted Critical
Publication of TWI542715B publication Critical patent/TWI542715B/zh
Priority to US15/254,201 priority patent/US20170084458A1/en
Publication of TW201712134A publication Critical patent/TW201712134A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H10P14/22—
    • H10P14/3238—
    • H10P14/3426—
    • H10P14/3434—
    • H10P14/3458—

Landscapes

  • Engineering & Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Description

一種結晶氧化銦鎵鋅半導體層及薄膜電晶體的製造方法
本發明是有關於一種半導體層及半導體元件的製造方法，且特別是有關於一種結晶氧化銦鎵鋅半導體層及薄膜電晶體的製造方法。
近來環保意識抬頭，具有低消耗功率、空間利用效率佳、無輻射、高畫質等優越特性的平面顯示面板（flat display panels）已成為市場主流。常見的平面顯示器包括液晶顯示器（liquid crystal displays）、電漿顯示器（plasma displays）、有機電激發光顯示器（electroluminescent displays）等。
以目前最普及的液晶顯示器為例，液晶顯示器主要是由畫素陣列基板、彩色濾光基板以及夾設於二者之間的液晶層所構成。在習知的畫素陣列基板上，多採用薄膜電晶體作為各個畫素結構的切換元件，而切換元件的性能多取決於薄膜電晶體之通道層的品質好壞。薄膜電晶體的通道層（例如：金屬氧化物半導體）容易在圖案化源極與汲極的過程中或被外界水氣損傷，而不利於薄膜電晶體的品質。為改善此問題，在習知的薄膜電晶體製造方法中，先在薄膜電晶體的通道層上形成蝕刻阻擋層，之後再圖案化蝕刻阻擋層上方的導電層，以形成薄膜電晶體的源極與汲極。藉此，無論是利用溼式或乾式蝕刻程序圖案化出源極與汲極，溼式蝕刻的蝕刻液或乾式蝕刻的電漿都不易損傷薄膜電晶體的通道層。此外，由於蝕刻阻擋層覆蓋至少部份之通道層的面積，因此水氣接觸通道的機率降低，進而減少了非晶態的通道層因水氣影響而劣化成導體的機率。然而，蝕刻阻擋層的設置卻造成畫素陣列基板的開口率下降、薄膜電晶體的製造成本提高等問題。
本發明提供一種結晶氧化銦鎵鋅半導體層的製造方法，其所製造出的結晶氧化銦鎵鋅半導體層具有抗蝕刻液的能力。
本發明提供一種薄膜電晶體的製造方法，其所製造出的薄膜電晶體性能佳且成本低。
本發明的一種結晶氧化銦鎵鋅半導體層的製造方法包括下列步驟。於製程溫度高於攝氏200度、氧氣流量高於60sccm以及氬氣流量低於20sccm的條件下，藉由電漿所產生的離子轟擊氧化銦鎵鋅濺鍍靶材以於基板上形成結晶氧化銦鎵鋅半導體層。
本發明的一種薄膜電晶體的製造方法包括下列步驟。於基板上形成閘極、源極、汲極以及結晶氧化銦鎵鋅半導體層，其中結晶氧化銦鎵鋅半導體層是於製程溫度高於攝氏200度、氧氣流量高於60sccm以及氬氣流量低於20sccm的條件下，藉由電漿所產生的離子轟擊氧化銦鎵鋅濺鍍靶材所形成。
本發明的一種薄膜電晶體以上述薄膜電晶體的製造方法製作。薄膜電晶體包括閘極、與閘極重疊的結晶氧化銦鎵鋅半導體層（即通道層）以及與結晶氧化銦鎵鋅半導體層二端電性連接的源極與汲極。
在本發明的一實施例中，上述的結晶氧化銦鎵鋅半導體層的製造方法更包括：在以電漿所產生的離子轟擊氧化銦鎵鋅濺鍍靶材之前，將基板加熱至攝氏200度以上。
在本發明的一實施例中，在以電漿所產生的離子轟擊氧化銦鎵鋅濺鍍靶材期間，製程溫度介於攝氏200度至攝氏270度之間。
在本發明的一實施例中，在以電漿所產生的離子轟擊氧化銦鎵鋅濺鍍靶材期間，氬氣流量低於5sccm，且氧氣流量低於100sccm。
在本發明的一實施例中，上述的結晶氧化銦鎵鋅半導體層的製造方法更包括：在以電漿所產生的離子轟擊氧化銦鎵鋅濺鍍靶材之前，清潔至少包括所述基板的基材。
基於上述，在本發明一實施例的結晶氧化銦鎵鋅半導體層的製造方法中，結晶氧化銦鎵鋅半導體層是於製程溫度高於攝氏200度、氧氣流量高於60sccm以及氬氣流量低於20sccm的條件下，藉由電漿所產生的離子轟擊氧化銦鎵鋅濺鍍靶材所形成的。藉此，結晶氧化銦鎵鋅半導體層可具有良好的結晶品質，而具備抗蝕刻液的能力。
在本發明一實施例的薄膜電晶體製造方法中，薄膜電晶體製造的通道層是由上述結晶氧化銦鎵鋅半導體層圖案化出來的，因此通道層也具備抗蝕刻液的能力。如此一來，圖案化通道層上的導電層以形成源極與汲極時，通道不易受到蝕刻液的損傷，進而能夠製造出高品質且低成本的薄膜電晶體。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1E為本發明一實施例之薄膜電晶體製造方法的示意圖。請參照圖1A，首先，提供基板110。基板110可為透光基板、不透光/反光基板或軟性基板。透光基板的材質例如玻璃、石英、或其它可適用的材料。不透光/反光基板的材質可為導電材料、晶圓、陶瓷或其它可適用的材料。軟性基板的材質可為聚醯亞胺(Polyimide, PI)、聚萘二甲酸乙二醇酯（Polyethylene Naphthalate, PEN）、聚醚碸(Polyethersulfone, PES)或其它可適用的材料。接著，在基板110上形成閘極G。在本實施例中，閘極G例如為金屬材料，但本發明不限於此，在其他實施例中，閘極G也可以使用其他導電材料（例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層）。然後，在基板110上形成絕緣層120，以覆蓋閘極G。絕緣層120的材料可為無機材料（例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層）、有機材料或上述之組合。基板110、閘極G與絕緣層120可稱為基材A。接著，可選擇性地清潔基材A，以去除基材A上的雜質，但本發明不以此為限。
請參照圖1B，接著，將基材A置入濺鍍機台的腔室C中。並且，在以電漿所產生的離子轟擊氧化銦鎵鋅濺鍍靶材IGZO之前，將基材A加熱至攝氏200度以上。接著，於製程溫度高於攝氏200度、氧氣O 2流量高於60sccm（standard cubic centimeter per minute）以及氬氣Ar流量低於20sccm的條件下，藉由電漿所產生的離子i轟擊氧化銦鎵鋅濺鍍靶材IGZO，以於基材A上形成結晶氧化銦鎵鋅半導體層130。換言之，在本實施例中，主要是利用氧氣做為產生電漿的氣體，並配合上高製程溫度（高於攝氏200度），以使氧化銦鎵鋅濺鍍靶材IGZO上的IGZO分子得到足夠能量，進而在基材A上沉積出『結晶』氧化銦鎵鋅半導體層130。
在本實施例中，以電漿所產生的離子i轟擊氧化銦鎵鋅濺鍍靶材IGZO期間，製程溫度例如是介於攝氏200度至攝氏270度之間，而氬氣Ar流量例如是低於5sccm，氧氣O 2流量例如是低於100sccm。但本發明不以此為限，在其他實施例中，所述製程溫度、氬氣流量及氧氣流量也可落在其他適當範圍。
圖2為圖1B之結晶氧化銦鎵鋅半導體層130的穿透式電子顯微鏡(Transmission Electron Microscopy, TEM)繞射影像。圖3為習知氧化銦鎵鋅半導體層的TEM繞射影像。習知的氧化銦鎵鋅半導體層與結晶氧化銦鎵鋅半導體層130的製程差異在於：習知的氧化銦鎵鋅半導體層是在氧氣流量幾乎為0sccm以及氬氣Ar流量為145sccm的條件下，藉由電漿所產生的離子轟擊氧化銦鎵鋅濺鍍靶材IGZO而形成的。比較圖2與圖3可知，本實施例之結晶氧化銦鎵鋅半導體層130的TEM繞射影像具有明顯的建設性光斑P，而習知氧化銦鎵鋅半導體層的TEM繞射影像無明顯的建設性光斑。換言之，圖2可佐證，於製程溫度高於攝氏200度、氧氣O 2流量高於60sccm以及氬氣Ar流量低於20sccm的條件下，藉由電漿所產生的離子i轟擊氧化銦鎵鋅濺鍍靶材IGZO，確實可在基材A上形成結晶品質良好的結晶氧化銦鎵鋅半導體層130。
圖4為圖1B之結晶氧化銦鎵鋅半導體層130的X光繞射（X-ray Diffraction；XRD）圖譜。圖5為習知氧化銦鎵鋅半導體層的X光繞射圖譜。比較圖4與圖5可知，結晶氧化銦鎵鋅半導體層130的X光繞射圖譜在掃描角度為30~40度區間的繞射強度（約140單位強度）遠高於知氧化銦鎵鋅半導體層的繞射強度（約67單位強度）。換言之，圖4也可佐證，於製程溫度高於攝氏200度、氧氣O 2流量高於60sccm以及氬氣Ar流量低於20sccm的條件下，藉由電漿所產生的離子i轟擊氧化銦鎵鋅濺鍍靶材IGZO，確實可在基材A上形成結晶品質良好的結晶氧化銦鎵鋅半導體層130。
請參照圖1B及圖1C，從濺鍍機台的腔室C中取出基材A以及其上的結晶氧化銦鎵鋅半導體層130後，圖案化結晶氧化銦鎵鋅半導體層130，以使部份的結晶氧化銦鎵鋅半導體層130留在基板110上。留在基板110上的部份結晶氧化銦鎵鋅半導體層130可做作為薄膜電晶體的通道層130a。通道層130a與閘極重疊。請參照圖1D，接著，在基板110上形成導電層140，以覆蓋通道層130a。在本實施例中，導電層140例如為金屬材料，但本發明不限於此，在其他實施例中，導電層140也可以使用其他導電材料（例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層）。請參照圖1D及圖1E，接著，圖案化導電層140，以形成源極S與汲極D，其中源極S與汲極D彼此分離且分別與通道層130a的二端直接接觸且電性連接。於此便完成了本實施例的薄膜電晶體TFT。
舉例而言，在本實施例中，可利用溼式蝕刻程序（wet etching process）圖案化導電層140，以形成源極S與汲極D。值得一提的是，由於通道層130a的材質為『結晶』氧化銦鎵鋅半導體層130，因此通道層130a具有抗蝕刻液的能力。如此一來，利用溼式蝕刻程序圖案化導電層140以形成源極S、汲極D時，通道層130a的結晶架構可抵抗溼式蝕刻程序中所使用之蝕刻液的侵蝕，而使通道層130a不易受損。舉例而言，圖案化導電層140的材料為鉬/鋁/鉬的組成時，利用鋁酸進行溼式蝕刻程序以形成源極S與汲極D，通道層130a的結晶架構可抵抗鋁酸的侵蝕，而避免通道層130a受損。換言之，本實施例之薄膜電晶體的製造方法可以利用製程時間短、成本低之溼式蝕刻程序圖案化出源極S與汲極D，並兼顧最終形成之通道層130a的品質，進而製作出品質佳且成本低的薄膜電晶體TFT。
如圖1E所示，在本實施例中，閘極G位於通道層130a下上方，意即，本實施例的薄膜電晶體TFT可為底部閘極型薄膜電晶體（bottom gate TFT）。然而，本發明的結晶氧化銦鎵鋅半導體層及薄膜電晶體的製造方法並不限於僅能用以製造底部閘極型薄膜電晶體，本發明的結晶氧化銦鎵鋅半導體層及薄膜電晶體製造方法亦可用於製造其他型式的薄膜電晶體或其他半導體元件，以下以圖6A～圖6E為例說明之。
圖6A～圖6E為本發明另一實施例之薄膜電晶體製造方法的示意圖。圖6A～圖6E的薄膜電晶體製造方法與圖1A～圖1E的薄膜電晶體製造方法類似，因此相同或相對應的元件以相同或相對應的標號表示。圖6A～圖6E之薄膜電晶體製造方法與圖1A～圖1E之薄膜電晶體製造方法的差異在於：二者形成閘極G的時間點不同。以下主要就此差異處做說明，二者相同處還請依照圖6A~圖6E中的標號對應地參照前述說明，於此便不再重述。
請參照圖6A，首先，提供基板110，基板110可視為一種基材A’。請參照圖6B，接著，將基材A’置入濺鍍機台的腔室C中，並且，在以電漿所產生的離子轟擊氧化銦鎵鋅濺鍍靶材IGZO之前，將基材A’加熱至攝氏200度以上。接著，於製程溫度高於攝氏200度、氧氣O 2流量高於60sccm以及氬氣Ar流量低於20sccm的條件下，藉由電漿所產生的離子i轟擊氧化銦鎵鋅濺鍍靶材IGZO，以於基材A’上形成結晶氧化銦鎵鋅半導體層130。
請參照圖6B及圖6C，從濺鍍機台的腔室C中取出基材A’以及基材A’上的結晶氧化銦鎵鋅半導體層130之後，圖案化結晶氧化銦鎵鋅半導體層130，以使部份的結晶氧化銦鎵鋅半導體層130留在基板110上。留在基板110上的部份結晶氧化銦鎵鋅半導體層130可做作為薄膜電晶體的通道層130a’。請參照圖6C，接著，在基板110上形成導電層140，以覆蓋通道層130a’。請參照圖6C及圖6D，接著，圖案化導電層140，以形成源極S與汲極D，其中源極S與汲極D彼此分離且分別與通道層130a’的二端直接接觸且電性連接。請參照圖6E，接著，在基板110上形成絕緣層150，以覆蓋源極S與汲極D。絕緣層150的材料可為無機材料（例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層）、有機材料或上述之組合。然後，在絕緣層150上形成與通道層130a’重疊的閘極G，於此便完成了本實施例的薄膜電晶體TFT’。
如圖6E所示，在本實施例中，閘極G位於通道層130a’上方，意即，本實施例的薄膜電晶體可為頂部閘極型薄膜電晶體（top gate TFT）。然而，需說明的是，本發明的結晶氧化銦鎵鋅半導體層及薄膜電晶體製造方法並不限於僅能用以製造前述的頂部閘極型及底部閘極型薄膜電晶體，本發明的結晶氧化銦鎵鋅半導體層及薄膜電晶體製造方法亦可用於製造其他型式的薄膜電晶體（例如：雙閘極薄膜電晶體等）或其他半導體元件。本領域具有通常知識者根據前述說明應能夠利用本發明的結晶氧化銦鎵鋅半導體層及薄膜電晶體製造方法實現其他型式的薄膜電晶體及其他半導體元件，於此便不再逐一詳述。
綜上所述，在本發明一實施例的結晶氧化銦鎵鋅半導體層的製造方法中，結晶氧化銦鎵鋅半導體層是於製程溫度高於攝氏200度、氧氣流量高於60sccm以及氬氣流量低於20sccm的條件下，藉由電漿所產生的離子轟擊氧化銦鎵鋅濺鍍靶材所形成的。藉此，結晶氧化銦鎵鋅半導體層可具有良好的結晶品質，而具備抗蝕刻液的能力。
在本發明一實施例的薄膜電晶體製造方法中，薄膜電晶體製造的通道層是由上述結晶氧化銦鎵鋅半導體層圖案化出來的，因此通道層也具有抗蝕刻液的能力。如此一來，圖案化通道層上的導電層以形成源極與汲極時，通道層不易受到蝕刻液的損傷，進而能夠製造出高品質且低成本的薄膜電晶體。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
110‧‧‧基板
120、150‧‧‧絕緣層
130‧‧‧結晶氧化銦鎵鋅半導體層
130a、130a’‧‧‧通道層
140‧‧‧導電層
A、A’‧‧‧基材
Ar‧‧‧氬氣
C‧‧‧腔室
D‧‧‧汲極
G‧‧‧閘極
IGZO‧‧‧氧化銦鎵鋅濺鍍靶材
i‧‧‧離子
O2‧‧‧氧氣
P‧‧‧建設性光斑
S‧‧‧源極
TFT、TFT’‧‧‧薄膜電晶體
圖1A至圖1E為本發明一實施例之薄膜電晶體製造方法的示意圖。 圖2為圖1B之結晶氧化銦鎵鋅半導體層的TEM繞射影像。 圖3為習知氧化銦鎵鋅半導體層的TEM繞射影像。 圖4為圖1B之結晶氧化銦鎵鋅半導體層的X光繞射圖譜。 圖5為習知氧化銦鎵鋅半導體層的X光繞射圖譜。 圖6A～圖6E為本發明另一實施例之薄膜電晶體製造方法的示意圖。
110‧‧‧基板
120‧‧‧絕緣層
130‧‧‧結晶氧化銦鎵鋅半導體層
A‧‧‧基材
Ar‧‧‧氬氣
C‧‧‧腔室
G‧‧‧閘極
IGZO‧‧‧氧化銦鎵鋅濺鍍靶材
i‧‧‧離子
O2‧‧‧氧氣

Claims (7)

  1. 一種結晶氧化銦鎵鋅半導體層的製造方法，包括：於製程溫度介於攝氏200度至攝氏270度、氧氣流量介於60sccm至100sccm以及氬氣流量大於0sccm且低於20sccm的條件下，藉由電漿所產生的離子轟擊氧化銦鎵鋅濺鍍靶材以於一基板上形成一結晶氧化銦鎵鋅半導體層。
  2. 如申請專利範圍第1項所述的結晶氧化銦鎵鋅半導體層的製造方法，更包括：在以電漿所產生的離子轟擊該氧化銦鎵鋅濺鍍靶材之前，將該基板加熱至攝氏200度以上。
  3. 如申請專利範圍第1項所述的結晶氧化銦鎵鋅半導體層的製造方法，其中在以電漿所產生的離子轟擊該氧化銦鎵鋅濺鍍靶材期間，氬氣流量低於5sccm。
  4. 一種薄膜電晶體的製造方法，包括：於一基板上形成一閘極、一源極、一汲極以及一結晶氧化銦鎵鋅半導體層，其中該結晶氧化銦鎵鋅半導體層是於製程溫度介於攝氏200度至攝氏270度、氧氣流量介於60sccm至100sccm以及氬氣流量大於於0sccm且低於20sccm的條件下，藉由電漿所產生的離子轟擊氧化銦鎵鋅濺鍍靶材所形成。
  5. 如申請專利範圍第4項所述的薄膜電晶體的製造方法，更包括： 在以電漿所產生的離子轟擊該氧化銦鎵鋅濺鍍靶材之前，將該基板加熱至攝氏200度以上。
  6. 如申請專利範圍第4項所述的薄膜電晶體的製造方法，其中在以電漿所產生的離子轟擊該氧化銦鎵鋅濺鍍靶材期間，氬氣流量低於5sccm。
  7. 一種薄膜電晶體，為如申請專利範圍第4項所述的薄膜電晶體的製造方法所製作，該薄膜電晶體包括：該閘極；該結晶氧化銦鎵鋅半導體層，與該閘極重疊；該源極以及該汲極，分別與該結晶氧化銦鎵鋅半導體層的二端部分重疊且電性連接。
TW104131145A 2015-09-21 2015-09-21 一種結晶氧化銦鎵鋅半導體層及薄膜電晶體的製造方法 TWI542715B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW104131145A TWI542715B (zh) 2015-09-21 2015-09-21 一種結晶氧化銦鎵鋅半導體層及薄膜電晶體的製造方法
CN201510861616.2A CN105513947A (zh) 2015-09-21 2015-12-01 一种结晶氧化铟镓锌半导体层及薄膜晶体管的制造方法
US15/254,201 US20170084458A1 (en) 2015-09-21 2016-09-01 Method of fabricating crystalline indium-gallium-zinc oxide semiconductor layer and thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104131145A TWI542715B (zh) 2015-09-21 2015-09-21 一種結晶氧化銦鎵鋅半導體層及薄膜電晶體的製造方法

Publications (2)

Publication Number Publication Date
TWI542715B true TWI542715B (zh) 2016-07-21
TW201712134A TW201712134A (zh) 2017-04-01

Family

ID=55721836

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104131145A TWI542715B (zh) 2015-09-21 2015-09-21 一種結晶氧化銦鎵鋅半導體層及薄膜電晶體的製造方法

Country Status (3)

Country Link
US (1) US20170084458A1 (zh)
CN (1) CN105513947A (zh)
TW (1) TWI542715B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10840380B2 (en) 2018-04-19 2020-11-17 Au Optronics Corporation Active device substrate and manufacturing method thereof

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021088727A (ja) * 2018-03-20 2021-06-10 日新電機株式会社 成膜方法
CN108766972B (zh) * 2018-05-11 2021-10-22 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板
CN115274695A (zh) * 2022-07-08 2022-11-01 深圳市华星光电半导体显示技术有限公司 阵列基板及阵列基板的制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7404877B2 (en) * 2001-11-09 2008-07-29 Springworks, Llc Low temperature zirconia based thermal barrier layer by PVD
WO2004066415A2 (en) * 2003-01-23 2004-08-05 The Penn State Research Foundation Thin film semi-permeable membranes for gas sensor and catalytic applications
KR101932576B1 (ko) * 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9478668B2 (en) * 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
CN102651341B (zh) * 2012-01-13 2014-06-11 京东方科技集团股份有限公司 一种tft阵列基板的制造方法
US9012261B2 (en) * 2013-03-13 2015-04-21 Intermolecular, Inc. High productivity combinatorial screening for stable metal oxide TFTs
CN103839950B (zh) * 2014-02-12 2017-04-19 南京中电熊猫液晶显示科技有限公司 Tft‑lcd阵列基板及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10840380B2 (en) 2018-04-19 2020-11-17 Au Optronics Corporation Active device substrate and manufacturing method thereof

Also Published As

Publication number Publication date
US20170084458A1 (en) 2017-03-23
TW201712134A (zh) 2017-04-01
CN105513947A (zh) 2016-04-20

Similar Documents

Publication Publication Date Title
TWI416737B (zh) 薄膜電晶體及其製造方法
TWI374546B (en) Method of manufacturing thin film transistor, thin film transistor, and display unit
JP5015473B2 (ja) 薄膜トランジスタアレイ及びその製法
KR101345376B1 (ko) ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101522481B1 (ko) 어레이 기판을 제조하는 방법, 어레이 기판 및 표시 장치
US9236405B2 (en) Array substrate, manufacturing method and the display device thereof
CN104362125B (zh) 阵列基板及其制作方法、显示装置
CN104167418B (zh) 一种阵列基板、制造方法及液晶显示面板
CN110867458B (zh) 金属氧化物半导体薄膜晶体管阵列基板及制作方法
JP2008205469A (ja) 薄膜トランジスタ及びその製造方法
US20140175423A1 (en) Thin film transistor array panel and method of manufacturing the same
TWI542715B (zh) 一種結晶氧化銦鎵鋅半導體層及薄膜電晶體的製造方法
WO2016201609A1 (zh) 金属氧化物薄膜晶体管、显示面板及两者的制备方法
GB2557844A (en) Liquid crystal display panel, array substrate, and manufacturing method therefor
WO2013063971A1 (zh) 薄膜晶体管阵列基板
JP2019537282A (ja) アレイ基板とその製造方法及び表示装置
KR20150004536A (ko) 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법
US10141451B2 (en) Electrode layer, thin film transistor, array substrate and display apparatus having the same, and fabricating method thereof
WO2020228180A1 (zh) 阵列基板和阵列基板的制备方法
TWI593024B (zh) 薄膜電晶體的製造方法
CN109524476A (zh) 氧化物薄膜晶体管的制备方法及阵列基板的制备方法
WO2016123979A1 (zh) 薄膜晶体管及其制备方法、阵列基板和显示装置
CN103820784A (zh) 刻蚀剂组合物、金属图案的形成方法和阵列基板的制法
CN104319278A (zh) 阵列基板、显示面板和阵列基板的制作方法
CN104766802A (zh) 液晶显示面板、阵列基板及其薄膜晶体管的制造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees