TWI438891B

TWI438891B - 記憶體元件

Info

Publication number: TWI438891B
Application number: TW97125603A
Authority: TW
Inventors: Ta Wei Lin; Wen Jer Tsai
Original assignee: Macronix Int Co Ltd
Priority date: 2008-07-07
Filing date: 2008-07-07
Publication date: 2014-05-21
Also published as: TW201003901A

Description

記憶體元件

本發明是有關於一種記憶單元，且特別是有關於一種動態隨機存取記憶(dynamic random access，DRAM)單元。

大容量、高速和低能耗的記憶體元件的需求不斷增長。通常有兩種記憶體元件，即靜態隨機存取記憶體(static random access，SRAM)元件和動態隨機存取記憶體元件。雖然SRAM可在很高速度下運作，但是由於其為六電晶體(6T)單元結構，因此在大型積體電路(large－scale integration，LSI)上可能佔用很大面積。而且，由於單元電晶體之間的匹配問題，要縮小SRAM單元的面積很困難。由一個電晶體和一個電容器(1T/1C)組成的DRAM單元可具有相對較小的單元尺寸和相對高的運作速度。然而，傳統的1T/1C DRAM單元可能面臨一個問題，即由於元件的特徵尺寸減小，可能需要用於堆疊式電容器的新型材料，如高介電常數薄膜，或需要用於與垂直形狀的存取電晶體結合的溝渠式電容的高深寬比溝渠。為了克服這個問題，已經使用了多種方法。方法之一是使用包括堆疊式穿隧電晶體的增益單元(gain cell)。另一個方法是磁性隨機存取記憶體(magnetic random access)。然而，前者可能需要新的元件結構，而後者則要將新的材料引進到金屬氧化物半導體(metal－oxide－semiconductor，MOS)製程中，這意味著需要花很長時間才能將二者導入大規模記憶體的生產。

考慮到這種情况，提供了另一種叫做無電容(capacitor－less)1T DRAM或浮置體單元(floating－body cellFBC)的記憶體。這種新記憶體單元使用了部份空乏(partially depleted，PD)的絕緣層上覆矽(silicon－on－insulator，SOI)金屬氧化物半導體場效應電晶體(metal－oxide－semiconductor，MOSFET)的浮置體作為儲存節點。因此，1T DRAM單元可以不需要複雜的儲存電容器，這意味著1T DRAM單元可與邏輯元件具有很好的製程兼容性。

圖1A和圖1B顯示了處於不同狀態下的先前技術的1T DRAM單元10的示意圖。1T DRAM單元10包括源極區域11、汲極區域12、閘極區域13、單元體15和埋入氧化(buried oxide，Box)層14，其中源極區域11、汲極區域12和單元體15都包含矽。圖1A以圖式顯示了處於邏輯“1”狀態的1T DRAM單元10，而圖1B以圖式顯示了處於邏輯“0”狀態的1T DRAM單元10。根據先前技術，對於1T DRAM單元 10，邏輯“1”狀態可通過閘極引發汲極漏電流(gate induced drain leakage，GIDL)或撞擊游離(II)的方式寫入。邏輯“0”狀態可通過PN接合的正向偏壓完成，其存在於源極－本體接合和汲極－本體接合。因此，當臨界電壓(threshold voltage，Vth)改變時，1T DRAM單元10可以感應到多數載子(電洞)是否在浮置體內堆積。將源極設定在0伏特，汲極連接到位元線，並將閘極連接到字元線。當多餘的電洞存在於浮置體內並且Vth降低時，可將單元狀態視為“1”。另一方面，當多餘的電洞被本體－汲極接合上的正向偏壓清除出浮置體外且Vth升高時，可將單元狀態視為“0”。可以在線性電流區域感應“1”和“0”狀態之問的汲極電流差異，以免改變II電流形成的電洞的數量。通過在線性電流區域內執行讀取操作，1T DRAM單元可在更新間隔期間完成非破壞性的讀取操作。

1T DRAM單元不需要複雜的儲存電容器，這可以節省單元的尺寸。然而，有必要為1T DRAM單元提供良好的記憶體資料保存和/或足夠的寫入速度。

多數個實施例可包括記憶體元件。在一個實施例中，記憶體元件包括：第一摻質類型的源極區域和汲極區域，源極區域和汲極區域包括第一半導體材料；第二摻質類型的本體區域，本體區域介於源極區域和汲極區域之間，本體區域包括第二半導體材料；在至少本體區域之上的閘極介電層；和在閘極介電層之上的包含導電材料的閘極。特別地，第一半導體材料和第二半導體材料的其中之一與第一半導體材料和第二半導體材料的其中另一個晶格匹配，並且具有比第一半導體材料和第二半導體材料的其中另一個的能隙小的能隙。

一個實施例包括操作記憶體元件的方法，記憶體元件可具有設在源極區域和汲極區域之間的本體區域；在本體區域之上的閘極介電層；和在閘極介電層之上的閘極。在一個實施例中，操作記憶體元件的方法可包括施加汲極電壓和第一閘極電壓，以將第一狀態指示信號寫入記憶體元件中；和施加第二閘極電壓並加正向偏壓於本體－汲極接合(junction)或本體－源極接合，以將第二狀態指示信號寫入記憶體元件中。

現在，將詳細參考所附圖式所示的本發明的實例。如有可能，在全部的圖式中將使用相同的參考標記表示相同或相似的部份。雖然已經參考特定的範例性實施例對本發明的實施例作了描述，但是很顯然，在不脫離本發明更廣泛之精神和範圍的前提下，當可對這些實施例作多種修改與變更。因此，應將說明書和圖式看作是說明性的而非限制性的含義。

圖2A到圖2F是顯示根據本發明的一個實例製造一個電晶體(1T)p型金屬氧化物半導體(PMOS)單元的示意截面圖。參考圖2A，可在基板(未示出)上形成絕緣層，如埋入氧化(Box)層21，並且可在上面依序提供n型矽層22、閘極氧化層23和重摻雜p型(p＋)多晶矽層24。可在p＋多晶矽層24之上提供可作為硬罩幕層的氧化層25和氮化矽(SiN)層26。在各種實施例中，可提供其它相似的材料來替代氮化矽層26所用的氮化矽。

參考圖2B，可在SiN層26上形成圖案化的光阻(PR)層27，用於使p＋多晶矽層24圖案化。參考圖2C，可使用圖案化的PR層27作為罩幕，通過蝕刻製程或其它合適的製程形成圖案化的SiN層26'和圖案化的氧化層25'。然後，可移除圖案化的PR層27。接下來，可使用圖案化的SiN層26'和圖案化的氧化層25'作為罩幕，通過蝕刻p＋多晶矽層24形成圖案化的p＋多晶矽層24'。可沿圖案化的p＋多晶矽層24'的兩側形成側壁間隙壁28。在一個實例中，側壁間隙28可包括氧化物襯層，而在另一個實例中，可包括氧化物襯層和沿著氧化物襯層的氮化物間隙壁。接著，參考圖2D，可通過溝渠蝕刻製程或其它合適的製程形成圖案化的閘極氧化層23'和圖案化的n型矽層22'。

參考圖2E，半導體層29可沈積或磊晶成長然後被平坦化。半導體層29可包括半導體材料，其晶格可與矽晶格匹配，且其能隙可比矽的能隙小。在一個實例中，半導體層29可包括矽鍺(SiGe)或結晶SiGe。參考圖2F，半導體層29可被回蝕，且可執行p＋植入製程，以形成一對p＋擴散區域29'，其用作PMOS單元的源極區域和汲極區域。然後，可移除圖案化的SiN層26'和圖案化的氧化層25'。

與傳統的包括矽單元體和矽汲極/源極區域的PMOS單元相比，本發明的PMOS單元的單元體內的矽和汲極/源極區域內的半導體SiGe的使用為源極/汲極區域內的導電帶(Ec)和價能帶(Ev)之間提供了更小的能隙。因此，由於在p＋汲極區域的能隙更小，在相同的偏壓條件下，當通過產生於閘極到汲極重疊p＋區域的帶對帶穿隧(band－to－band tunneling)機制(即BTBT)(或閘極引發汲極漏電流(GIDL))寫入邏輯“1”時，其可以比先前技術更有效地將電子注入到當前的PMOS單元的單元體內。而且，由於圖4A所示的本體區域內的導電帶邊緣(Ec)更低，儲存在當前的PMOS單元的單元體內的電子可通過源極/汲極區域和單元體之間的異質接合受到很好的約束。可防止電子洩漏到源極區域和汲極區域。因此，通過這種或類似的結構可提高資料保存的可靠度。

在其他範例性實施例中，PMOS單元的汲極區域和源極區域內的材料(如SiGe或結晶SiGe)可由其它的半導體材料代替，其晶格與矽的晶格相匹配，其能隙比矽的能隙小，且其導電帶邊緣比矽的導電帶邊緣高。

圖3是顯示根據本發明的一個實例的1T n型金屬氧化物半導體(NMOS)單元30的示意截面圖。參考圖3，NMOS單元30可包括基板(未示出)上的埋入氧化層31、在埋入氧化層31之上的用作NMOS單元30的單元體的p型SiGe層32、用作NMOS單元30的源極區域和汲極區域的重摻雜n型(n＋)矽區域39、在p－SiGe層32之上的閘極氧化層33以及用作NMOS單元30的閘極的n＋多晶矽層34。NMOS單元30可用類似於圖2A到圖2F中的方法製造，因此在此不再討論。

NMOS單元30的汲極/源極區域內的矽和單元體內的SiGe的使用可具有以下好處。當通過通道電流引發的撞擊游離寫入邏輯“1”時，構成強電場的空乏區可存在於汲極區域附近的本體內。由於本體區域內的能隙較小，通過撞擊游離可更有效地產生電子－電洞對。電子流入汲極而電洞停留在NMOS單元30的單元體32內。而且，由於圖4B所示的本體區域內的價能帶邊緣更高，在邏輯“1”狀態下儲存於NMOS單元30的單元體32內的電洞可由NMOS單元30的汲極/源極區域39和單元體32之間的異質接合約束。因此，可防止電洞洩漏到源極區域和汲極區域。資料保存的可靠度也因此得到提高。

如上所示，記憶體元件的製造方法因此可包括：提供基板21；在基板21上形成第一半導體材料和第一摻質類型的本體區域22；形成第二半導體材料的源極區域和汲極區域29'，其中，源極區域和汲極區域29'為第二摻質類型，且本體區域22介於源極區域和汲極區域29'之間；在本體區域22之上形成閘極介電層23；並在閘極介電層23之上形成閘極24。在一些實例中，第一半導體材料可包括矽，而第二半導體材料可與矽晶格匹配並可具有比矽的能隙小的能隙。在一個實例中，第二半導體材料可包括矽鍺。或者，也可以是相反的，即第二半導體材料可包括矽，而第一半導體材料可與矽晶格匹配並可具有比矽的能隙小的能隙。在一個實例中，第一半導體材料可包括矽鍺。在一些實例中，基板可包括埋入氧化層，例如具有形成於其上的埋入氧化層的半導體基板。

因此，如圖2F或圖3所示，記憶體元件可包括：第一摻質類型的源極區域和汲極區域29'，且包括或使用第一半導體材料；第二摻質類型的本體區域22，其介於源極區域和汲極區域29'之間，並可包括或使用第二半導體材料；位於至少本體區域22之上的閘極介電層23；和在閘極介電層23之上的包含導電材料的閘極24。特別地，第一半導體材料和第二半導體材料的其中之一與第一半導體材料和第二半導體材料的其中另一個晶格匹配，並且具有比第一半導體材料和第二半導體材料的其中另一個的能隙小的能隙。在一些實例中，具有較小能隙的材料的導電帶邊緣可以比具有較大能隙的材料的導電帶邊緣高。在一些實例中，具有較小能隙的材料的價能帶邊緣可以比具有較大能隙的材料的價能帶邊緣更高。在一些實例中，具有較小能隙的材料的導電帶邊緣可以比具有較大能隙的材料的導電帶邊緣高，且具有較小能隙的材料的價能帶邊緣可以比具有較大能隙的材料的價能帶邊緣高。在一些實例中，具有較小能隙的材料可以是p型摻雜。

在一個實例中，第一半導體材料可以是Si，而第二半導體材料可以是矽鍺。另外，第一半導體材料可以是矽鍺，而第二半導體材料可以是矽。第一半導體材料和第二半導體材料可以有多種組合。在一些實例中，具有較小能隙的半導體材料可具有P型摻質，而具有較大能隙的半導體材料可具有N型摻質。在一些實例中，具有較大能隙的半導體材料的導電帶邊緣可以比具有較小能隙的半導體材料的導電帶邊緣低。在其它一些實例中，具有較大能隙的半導體材料的價能帶邊緣可以比具有較小能隙的半導體材料的價能帶邊緣低。

第一摻質類型可是P型和N型的其中之一，而第二摻質類型可是P型和N型的其中另一個。在一些實例中，P型摻雜區域由SiGe構成。記憶體元件可包括在汲極區域和源極區域29，以及本體區域22之下的埋入氧化層21。在一個實例中，閘極介電層或閘極氧化(GOX)層23可包括氧化矽(SiO_x )。

在操作記憶體元件時，可根據源極區域和汲極區域29'以及本體區域22的材料使用不同的操作方法。通常，記憶體元件可具有以上所示的結構，如具有設於源極區域'和汲極區域29'之間的本體區域22、位於本體區域22之上的閘極介電層23和位於閘極介電層23之上的閘極24。在一個實例中，操作方法可包括施加汲極電壓和第一閘極電壓，將第一狀態指示信號寫入記憶體元件中；和施加第二閘極電壓並加正向偏壓於本體－汲極接合或本體－源極接合，將第二狀態指示信號寫入記憶體元件中。特別地，施加汲極電壓和第一閘極電壓以寫入第一狀態指示信號，在NMOS元件的情況下可導致通道電流引發的撞擊游離以將電洞注入到本體區域內，或在PMOS元件的情況下可導致帶對帶穿隧以將電子注入到本體區域內。在一些實例中，儲存於本體區域內的第一狀態指示信號受本體－汲極接合和本體－源極接合的異質接合的約束。操作方法可分別適用於具有源極/汲極區域和本體區域的PMOS和NMOS記憶體元件，其使用或包括摻雜的SiGe，如PMOS中的P－SiGe源極/汲極或NMOS中的P－SiGe本體。

在描述本發明的代表實例時，本說明書以特定順序步驟展示了本發明的方法和/或製程。然而，當方法或製程不依賴於本文所提出的步驟的特定順序時，不應將方法或製程限定於所述的步驟的特定順序。習知此項技藝者應當理解，可採用其它順序的步驟。因此，不應將本說明書所提出的特定順序的步驟理解為對申請專利範圍的限制。另外，不應將針對本發明的方法和/或製程的申請專利範圍限定在所述的執行步驟的順序，且習知此項技藝者可輕易理解，在不脫離本發明之精神和範圍的前提下，可以改變順序。

10‧‧‧1T DRAM單元

11‧‧‧源極區域

12‧‧‧汲極區域

13‧‧‧閘極區域

14‧‧‧埋入氧化層

15‧‧‧單元體

21‧‧‧埋入氧化層

22‧‧‧n型矽層

22'‧‧‧n型矽層

23‧‧‧閘極氧化層

23'‧‧‧閘極氧化層

24‧‧‧p＋多晶矽層

24'‧‧‧p＋多晶矽層

25‧‧‧氧化層

25'‧‧‧氧化層

26‧‧‧氮化矽層

26'‧‧‧氮化矽層

27‧‧‧光阻層

28‧‧‧側壁間隙壁

29‧‧‧半導體層

29'‧‧‧源極區域和汲極區域

30‧‧‧NMOS單元

31‧‧‧埋入氧化層

32‧‧‧p型SiGe層

33‧‧‧閘極氧化層

34‧‧‧n＋多晶矽層

39‧‧‧n型(n＋)矽區域

圖1A和圖1B是顯示處於不同狀態下的先前技術的 1T DRAM單元的示意圖。

圖2A到圖2F是顯示根據本發明的一個實施例的製造1T PMOS單元的方法的示意截面圖。

圖3是顯示根據本發明的一個實施例的1T NMOS單元的示意截面圖。

圖4A是顯示根據本發明的一個實施例的PMOS單元的帶圖的示意圖，其顯示了提升了資料保存的在本體和源極/汲極區域之間的導電帶邊緣能隙差。

圖4B是顯示根據本發明的一個實施例的NMOS單元的帶圖的示意圖，其顯示了提升了資料保存的在本體和源極/汲極區域之間的價能帶邊緣能隙差。