TWI435421B - 半導體封裝結構 - Google Patents

Description

半導體封裝結構

本發明是有關於一種封裝結構，且特別是有關於一種半導體封裝結構。

在現今資訊爆炸的時代，積體電路已與日常生活有密不可分的關係，無論在食衣住行育樂方面，都常會用到積體電路元件所組成之產品。隨著電子科技的不斷演進，更人性化、功能性更複雜之電子產品不斷推陳佈新，然而各種產品無不朝向輕、薄、短、小的趨勢設計，以提供更便利舒適的使用。

對一般的半導體記憶體而言，如動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)，其晶片所使用之封裝的方式，目前主要有小型J型外引腳封裝(Small Outline J-Lead，SOJ)，與小型外引腳封裝(Thin Small Outline Package，TSOP)兩種。

然而，在小型J型外引腳封裝或小型外引腳封裝中，就導線架(lead frame)而言，又可區分為晶片上有導腳封裝(Lead On Chip，LOC)，主要做為動態隨機存取記憶體之封裝結構，其優點為傳輸速度快、散熱佳、以及結構小。圖1為習知之小型外引腳封裝架構剖面示意圖。如圖1所示，以習知晶片上有導腳封裝為例，其中晶片108係利用黏著層110固定於導腳109下，再覆蓋以封裝膠體(Epoxy Mold Compound，EMC)，具有上膠體106及下膠體102，以封裝成型。上膠體106具有厚度116，而下膠體102具有厚度114，而厚度116與厚度114之比例為1：3，封裝後會因上下膠體的厚度及體積不同，因此上膠體106與下膠體102在冷凝時收縮量亦不同，而導致整個封裝構件產生扭曲變形(warpage)。

本發明提供一種半導體封裝結構，可防止封裝膠體在冷凝時因上下膠體收縮量不同而造成封裝結構扭曲變形。

本發明提出一種半導體封裝結構，包括一導線架、至少一晶片及一封裝膠體。晶片設置於導線架上並與導線架電性連接，其中導線架具有最遠離晶片之一第一表面，而晶片具有最遠離導線架之一第二表面。封裝膠體包覆晶片及部分導線架，其中導線架的第一表面與晶片的第二表面定義出一中心平面，封裝膠體以中心平面為界區分為一第一上膠體部及一第一下膠體部，且第一上膠體部與第一下膠體部的體積比值介於0.8至1.2之間，中心平面平行於第一表面及第二表面，且第一表面至第二表面的最短距離的中心點位於中心平面上。

在本發明之一實施例中，上述之導線架包括一晶片座以及多個環繞晶片座的引腳，晶片配置於晶片座上，而各引腳區分為一內引腳部以及一外引腳部，封裝膠體包覆晶片、晶片座以及內引腳部，且暴露出外引腳部。

在本發明之一實施例中，上述之半導體封裝結構更包括一黏著層，配置於晶片與導線架之晶片座之間，用以黏著晶片及導線架。

在本發明之一實施例中，上述之各外引腳部具有平行中心平面的一第一延伸部與一第二延伸部以及垂直封裝膠體之側壁的一第三延伸部，第三延伸部位於第一延伸部與第二延伸部之間，且第一延伸部連接封裝膠體。

在本發明之一實施例中，上述之外引腳部的第一延伸部高於中心平面，而晶片配置於導線架的下方，且第一延伸部定義出一參考平面，以將封裝膠體區分為一第二上膠體部以及一第二下膠體部，第二上膠體部與第二下膠體部的體積比為1：2.25。

在本發明之一實施例中，上述之導線架為一上凹式導線架。

在本發明之一實施例中，上述之外引腳部的第一延伸部對齊中心平面，而晶片配置於導線架的上方，且第一延伸部定義出一參考平面，以將封裝膠體區分為一第三上膠體部以及一第三下膠體部，第三上膠體部與第三下膠體部的體積比為1：1。

在本發明之一實施例中，上述之導線架為一下凹式導線架。

在本發明之一實施例中，上述之晶片之數量為多個晶片，晶片彼此交錯堆疊於導線架上，且最遠離導線架的晶片具有第二表面。

在本發明之一實施例中，上述之半導體封裝結構更包括至少一銲線，連接於晶片與導線架之間，其中晶片透過銲線與導線架電性連接，而封裝膠體包覆銲線。

在本發明之一實施例中，上述之各晶片的表面積至少大於140mm² 。

基於上述，本發明利用導線架最遠離晶片之第一表面，以及晶片最遠離導線架之第二表面定義出一中心平面，封裝膠體以中心平面為界，區分為上膠體部及下膠體部，且上膠體部及下膠體部的體積比介於0.8至1.2之間，使上膠體部與下膠體部之體積比例平衡，在冷凝時收縮量相似，故可防止半導體封裝結構之扭曲變形。因此，本發明可確實提升半導體封裝結構之封裝良率。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖2為本發明一實施例之半導體封裝結構之剖面示意圖。請參考圖2，在本實施例中，半導體封裝結構100包括一導線架110、至少一晶片120及一封裝膠體130。晶片120設置於導線架110上並與導線架110電性連接。晶片120可為動態隨機存取記憶體(DRAM)、唯讀記憶體(ROM)、靜態隨機存取記憶體(SRAM)、快閃記憶體(flash memory)、邏輯電路晶片(LOPIC)或類比晶片(ANALOG)等各種積體電路晶片。其中，導線架110具有最遠離晶片120之一第一表面112，而晶片120具有最遠離導線架110之一第二表面122。在本實施例中，晶片120的數量為兩個，在本發明之其他實施例中，晶片120的數量可為多個，例如：兩個、四個或六個，彼此交錯堆疊於導線架110上，且最遠離導線架110的晶片120具有第二表面122。

承上述，封裝膠體130包覆晶片120及部分導線架110，其中導線架110的第一表面112與晶片120的第二表面122定義出一中心平面CP。其中，中心平面CP平行於第一表面112及第二表面122，且第一表面112至第二表面122的最短距離D的中心點位於中心平面CP上。封裝膠體130以中心平面CP為界，區分為一第一上膠體部132及一第一下膠體部134，且第一上膠體部132與第一下膠體部134的體積比值介於0.8至1.2之間。封裝膠體130的材料可為環氧樹脂(epoxy)等絕緣材質，而第一上膠體部132與第一下膠體部134的體積比值介於0.8至1.2之間可使其在冷凝時收縮量相似，而防止半導體封裝結構100於冷凝的過程中扭曲變形。需說明的是，在本實施例中，封裝膠體130的中心線CL(即封裝膠體130之上表面131與下表面133所定義出的中心線CL)不等於在此所定義之中心平面CP，如圖2所示中心線CL高於中心平面CP。

詳細而言，導線架110包括一晶片座114及多個環繞晶片座114的引腳116。晶片120配置於晶片座114上，而各引腳116區分為一內引腳部116a以及一外引腳部116b，封裝膠體130則包覆晶片120、晶片座114及內引腳部116a，且暴露出外引腳部116b，使半導體封裝結構100可透過外引腳部116b與其他電子元件電性連接。半導體封裝結構100更包括至少一銲線150及一黏著層140，銲線150連接於晶片120與導線架110之間，而晶片120即透過銲線150與導線架110電性連接，且封裝膠體130包覆銲線150。其中，銲線150可為金線、鋁線或其他金屬線。黏著層140配置於晶片120與導線架110之晶片座114之間，用以黏著晶片120及導線架110。值得注意的是，在各晶片120的表面積至少大於140mm² 的條件下，晶片120之間及晶片120與導線架110之間具有較好的表面結合度。

圖3為本發明另一實施例之半導體封裝結構之剖面示意圖。請參考圖3，實際而言，各外引腳116b部具有平行中心平面CP的一第一延伸部162與一第二延伸部164以及平行封裝膠體130之側壁的一第三延伸部166，第三延伸部166位於第一延伸部162與第二延伸部164之間並連接第一延伸部162與第二延伸部164，且第一延伸部162連接封裝膠體130。在本實施例之半導體封裝結構300中，導線架310為一上凹式導線架，意即，外引腳部116b的第一延伸部162高於中心平面CP，而晶片120配置於導線架310的下方，且第一延伸部162定義出一參考平面RP，以將封裝膠體130區分為一第二上膠體部172以及一第二下膠體部174，第二上膠體部172與第二下膠體部174的體積比為1：2.25。

圖4為本發明另一實施例之半導體封裝結構之剖面示意圖。請參考圖4，在本發明之另一實施例之半導體封裝結構400中，導線架410為一下凹式導線架，意即，外引腳部116b的第一延伸部162對齊中心平面CP，而晶片120配置於導線架410的上方，且第一延伸部162定義出一參考平面RP，以將封裝膠體130區分為一第三上膠體部176以及一第三下膠體部178，第三上膠體部與該第三下膠體部的體積比為1：1。由於本實施例之第一延伸部162對齊中心平面CP，故參考平面RP對齊於中心平面CP，而第三上膠體部176與第三下膠體部178的體積比亦近似於第一上膠體部132與第三下膠體部134的體積比。

如此配置，以中心平面CP將封裝膠體130區分為體積相似的第一上膠體部132及第一下膠體部134，使本發明之半導體封裝結構100、300、400可適用於一般的導線架110、上凹式導線架310及下凹式導線架410，而不會因導線架的型式不同而改變上膠體部132及下膠體部134的體積比值，造成其在冷凝的過程中因上膠體部132及下膠體部134的收縮量不等而導致半導體封裝結構100、300、400的扭曲變形。

綜上所述，本發明利用導線架最遠離晶片之第一表面，以及晶片最遠離導線架之第二表面定義出一中心平面，封裝膠體以此中心平面為界，區分為上膠體部及下膠體部，且上膠體部及下膠體部的體積比介於0.8至1.2之間，使上膠體部與下膠體部在冷凝時收縮量相似，故可防止半導體封裝結構之扭曲變形。因此，本發明可確實提升半導體封裝結構之封裝良率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、300、400．．．半導體封裝結構

110、310、410．．．導線架

112．．．第一表面

114．．．晶片座

116．．．引腳

116a．．．內引腳部

116b．．．外引腳部

120．．．晶片

122．．．第二表面

130．．．封裝膠體

131．．．上表面

132．．．第一上膠體部

133．．．下表面

134．．．第一下膠體部

140．．．黏著層

150．．．銲線

162．．．第一延伸部

164．．．第二延伸部

166．．．第三延伸部

172．．．第二上膠體部

174．．．第二下膠體部

176．．．第三上膠體部

178．．．第三下膠體部

CP．．．中心平面

CL．．．中心線

D．．．最短距離

RP．．．參考平面

圖1為習知之小型外引腳封裝架構剖面示意圖。

圖2為本發明一實施例之半導體封裝結構之剖面示意圖。

圖3為本發明另一實施例之半導體封裝結構之剖面示意圖。

圖4為本發明另一實施例之半導體封裝結構之剖面示意圖。

100．．．半導體封裝結構

110．．．導線架

112．．．第一表面

114．．．晶片座

116．．．引腳

116a．．．內引腳部

116b．．．外引腳部

120．．．晶片

122．．．第二表面

130．．．封裝膠體

131．．．上表面

132．．．第一上膠體部

133．．．下表面

134．．．第一下膠體部

140．．．黏著層

150．．．銲線

CP．．．中心平面

CL．．．中心線

D．．．最短距離

Claims (11)

1. 一種半導體封裝結構，包括：一導線架；至少一晶片，設置於該導線架上並與該導線架電性連接，其中該導線架具有最遠離該晶片之一第一表面，而該晶片具有最遠離該導線架之一第二表面；以及一封裝膠體，包覆該晶片及部分該導線架，其中該導線架的該第一表面與該晶片的該第二表面定義出一中心平面，該封裝膠體以該中心平面為界區分為一第一上膠體部及一第一下膠體部，且該第一上膠體部與該第一下膠體部的體積比值介於0.8至1.2之間，該中心平面平行於該第一表面及該第二表面，且該第一表面至該第二表面的最短距離的中心點位於該中心平面上。
2. 如申請專利範圍第1項所述之半導體封裝結構，其中該導線架包括一晶片座以及多個環繞該晶片座的引腳，該晶片配置於該晶片座上，而各該引腳區分為一內引腳部以及一外引腳部，該封裝膠體包覆該晶片、該晶片座以及該些內引腳部，且暴露出該些外引腳部。
3. 如申請專利範圍第2項所述之半導體封裝結構，更包括一黏著層，配置於該晶片與該導線架之該晶片座之間，用以黏著該晶片及該導線架。
4. 如申請專利範圍第2項所述之半導體封裝結構，其中各該外引腳部具有平行該中心平面的一第一延伸部與一第二延伸部以及平行該封裝膠體之側壁的一第三延伸部，該第三延伸部位於該第一延伸部與該第二延伸部之間，且該第一延伸部連接該封裝膠體。
5. 如申請專利範圍第4項所述之半導體封裝結構，其中該些外引腳部的該些第一延伸部高於該中心平面，而該晶片配置於該導線架的下方，且該些第一延伸部定義出一參考平面，以將該封裝膠體區分為一第二上膠體部以及一第二下膠體部，該第二上膠體部與該第二下膠體部的體積比為1：2.25。
6. 如申請專利範圍第5項所述之半導體封裝結構，其中該導線架為一上凹式導線架(upset leadframe)。
7. 如申請專利範圍第4項所述之半導體封裝結構，其中該些外引腳部的該些第一延伸部對齊該中心平面，而該晶片配置於該導線架的上方，且該些第一延伸部定義出一參考平面，以將該封裝膠體區分為一第三上膠體部以及一第三下膠體部，該第三上膠體部與該第三下膠體部的體積比為1：1。
8. 如申請專利範圍第7項所述之半導體封裝結構，其中該導線架為一下凹式導線架(downset leadframe)。
9. 如申請專利範圍第1項所述之半導體封裝結構，其中該至少一晶片之數量為多個晶片，該些晶片彼此交錯堆疊於該導線架上，且最遠離該導線架的該晶片具有該第二表面。
10. 如申請專利範圍第1項所述之半導體封裝結構，更包括至少一銲線，連接於該晶片與該導線架之間，其中該晶片透過該銲線與該導線架電性連接，而該封裝膠體包覆該銲線。
11. 如申請專利範圍第1項所述之半導體封裝結構，其中各該晶片的表面積至少大於140mm² 。