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TWI431772B - 用於高性能ｄｃ-ｄｃ輸出級的版圖佈局設計和設備 - Google Patents

用於高性能ｄｃ-ｄｃ輸出級的版圖佈局設計和設備 Download PDF

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TWI431772B
TWI431772B TW096139963A TW96139963A TWI431772B TW I431772 B TWI431772 B TW I431772B TW 096139963 A TW096139963 A TW 096139963A TW 96139963 A TW96139963 A TW 96139963A TW I431772 B TWI431772 B TW I431772B
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Inventor
烏尹登 保羅
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茂力科技股份有限公司
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Description

用於高性能DC－DC輸出級的版圖佈局設計和設備
本發明涉及模擬集成電路領域，更具體地說，本發明涉及開關模式電壓調節器。
如今，如微處理器、存儲器、圖像處理器之類的電子器件需要更大的電流和更低的集成電路製作複雜度。同時，微型化和高效率也是影響集成電路成功的重要因素。開關模式電壓調節器的傳統製造工藝和版圖佈局設計已處於瓶頸之中，不能滿足上述要求。這是因為由於信號佈線的複雜性和高電流和大功率的傳送，大部分集成電路(IC)使用了雙層或更多的金屬層。
第1A圖為一個開關模式電壓調節器集成電路100A的示意圖，開關模式電壓調節器100A包含控制器120、上端金屬氧化物半導體場效應管(MOSFET)開關140和下端金屬氧化物半導體場效應管(MOSFET)開關160。第1B圖示出開關模式電壓調節器100A的一種傳統的版圖佈局100B，它包括三個由接合線連接在一起的分立的半導體裸片。開關模式電壓調節器100A的版圖佈局100B包括控制器120、上端金屬氧化物半導體場效應管(MOSFET)開關140和下端金屬氧化物半導體場效應管(MOSFET)開關160。為了滿足高電流和大功率需求，前述傳統版圖佈局100B需要製作三種不同的裸片，其中每個裸片均需多個金屬層。這直接導致高成本，並使電路在高頻和高電流輸出時性能變差。而且在開關頻率高於500KHz時，接合線會因高互連電阻而產生寄生效應，使得開關電壓調節器100A的性能降低。此外，如第1B圖所示的版圖佈局設計不能滿足微型化的要求，很明顯，三裸片平置的結構佔用了很大的矽片面積。
因此需要既能減少工藝步驟又能取得高電流和高效率的版圖佈局設計和電路結構，同時需要開關模式電壓調節器集成電路佔用最小的矽片面積。本發明的版圖佈局設計能滿足上述的要求。
本發明的一個目的在於提供一種版圖佈局方法，使大功率開關模式電壓調節器集成電路能輸出大電流，取得高效率，並減少製作步驟。該版圖佈局方法包括：在半導體裸片上形成開關元件陣列，每個開關元件均包含多個具有最小導通電阻(RDS(ON),min )的分立晶體管；並在相同裸片上，形成多個柵極驅動電路，該裸片全部以單層金屬工藝製成。每個柵極驅動電路均被設置成緊靠並專用於驅動僅一個開關元件，以降低柵極耦合阻容積。
本發明的另一個目的在於提供一種大功率開關模式電壓調節器輸出級，該輸出級包括：半導體倒裝芯片，該倒裝芯片包括具有最小導通電阻的開關元件陣列以及多個柵極驅動電路，其中每個柵極驅動電路位置緊靠並專用於驅動僅一個開關元件，以降低柵極耦合阻容積使得柵極耦合阻容達到最優；以及引線框結構，該引線框結構包含至少兩個電氣引腳，所述至少兩個電氣引腳耦接到形成交叉指狀金屬圖案的梳齒狀結構，在該交叉指狀金屬圖案處與半導體倒裝芯片相鍵合。
本發明還有一個目的在於提供大功率開關模式電壓調節器集成電路的芯片尺寸封裝(CSP)，該芯片尺寸封裝包括：半導體倒裝芯片，該半導體倒裝芯片包含具有最小導通電阻的開關元件陣列和多個柵極驅動電路，其中每個柵極驅動電路位置實質上緊靠並專用於驅動僅一個所述開關元件，以降低柵極耦合阻容積使得柵極耦合阻容達到最優；以及多個凸點下金屬化(UBM)多層電源總線，該多個凸點下金屬化多層電源總線設置成彼此平行並越過半導體倒裝芯片的整個長度，多個凸點下金屬化多層電源總線每個都由上面設置有互連球的厚金屬層構成，並電耦接到開關元件陣列。
本領域的普通技術人員在閱讀了以下說明書中結合附圖描述的具體實施例後，將對上述這些及其他優點有更清晰的認識。
這裏將參考本發明多個優選實施例的具體細節，結合附圖對其實例進行描述。當本發明使用優選實施例進行描述時，應該理解本發明不僅局限於實施例描述的內容。相反，本發明旨在覆蓋權利要求所定義的屬於本發明精神和範圍內的替換、改型和等同物。此外，在下述的本發明的詳細說明書中描述了大量的具體細節，旨在促進對本發明的深入而全面的理解。當然，本領域的普通技術人員應能很清楚，本發明可以脫離其中某些具體細節而實施。另外，為了使本發明的主題清晰，並未對所涉及到的本領域公知的方法、流程、組件和電路進行具體描述。
第2圖所示為本發明一個實施例的版圖佈局方法200的流程圖，可用于製造高輸出電流、高效率、低成本、微型化的大功率開關模式電壓調節器輸出級。更具體地說，版圖佈局方法200包括使用單層金屬工藝在半導體裸片上形成開關元件陣列，每個開關元件均包含多個具有最小導通電阻(RDS(ON),min )的分立晶體管；並在同一個半導體裸片上在開關元件之間形成柵極驅動電路，每個柵極驅動電路設置成緊靠並專用於驅動僅一個開關元件，以降低柵極耦合阻容積。相應地，每個柵極驅動電路向每個開關元件柵極注入最大量的電流。
在步驟201中，使用單層金屬工藝在半導體裸片上形成開關元件陣列。不同於第1圖所示的在上端使用一個金屬氧化物半導體場效應管開關和在下端使用另一個金屬氧化物半導體場效應管開關，在本發明的步驟201裏，上端開關和下端開關被設置為用單層金屬工藝製作的開關元件陣列。更具體地說，步驟201從用單層金屬工藝連續並彼此平行地製作大量分立的晶體管開始，這些分立的晶體管組成陣列中的一個開關元件，接下來重複這個過程形成開關元件陣列。在本發明一個實施例中，開關元件為包含漏極、柵極和源極的雙擴散金屬氧化物半導體(DMOS)，通過重複漏極、柵極、源極模塊形成大量分立的DMOS晶體管。在一個實施例中，步驟201還包含佈局出用於連接倒裝凸點的輸入接觸焊盤和開關接觸焊盤，上述倒裝凸點電連接至每個DMOS開關元件，用作輸入輸出(I/O)電節點，彙集來自分立DMOS晶體管的電流。
在步驟202中，在同一個半導體裸片上形成多個柵極驅動電路。每個柵極驅動電路被放置得緊靠並專用於驅動僅一個開關元件。也就是說，每個柵極驅動電路與其對應的開關元件相匹配，以減少柵極驅動電路與對應的開關元件的柵極間的柵極耦合阻容積。因此，柵極驅動電路能夠向其對應的開關元件注入最大量的電流。不同于現有版圖設計方案將柵極驅動電路與開關分設在不同裸片內，步驟202將柵極驅動電路和DMOS開關陣列集成到同一半導體裸片上，這樣就能夠用單層金屬工藝來製作任何通過方法200取得的大功率開關模式調節器電路。另外，步驟202消除了對接合線的需求，大大減小了柵極驅動電路與DMOS開關器件間的互連電阻。
第3圖示出利用方法200得到的大功率開關模式電壓調節器輸出級300的版圖佈局的平面圖。大功率開關模式電壓調節器輸出級300包含上端開關元件201的陣列和下端開關元件202的陣列，均按行、列排列。在本發明的一個實施例中，上端開關元件201製作得與下端開關元件202基本相同，並且都由多個分立的雙擴散金屬氧化物半導體(DMOS)晶體管組成。在一個實施例中，連續地製造大量的分立DMOS晶體管，這些分立DMOS晶體管彼此平行從而形成上端開關元件201和下端開關元件202，這樣就提高了分立DMOS晶體管的集成度。也就是說，因為DMOS功率器件是通過將大量分立的DMOS晶體管並聯連接而形成的，所以必須盡可能地減少單個分立DMOS晶體管的尺寸並增加晶體管個數。在實際應用中，對區域定義的技術限定限制了DMOS上端開關元件201和DMOS下端開關元件202的導通電阻(RDS(ON) )值的減小，因此，每個上端開關元件201和下端開關元件202都實現了最小的導通電阻(RDS(ON),min )。因為有這樣的結構構造，所以上端開關元件201的陣列和下端開關元件202的陣列都能通過單層金屬工藝製作，這就是步驟201的實施方式。
第3圖中，柵極驅動電路310製作於同一個半導體裸片301上，並安置於上端開關元件201的陣列之中。類似地，柵極驅動電路320製作於同一個半導體裸片301上，並安置於下端開關元件202的陣列之中。在上端開關元件201的陣列中，每個柵極驅動電路310位置緊靠並專用於驅動僅一個上端開關元件201。在下端開關元件202的陣列中，每個柵極驅動電路320位置緊靠並專用於驅動僅一個下端開關元件202。在一個實施例中，上端柵極驅動電路310製作得與下端柵極驅動電路320完全相同。柵極驅動電路310和柵極驅動電路320的製作就是方法200中步驟202的實施內容。作為步驟201和步驟202的結果，大功率開關模式電壓調節器輸出級300包含了上端開關元件201的陣列，每個上端開關元件均具有一個專用柵極驅動電路310，柵極驅動電路310位置緊靠並專用於驅動僅一個上端開關元件201。根據方法200製作的大功率開關模式電壓調節器輸出級300還包含下端開關元件202的陣列，每個下端開關元件具有一個專用柵極驅動電路320，柵極驅動電路320位置緊靠並專用於驅動僅一個開關元件202。因此，上端柵極驅動電路310和下端柵極驅動電路320實現了低柵極耦合阻容積，這是實現將最大量的電流注入到每個開關元件201或202的重要因素。本發明的一個實施例中，形成有傳送電路，該傳送電路耦接到開關元件的陣列的一列，將正確的電平傳送給該列內的每個柵極驅動電路。
在本發明的一個實施例中，根據步驟201和步驟202在半導體裸片301上分別形成上端開關元件201的陣列和下端開關元件202的陣列後，還設置彼此平行的柵極驅動總線302的陣列。然後，沿著每根柵極驅動總線302的側邊設置接觸焊盤，使得每個上端開關元件201在一側電耦接到輸入接觸焊盤(IN)305而在相對的另一側電耦接到開關接觸焊盤(SW)307。此外，每個下端開關元件202在一側電耦接到電氣地接觸焊盤(GD)306而在相對的另一側電耦接到開關接觸焊盤(SW)307。在一個實施例中，還在開關接觸焊盤(SW)與電氣地接觸焊盤(GD)之間形成肖特基二極管，其中肖特基二極管的陰極電耦接到開關接觸焊盤(SW)而陽極電耦接到電氣地接觸焊盤(GD)。
第3圖中，在一個實施例中，半導體裸片301還包括外圍電路部分330，該外圍電路部分330包含電源電壓調節器電路331、帶隙電路332、浮動自舉(floating boot strap)充電電路333、第一電平轉換電路334和第二電平轉換電路335，這些電路均用來為大功率開關模式調製器電路300提供內部控制。
第4圖為根據本發明的上端DMOS開關元件201的版圖佈局的平面圖。在本發明一個實施例中，所有的上端DMOS開關元件201和所有的下端DMOS開關元件202均用相同的工藝製作。因此，第4圖中示例性DMOS開關元件201的版圖佈局既可用於上端DMOS開關元件201，也可以用於下端DMOS開關元件202。
第4圖中，每個DMOS開關元件201均包括大量連續設置且彼此靠近的分立DMOS晶體管(單元)410。更具體地說，分立的DMOS晶體管410沿南北向設置且彼此平行。每個分立的DMOS晶體管410均包括源極405、柵極408和漏極407。柵極408由多晶矽材料(柵極多晶矽)構成，用粗黑線表示，它們也是沿南北向設置且彼此平行。在一個實施例中，柵極408還包括許多拉長的柵極島(未示出)，因此每個分立DMOS晶體管410的尺寸就更小。源極405設置成彼此平行，以自東向西(從左到右)的正向斜紋表示，並具有梳齒狀結構。類似地，漏極407設置成彼此平行，以自西向東(從右到左)反向斜紋表示，並具有梳齒狀結構。相應地，源極405大致平行於漏極407，並與漏極一起形成與柵極408正交且位於柵極408上方的交叉指狀金屬圖案。源極405從源極金屬線405S長出，源極金屬線405S電耦接至第一電源總線404。開關接觸焊盤(SW)411位於第一電源總線404上，電耦接至源極金屬線405S，將上端開關元件201內的所有源極405連接起來。這樣，開關接觸焊盤(SW)411成為了連通源極405的電節點。漏極407是從漏極金屬線407D長出，漏極金屬線407D電耦接至第二電源總線406。輸入接觸焊盤(IN)412位於第二電源總線406上，電耦接至漏極金屬線407D，將上端開關元件201內的所有漏極407連接起來。這樣，輸入接觸焊盤(IN)412成為了連通漏極407的電節點。
第4圖中柵極驅動電路310與上端DMOS開關元件201集成在相同半導體裸片上。在一個實施例中，柵極驅動電路310為反相器，該反相器包括相連接的上拉PMOS晶體管311和下拉NMOS晶體管312。電源總線401越過半導體裸片，電耦接到柵極驅動電路310，將電源電壓(Vcc)分配給每一個柵極驅動電路310。輸入驅動總線402M也越過半導體裸片連接到柵極驅動電路310的輸入端(柵極連接點)，為上端DMOS開關元件201內的每個柵極驅動電路310提供驅動信號。柵極驅動總線402P連接到柵極驅動電路310的輸出端，並驅動分立DMOS晶體管410的柵極電極進而驅動所有的分立DMOS晶體管410。在本發明的一個實施例中，交叉指狀金屬圖案和柵極多晶線(gate poly line)414彼此垂直。
第5圖為根據本發明一個實施例的大功率開關模式電壓調節器輸出級500的俯視圖，該輸出級500包含了使用第2圖中方法200製作的半導體倒裝芯片502和引線框結構501。如第5圖所示，大功率開關模式電壓調節器輸出級500包括引線框結構501，引線框結構501適用於支持如圖3所示的半導體倒裝芯片502。半導體倒裝芯片502和引線框結構501都被成型材料503包封，例如可包封成無引線四邊扁平封裝(QFN)或小外形封裝(SOP)。引線框結構501是通過任何合適的方法，如蝕刻，製成的金屬“骨架”。引線框結構501既提供機械支撐，也為半導體倒裝芯片502與外部電路(未示出)之間提供電連接。在本發明一個實施例中，半導體倒裝芯片502包含上端部分530、下端部分540和外圍部分550。在半導體倒裝芯片502內，上端部分530為開關元件201的陣列，下端部分540為開關元件202的陣列，而外圍部分550保留用於外圍電路，如第3圖中描述的電源電壓調節器電路331、帶隙電路332、浮動自舉充電電路333、第一電平轉換電路334和第二電平轉換電路335。上端開關元件301的陣列和下端開關元件302的陣列詳細示於第3圖和第4圖中。
第5圖中，引線框結構501包含電氣引腳5201 －52010 ，電氣引腳5201 －52010 電耦接到第一梳齒狀結構511、第二梳齒狀結構512、第三梳齒狀結構513和第四梳齒狀結構514。具體地說，第一梳齒狀結構511和第二梳齒狀結構512形成交叉指狀金屬圖案，分別通過倒裝凸點511B和512B連接至上端開關元件201的陣列。第一梳齒狀結構511的功能是作為電節點，通過倒裝凸點511B電耦接在輸入接觸焊盤(IN)處，來連接所有上端開關元件201的陣列的漏極，以將輸入電壓提供至上端開關元件201。另一方面，第二梳齒狀結構512的功能是作為電節點，通過倒裝凸點512B電耦接在開關接觸焊盤(SW)處，來連接所有上端開關元件201的陣列的源極，以接收上端開關元件201產生的電流。類似地，第三梳齒狀結構513和第四梳齒狀結構514形成交叉指狀金屬圖案，分別通過倒裝凸點513B和514B連接至下端開關元件202的陣列。第三梳齒狀結構513的功能是作為電節點，通過倒裝凸點513B電耦接在開關接觸焊盤(SW)處，來連接所有下端開關元件202的陣列的漏極，以接收下端開關元件202產生的電流。另一方面，第四梳齒狀結構514的功能是作為電節點，通過倒裝凸點514B電耦接在電氣地接觸焊盤(GD)處，來連接所有下端開關元件202的陣列的源極。
引線框結構501含有至少兩個電氣引腳，上述至少兩個電氣引腳耦接到形成交叉指狀金屬圖案的梳齒狀結構511－514，在該交叉指狀金屬圖案處與上述的半導體倒裝芯片502相鍵合。該引線框結構類似於2006年8月24日發明人Hunt Hang Jiang在美國提出的專利申請“Method and Flip Chip Structure for High Power Devices”中所描述的引線框結構。
第6圖為芯片尺寸封裝600的俯視圖，芯片尺寸封裝600包含用2圖中方法200製造的大功率開關模式電壓調節器芯片300，其細節如第3圖和第4圖所示。具體地說，大功率開關模式電壓調節器芯片300分成上端開關元件616HS 的陣列和下端開關元件616LS 的陣列。每個上端開關元件616HS 的陣列包含漏極金屬總線602D和源極金屬總線602S。沿著每個漏極金屬總線602D和每個源極金屬總線602S蝕刻多個開口，形成接觸焊盤611。然後，在接觸焊盤611上方設置多個凸點下金屬化(Under Bump Metallization,UBM)多層電源總線，每個UBM多層電源總線包含厚金屬層，例如用斜線陰影表示的大面積厚銅層6062 。在一個實施例中，在厚銅層6062 表面形成多個應力釋放凹槽610以釋放熱應力和機械應力。如圖所示，在厚銅層6062 上，直接在接觸焊盤611上方或在多層UBM電源總線的延長部分上沉積互連球608。相應地，多層UBM電源總線和互連球608的功能是作為輸入/輸出電節點，在上端開關元件616HS 和下端開關元件616LS 與外部電路之間提供電連接。
芯片尺寸封裝600具有設置於接觸焊盤611上方的平行的多層UBM電源總線606的陣列，用以分別連接開關元件616HS 和616LS 的源極和漏極，類似於2006年8月24日發明人Hunt Hang Jiang在美國提出的專利申請“Method and Chip Scale Package for High Power Devices”中所描述的芯片尺寸封裝300A和300B。
雖然上述集成電路為開關模式電壓調節器輸出級，本發明也可應用於D級音頻放大器、馬達控制器和冷陰極熒光燈(CCFL)。
顯然，根據上述的啟示對本發明進行一些修改和變換是可能的。因此，可以理解在權利要求書範圍內，本發明可以以說明書具體描述以外的其他方式實施。當然，也可以理解，前面的公開僅僅與本發明的優選實施方式相關，他人可以做出未與權利要求書覆蓋的保護範圍和保護精神有所區別的各種修改。這種修改是可以預見的，對於本領域普通技術人員來說它們顯然未超出與權利要求定義的本發明保護的範圍和精神。
100A‧‧‧開關模式電壓調節器
100B‧‧‧版圖佈局
120‧‧‧控制器
140‧‧‧上端金屬氧化物半導體場效應管(MOSFET)開關
160‧‧‧下端金屬氧化物半導體場效應管(MOSFET)開關
200‧‧‧方法
201‧‧‧步驟201
202‧‧‧步驟202
300、500‧‧‧大功率開關模式電壓調節器輸出級、大功率開關模式電壓調節器芯片
301‧‧‧半導體裸片
302‧‧‧柵極驅動總線
305、412‧‧‧輸入接觸焊盤(IN)
306‧‧‧電氣地接觸焊盤(GD)
307、411‧‧‧開關接觸焊盤(SW)
310、320‧‧‧柵極驅動電路
311‧‧‧上拉PMOS晶體管
312‧‧‧下拉NMOS晶體管
330‧‧‧外圍電路部分
331‧‧‧電源電壓調節器電路
332‧‧‧帶隙電路
333‧‧‧浮動自舉(floating boot strap)充電電路
334‧‧‧第一電平轉換電路
335‧‧‧第二電平轉換電路
401‧‧‧電源總線
402M‧‧‧輸入驅動總線
402P‧‧‧柵極驅動總線
404‧‧‧第一電源總線
405‧‧‧源極
405S‧‧‧源極金屬線
406‧‧‧第二電源總線
407‧‧‧漏極
407D‧‧‧漏極金屬線
408‧‧‧柵極
410‧‧‧分立DMOS晶體管
501‧‧‧引線框結構
502‧‧‧半導體倒裝芯片
503‧‧‧成型材料
511‧‧‧第一梳齒狀結構
511B、512B、513B、514B‧‧‧倒裝凸點
512‧‧‧第二梳齒狀結構
513‧‧‧第三梳齒狀結構
514‧‧‧第四梳齒狀結構
5201 -52010 ‧‧‧電氣引腳
530．．．上端部分
540．．．下端部分
550．．．外圍部分
600．．．芯片尺寸封裝
602D．．．漏極金屬總線
602S．．．源極金屬總線
6062 ．．．厚銅層
608．．．互連球
610．．．應力釋放凹槽
611．．．接觸焊盤
616HS ．．．上端開關元件
616LS ．．．下端開關元件
VCC．．．電源電壓
附圖被引入並形成為說明書的一部分，所示出的本發明的實施例與說明書一起用以解釋本發明的原理。
第1A圖是現有開關模式電壓調節器集成電路的傳統版圖佈局的示意圖。
第1B圖示出用於圖1A中開關模式電壓調節器集成電路的傳統版圖佈局，該版圖佈局在同一封裝內包括三個不同的半導體裸片。
第2圖是根據本發明一個實施例的版圖佈局方法的工藝流程圖，該方法使得開關模式電壓調節器輸出級能夠承載高電流，實現低開關損耗，並克服圖1B中傳統版圖佈局的固有缺陷。
第3圖示出根據本發明一個實施例的用於開關模式電壓調節器輸出級的版圖佈局，該版圖佈局利用圖2中方法，並將開關分成上端開關元件陣列和下端開關元件陣列，並和柵極驅動電路集成於同一半導體裸片上，該裸片全部以單層金屬工藝製成。
第4圖示出根據本發明一個實施例的陣列中一示例性雙擴散金屬氧化物半導體(DMOS)開關元件的版圖佈局，該開關元件包括許多連續平行設置的分立DMOS晶體管。
第5圖是根據本發明一個實施例的大功率開關模式電壓調節器輸出級的俯視圖，該輸出級包括以引線框結構支持的用第2圖中方法製造的半導體倒裝芯片。
第6圖是根據本發明一個實施例的大功率開關模式電壓調節器輸出級的俯視圖，該輸出級以芯片尺寸封裝(CSP)配置實現，包括用第2圖中方法製造的半導體倒裝芯片。
200‧‧‧方法
201‧‧‧步驟201
202‧‧‧步驟202

Claims (25)

  1. 一種用於大功率開關模式電壓調節器集成電路的版圖佈局方法，包括：在半導體裸片上形成開關元件的陣列，每個所述開關元件包括多個分立晶體管，所述多個分立晶體管經配置為使得所述開關元件的每一個實際上降低的導通電阻；以及形成多個柵極驅動電路，每個柵極驅動電路位置緊靠並專用於驅動僅一個所述開關元件，以降低柵極耦合阻容積，從而使所述柵極驅動電路以最優量的電流驅動相應的所述開關元件，並採用單層金屬工藝來製作所述大功率開關模式電壓調節器集成電路。
  2. 如申請專利範圍第1項所述的版圖佈局方法，其中所述多個分立晶體管彼此平行。
  3. 如申請專利範圍第1項所述的版圖佈局方法，其中形成所述開關元件的陣列的步驟包括：形成電源總線，所述電源總線電耦接到所述多個柵極驅動電路以提供電源電壓；形成輸入驅動總線，所述輸入驅動總線電耦接到所述多個柵極驅動電路的輸入端，以驅動所述多個柵極驅動電路；以及形成柵極驅動總線，所述柵極驅動總線電耦接到所述多個柵極驅動電路的輸出端，以驅動所述多個分立晶體管。
  4. 如申請專利範圍第1項所述的版圖佈局方法，其中形成所述開關元件的陣列的步驟還包括在所述多個分立晶體管上形成交叉指狀金屬圖案。
  5. 如申請專利範圍第4項所述的版圖佈局方法，其中形成所述交叉指狀金屬圖案的步驟還包括：形成漏極金屬線，所述漏極金屬線電連接到所述多個分立晶體管的漏極；以及形成源極金屬線，所述源極金屬線電連接到所述多個分立晶體管的源極，所述源極大致平行於所述漏極，並與所述漏極一起形成與所述多個分立晶體管的柵極正交的所述交叉指狀金屬圖案。
  6. 如申請專利範圍第5項所述的版圖佈局方法，進一步包括：形成開關接觸焊盤，所述開關接觸焊盤電耦接到所述源極金屬線；以及形成輸入接觸焊盤，所述輸入接觸焊盤電耦接到所述漏極金屬線。
  7. 如申請專利範圍第1項所述的版圖佈局方法，進一步包括：形成肖特基二極管，其中所述肖特基二極管的陰極電耦接到所述開關接觸焊盤而陽極電耦接到電氣地。
  8. 如申請專利範圍第1項所述的版圖佈局方法，其中所述多個分立晶體管每個均為雙擴散金屬氧化物半導體功率晶體管。
  9. 如申請專利範圍第1項所述的版圖佈局方法，其中形成所述開關元件的陣列的步驟進一步包括形成上端開關元件陣列和下端開關元件陣列。
  10. 如申請專利範圍第9項所述的版圖佈局方法，進一步包括：形成下端開關接觸焊盤，所述下端開關接觸焊盤電耦接到所述下端開關元件；以及形成電氣地接觸焊盤，所述電氣地接觸焊盤電耦接到所述下端開關元件。
  11. 如申請專利範圍第1項所述的版圖佈局方法，進一步包括：在所述半導體裸片上形成外圍電路，所述外圍電路包括帶隙電路、浮動自舉充電電路和電源電壓調節器電路。
  12. 如申請專利範圍第1項所述的版圖佈局方法，進一步包括：形成傳送電路，所述傳送電路電耦接到所述開關元件的陣列的一列，所述傳送電路能將正確的電平傳送給所述列內的每個所述柵極驅動電路。
  13. 一種大功率開關模式電壓調節器輸出級，包括：半導體倒裝芯片，包括具有最小導通電阻的開關元件的陣列以及多個柵極驅動電路；每個所述柵極驅動電路位置緊靠並專用於驅動僅一個所述開關元件，以降低柵極耦合阻容積，從而使所述柵極驅動電路以最優量的電流驅動相應的所述開關元件；以及引線框結構，包括至少兩個電氣引腳，所述至少兩個電氣引腳耦接到形成交叉指狀金屬圖案的梳齒狀結構，在所述交叉指狀金屬圖案處與所述半導體倒裝芯片相鍵合。
  14. 如申請專利範圍第13項所述的大功率開關模式電壓調節器輸出級，其中每個所述開關元件進一步包括設置成彼此平行的多個分立雙擴散金屬氧化物半導體晶體管。
  15. 如申請專利範圍第13項所述的大功率開關模式電壓調節器輸出級，其中所述開關元件的陣列進一步包括：電源總線，電耦接到所述多個柵極驅動電路以提供電源電壓；輸入驅動總線，電耦接到所述多個柵極驅動電路的輸入端，以驅動所述多個柵極驅動電路；以及柵極驅動總線，電耦接到所述多個柵極驅動電路的輸出端，以驅動所述多個分立雙擴散金屬氧化物半導體晶體管。
  16. 如申請專利範圍第13項所述的大功率開關模式電壓調節器輸出級，其中所述多個分立雙擴散金屬氧化物半導體晶體管上形成有交叉指狀金屬圖案。
  17. 如申請專利範圍第16項所述的大功率開關模式電壓調節器輸出級，其中所述交叉指狀金屬圖案進一步包括：漏極金屬線，電連接到所述多個分立雙擴散金屬氧化物半導體晶體管的漏極；以及源極金屬線，電連接到所述多個分立雙擴散金屬氧化物半導體晶體管的源極，所述源極平行於所述漏極，並與所述漏極一起形成與所述多個分立雙擴散金屬氧化物半導體晶體管的柵極正交的所述交叉指狀金屬圖案。
  18. 如申請專利範圍第17項所述的大功率開關模式電壓調節器輸出級，進一步包括：輸入接觸焊盤，電耦接到所述漏極金屬線；以及開關接觸焊盤，電耦接到所述源極金屬線。
  19. 如申請專利範圍第18項所述的大功率開關模式電壓調節器輸出級，其中所述半導體倒裝芯片被製作並放置在所述引線框結構上，使得所述梳齒狀結構平行於所述輸入接觸焊盤和所述開關接觸焊盤，因此：所述梳齒狀結構通過多個倒裝凸點電耦接在所述開關接觸焊盤處，以接收每個所述開關元件產生的電流；以及所述梳齒狀結構通過多個倒裝凸點電耦接在所述輸入接觸焊盤處，以將輸入電壓提供至所述開關元件。
  20. 如申請專利範圍第13項所述的大功率開關模式電壓調節器輸出級，其中所述半導體倒裝芯片和所述引線框結構被成型材料包封成無引線四邊扁平封裝。
  21. 如申請專利範圍第13項所述的大功率開關模式電壓調節器輸出級，其中所述半導體倒裝芯片和所述引線框結構被成型材料包封成小外形封裝。
  22. 一種大功率開關模式電壓調節器集成電路的芯片尺寸封裝，包含：半導體倒裝芯片，包括具有最小導通電阻的開關元件的陣列以及多個柵極驅動電路，每個所述柵極驅動電路緊靠並專用於驅動僅一個所述開關元件，以降低柵極耦合阻容積，從而使所述柵極驅動電路以最優量的電流驅動相應的所述開關元件；以及多個凸點下金屬化多層電源總線，設置成彼此平行並越過所述半導體倒裝芯片的整個長度，所述多個凸點下金屬化多層電源總線電耦接到所述開關元件的陣列，所述多個凸點下金屬化多層電源總線還包括上面設置有互連球的厚金屬層。
  23. 如申請專利範圍第22項所述的芯片尺寸封裝，其中每個所述開關元件進一步包括設置成彼此平行的多個分立雙擴散金屬氧化物半導體晶體管。
  24. 如申請專利範圍第23項所述的芯片尺寸封裝，其中所述開關元件的陣列進一步包括：電源總線，電耦接到所述多個柵極驅動電路以提供電源電壓；輸入驅動總線，電耦接到所述多個柵極驅動電路的輸入端，以驅動所述多個柵極驅動電路；以及柵極驅動總線，電耦接到所述多個柵極驅動電路的輸出端，以驅動所述多個分立雙擴散金屬氧化物半導體晶體管。
  25. 如申請專利範圍第24項所述的芯片尺寸封裝，其中所述多個分立雙擴散金屬氧化物半導體晶體管上形成有交叉指狀金屬圖案。
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