TWI431753B - 具有電子過壓防護能力的靜電放電保護電路 - Google Patents

Description

具有電子過壓防護能力的靜電放電保護電路

本發明係有關具有電子過壓(EOS，Electric Over-Stress)防護能力的靜電放電(ESD，Electro-Static Discharge)保護電路，尤指一種可防止電子過壓錯誤導通靜電放電保護電路故能兼顧電子過壓防護與靜電放電保護之靜電放電保護電路。

晶粒(die)、晶片(chip)及積體電路是現代資訊社會最重要的硬體基礎。為了和其他電路(像是電路板及/或其他晶片)相互交換資訊，晶片內會設置有輸出入介面；由於此輸出入介面會以接墊/針腳/焊球等導電結構和晶片外界的電子/電氣環境直接接觸，晶片外界發生的各種電子異常事件就會經由此輸出入介面而傳導至晶片中，導致晶片功能異常或損壞。

因此，本發明即是要為晶片(晶粒、積體電路)的輸出入介面提出一種具有電子過壓防護能力的靜電放電保護電路，以便保護晶片的內部電路，使其不受外界靜電放電與電子過壓等電子異常事件的影響。

一般來說，在晶片輸出入介面可能遭遇的各種電子異常事件中，靜電放電(ESD，Electro-Static Discharge)是導因於靜電累積之電荷突然被傳輸至輸出入介面的導電結構(接墊/針腳/焊球等)。靜電放電的本質類似一個電荷源，會快速地(譬如約十億分之一秒至數十億分之一秒的等級)因電荷累積而在導電結構上建立高電壓；但只要能將其電流導流至晶片外而迅速地使電荷源逸散，就可防止電荷累積的高電壓破壞晶片的內部電路。因此，靜電放電保護電路會在偵測到靜電放電時提供電流路徑來疏導靜電放電的電流(電荷)。

除了上述的靜電放電，近年來，另一種被稱為電子過壓(EOS，Electrical Over-Stress)的電子異常事件也逐漸受到重視。一般來說，電子過壓是導因於晶片的導電結構錯誤地連接至不當的電壓；譬如說，在晶片被加工組裝(像是被固定、安裝、焊接於電路板)時，及/或是在測試過程中，都有可能因連接或操作不慎而使晶片之導電結構錯誤地短路或連接至過高的電壓。相較於靜電放電因電荷累積而快速造成高電壓的特性，電子過壓的本質比較類似於一個持續時間較久(譬如，超過百萬分之一秒的等級，或甚至達到一至數秒)的電壓源；若晶片中的靜電放電保護電路在遭遇電子過壓時導通電流路徑，此一電流路徑就會持續導通大電流，反而容易因電流過大而破壞靜電放電保護電路。針對上述問題，本發明就是要提出一種能兼顧電子過壓防護能力的靜電放電保護電路，不僅能在遭遇靜電放電時提供電荷逸散的電流路徑，也能在電子過壓時大幅增強電流路徑的等效電阻，避免電子過壓的高電壓與大電流破壞晶片的靜電放電保護電路以及內部電路。

本發明的目的之一，是提供一種靜電放電保護電路，其包括有一第一連接電路，一第一過壓控制電路、一第二過壓控制電路、一靜電放電箝制電路，並搭配一電源箝制電路與一第三連接電路，以在一晶片的輸出入介面(輸出入電路)中實現本發明之技術精神。第一連接電路耦接於一接墊與一第一箝制節點之間；此第一連接電路可由一二極體(陽極與陰極分別耦接於接墊與第一箝制節點)、一p通道金氧半場效電晶體(閘極、源極與體極(bulk)耦接於第一箝制節點，汲極耦接於接墊)或一p-n-p雙載子接面電晶體(射極與基極耦接於第一箝制節點，集極耦接於接墊)形成；譬如說，此第一連接電路可在接墊與第一箝制節點間形成p-n接面(p-n junction)。

第一過壓控制電路則耦接於第一箝制節點與一輸出入箝制節點之間，其可包含有至少一p-n接面元件(像是二極體)，以在第一箝制節點與輸出入箝制節點間形成p-n接面；譬如說，第一過壓控制電路可由一或多個相互串連的二極體形成，各串連二極體間以陰極耦接至另一二極體之陽極，並有一二極體之陽極耦接於第一箝制節點、有一二極體之陰極耦接於輸出入箝制節點。

類似地，第二過壓控制電路亦耦接於第一箝制節點與一輸出入箝制節點之間，其可包含有至少一p-n接面元件(像是二極體)，以在輸出入箝制節點與第一箝制節點間形成p-n接面。譬如說，第二過壓控制電路可由一或多個相互串連的二極體形成，各串連二極體間以陰極耦接至另一二極體之陽極，並有一二極體之陽極耦接於輸出入箝制節點、有一二極體之陰極耦接於第一箝制節點。

第三連接電路則耦接於一第一電源端與輸出入箝制節點之間，可由一二極體形成(陽極耦接於第一電源端，陰極耦接於輸出入箝制節點)。

在本發明的一實施例中，靜電放電箝制電路可包括有一靜電放電偵測電路與一放電電路。靜電放電偵測電路耦接於輸出入箝制節點與一第二電源端之間，用來偵測靜電放電是否發生，並根據偵測結果提供一觸發訊號。放電電路則耦接於靜電放電偵測電路、輸出入箝制節點與第二電源端之間，其可由一場氧化層元件(FOD，field oxide device，譬如說是一場氧化層電晶體)、一金氧半場效電晶體或一矽控整流元件(SCR，Silicon Control Rectifier)形成。當偵測結果反映靜電放電發生時，放電電路可被觸發導通而使靜電放電箝制電路運作於一觸發導通模式，並提供一電流路徑以將輸出入箝制節點導通至第二電源端。

相對地，由於放電電路的電路特性，即使當偵測結果未反映靜電放電，但若輸出入箝制節點與第二電源端間的電壓差大於一第一特徵電壓，放電電路還是會使靜電放電箝制電路運作於一逆向導通模式而將輸出入箝制節點導通至第二電源端；此第一特徵電壓可以是放電電路的崩潰電壓。然而，經由本發明上述的電路配置，當接墊承受一電子過壓時，第一過壓控制電路就可在第一箝制節點與輸出入箝制節點之間提供一第一跨壓，以使輸出入箝制節點的電壓小於第一特徵電壓，避免靜電放電箝制電路中的放電電路因電子過壓而導通(或是，等效地，使放電電路可在輸出入箝制節點與第二電源端間提供一極大的等效電阻)。這樣一來，靜電放電箝制電路/放電電路就不會因電子過壓而導通高電流，避免高電流破壞晶片的靜電放電保護機制。

另一方面，前述的第一連接電路亦可運作於一順向導通模式與一逆向導通模式；當第一連接電路運作於順向導通模式時，第一連接電路可將接墊導通至第一箝制節點。當接墊上發生靜電放電時，第一連接電路就會運作於此順向導通模式，將接墊導通至第一箝制節點，並配合導通的靜電放電箝制電路來使靜電放電的電荷得以逸散。

相對地，因為第一連接電路的電路特性，當第一箝制節點與接墊間的電壓差大於一第二特徵電壓時，就會使第一連接電路運作於逆向導通模式而將第一箝制節點導通至接墊。因此，當第二電源端承受一電子過壓時，第二過壓控制電路便可在輸出入箝制節點與第一箝制節點間提供一第二跨壓，以使第一箝制節點與接墊間的電壓差小於第二特徵電壓，避免第一連接電路逆向導通電子過壓的大電流。

本發明靜電放電保護電路可選擇性另行設置一第二連接電路，耦接於接墊與第二電源端之間。當靜電放電發生於第二電源端與接墊之間時，第二連接電路可將第二電源端導通至接墊，以形成靜電放電的電流路徑，達到靜電放電保護的功能。

為進一步在電子過壓時保護晶片的內部電路，本發明可在接墊與待保護的內部電路之間設置一限流電路及一分壓電路。限流電路耦接於接墊與內部電路之間，其可為一第一電阻。分壓電路則耦接於限流電路與內部電路之間。當接墊承受電子過壓時，分壓電路可提供一第三跨壓至內部電路，此第三跨壓小於電子過壓之電壓，以保護內部電路不會因電子過壓的高電壓而被破壞。此分壓電路中可設有一第二電阻以及一n通道金氧半場效電晶體，此電晶體之閘極、源極與體極耦接於第二電源端，電晶體之汲極則耦接於第二電阻。

經由本發明所揭露的電路配置，本發明之靜電放電保護電路不僅具備應有的靜電放電保護功能，還能防護電子過壓，使靜電放電保護電路與晶片內部電路不會因電子過壓而被破壞。本發明亦可將靜電放電保護的設計考量與電子過壓防護的設計考量相互獨立，使電路設計/實施更為方便。譬如說，本發明可先依據靜電放電保護的需求先設計靜電放電箝制電路，再根據靜電放電箝制電路的特性(譬如前述的第一特徵電壓)與電子過壓防護的需求來設計第一過壓控制電路(譬如說，設計第一過壓控制電路所能提供的第一跨壓)，以便在不影響靜電放電保護能力的前提下使本發明靜電放電保護電路能進一步兼顧電子過壓防護能力。

為了使　貴審查委員能更進一步瞭解本發明特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明，並非用來對本發明加以限制。

如前面討論過的，接墊Pd會因組裝加工測試過程中的不當處理而遭遇電子過壓事件。電子過壓的基本特性之一，就是持續較長時間的高電壓(可以是正或負的電壓)。這和靜電放電的電荷源本質大不相同，也因此，傳統的靜電放電保護電路會在遭受電子過壓時因長時間高電壓所持續導通的大電流而被破壞。

為了使靜電放電保護電路能具有電子過壓防護能力，本發明構思了新的靜電放電保護電路。請參考第1圖；第1圖示意的是本發明靜電放電保護電路一實施例20的電路架構。靜電放電保護電路20可實現於一晶片(晶粒、積體電路)的輸出入介面中；接墊Pd即用來使晶片的內部電路32可以和外界交換資料(譬如說是輸入/接收資料)。本發明靜電放電保護電路20中設有連接電路16、28及26(可分別視為第一、第二與第三連接電路)、過壓控制電路18(可視為第一過壓控制電路)及一靜電放電箝制電路22，並搭配一電源箝制電路(power clamp)24與一限流電路34。接墊Pd即是經由節點Nio與限流電路34而耦接至內部電路32。

靜電放電保護電路20可由兩個電源端VCC與GND連接工作電壓(電源端VCC與GND可分別視為第一與第二電源端)。連接電路16經由節點Nio而耦接於接墊Pd與節點CLMP1(此節點可視為一第一箝制節點)之間，過壓控制電路18耦接於節點CLMP1與另一節點IO_CLMP(可視為一輸出入箝制節點)之間，靜電放電箝制電路22則耦接於節點IO_CLMP與電源端GND之間。節點IO_CLMP經由連接電路26耦接至電源端VCC，而電源箝制電路24則耦接於電源端VCC與GND之間。另一連接電路28則耦接於節點Nio(接墊Pd)與電源端GND之間。

在第1圖的實施例中，連接電路16可用一二極體Da(1)實現，其陽極與陰極分別耦接於節點Nio(接墊Pd)與節點CLMP1。連接電路28則可用另一二極體Da(2)實現。連接電路26也可以利用一二極體Da(3)實現。過壓控制電路18則可用一或多個串連的二極體Da(4)至Da(N)實現(其中N為一定值整數)。二極體Da(1)、Da(2)與Da(3)可以是相同或不同的二極體，二極體Da(4)至Da(N)可以是相同或不同的二極體，各二極體Da(4)至Da(N)也可以和二極體Da(1)至Da(3)相異或相同。限流電路34可用一電阻R1實現。電源箝制電路24則可以箝制電源端VCC與GND間的電壓。

靜電放電保護電路20進行靜電放電保護的情形可描述如下。當靜電放電發生在接墊Pd與電源端GND間而使接墊Pd與電源端GND間呈現正電壓差時，連接電路16會順向導通而將接墊Pd導通至節點CLMP1，而過壓控制電路18亦會順向導通而將節點CLMP1導通至節點IO_CLMP，使接墊Pd上的靜電放電事件可反映至節點IO_CLMP。當靜電放電箝制電路22由節點IO_CLMP上偵測到靜電放電時，靜電放電箝制電路22可運作於一觸發導通模式而將節點IO_CLMP導通至電源端GND。這樣一來，就能在接墊Pd至電源端GND導通一電流路徑，使靜電放電的電荷可經由此路徑逸散，保護內部電路32不受傷害。限流電路34提供的電阻阻抗可協助防止靜電放電的電流流入至內部電路32。

另一方面，若電源端GND與接墊Pd間發生靜電放電而使兩者間呈現正電壓差時，連接電路28會順向導通，在電源端GND與接墊Pd間形成電流路徑，達到靜電放電保護的目的。

由於靜電放電事件常會在極短時間內累積極高的電壓，故靜電放電箝制電路22的設計就是使其能在偵測到快速累積的高電壓時快速地被觸發導通。相對地，由於靜電放電箝制電路22的電路特性，即使當偵測結果未反映靜電放電，但若節點IO_CLMP與電源端GND間的電壓差大於一第一特徵電壓，靜電放電箝制電路22還是可能會運作於一逆向導通模式而將節點IO_CLMP導通至電源端GND；譬如說，此第一特徵電壓可以是靜電放電箝制電路22的崩潰電壓，其可使靜電放電箝制電路22在節點IO_CLMP與電源端GND之間崩潰導通。此種特性將不利於電子過壓的防護：因為，當電子過壓的電壓過高時，有可能使靜電放電箝制電路22導通；隨電子過壓持續，持續導通的大電流就會傷害或破壞靜電放電箝制電路22。

然而，經由本發明上述的電路配置，當接墊Pd與電源端GND間承受一正向電子過壓時，過壓控制電路18就可在節點CLMP1與節點IO_CLMP之間提供一第一跨壓，以使節點IO_CLMP的電壓小於第一特徵電壓，避免靜電放電箝制電路22因電子過壓而導通(或是，等效地，使靜電放電箝制電路可在節點IO_CLMP與電源端GND間提供一極大的等效電阻)。這樣一來，靜電放電箝制電路22就不會因電子過壓而導通大電流，避免長時間持續的高電流破壞晶片的靜電放電保護機制，達到電子過壓防護的目的。

請參考第2圖。第2圖為本發明靜電放電保護電路又一實施例30的示意圖。類似於第1圖的實施例，第2圖中的靜電放電保護電路30中設置有一連接電路36(可視為第一連接電路，耦接於節點Nio(接墊Pd)與節點CLMP1間)及一靜電放電箝制電路22(耦接於節點IO_CLMP與電源端GND間)，亦在接墊Pd與內部電路32間設置一限流電路34，並搭配連接電路42(即第三連接電路，耦接於節點IO_CLMP與電源端VCC間，可用一二極體D(1)實現)與電源箝制電路24(耦接於電源端VCC與GND之間)。

與第1圖實施例較為不同的是，靜電放電保護電路30在節點CLMP1與IO_CLMP間設有兩個過壓控制電路38A與38B(可分別視為第一及第二過壓控制電路)，並取消了節點Nio(接墊Pd)與電源端GND間的連接電路。在第2圖的實施例中，過壓控制電路38A可由一或多個串連的二極體D(N+1)至D(N+M)實現(其中N與M為整數定值)，各串連二極體間以陰極耦接至另一二極體之陽極，二極體D(N+1)之陽極耦接於節點CLMP1、二極體D(N＋M)之陰極耦接於節點IO_CLMP。過壓控制電路38B可由一或多個相互串連的二極體D(2)至D(N)形成，各串連二極體間以陰極耦接至另一二極體之陽極，二極體D(N)之陽極耦接於節點IO_CLMP、二極體D(2)之陰極耦接於節點CLMP1。二極體D(2)至D(N)可以是相同或不同特性的二極體，二極體D(N+1)至D(N+M)可以是相同或不同的二極體，二極體D(1)與D(2)至D(N)、D(N+1)至D(N+M)亦可以是相同或不同的二極體。

另一方面，在第2圖的實施例中，節點Nio(接墊Pd)與節點CLMP1間的連接電路36係以一p通道金氧半場效電晶體P1實現；電晶體P1之閘極、源極與體極耦接於節點CLMP1，而汲極則經由節點Nio耦接於接墊Pd。連接電路36可運作於順向導通模式而將接墊Pd導通至節點CLMP1，而當節點CLMP1與接墊Pd間的正電壓差超過一第二特徵電壓時，連接電路36也可運作於一逆向導通模式而將節點CLMP1導通至接墊Pd。譬如說，第二特徵電壓可以是電晶體P1崩潰導通時的崩潰電壓。

靜電放電保護電路30進行靜電放電保護的情形可描述如下。當靜電放電發生在接墊Pd與電源端GND間而使接墊Pd與電源端GND間呈現正電壓差時，連接電路36與過壓控制電路38A會順向導通而將節點CLMP1導通至節點IO_CLMP，使接墊Pd上的靜電放電事件可反映至節點IO_CLMP。當靜電放電箝制電路22從節點IO_CLMP上偵測到靜電放電時，靜電放電箝制電路22就可運作於一觸發導通模式而將節點IO_CLMP導通至電源端GND，以便在接墊Pd至電源端GND導通一電流路徑。

相對地，若電源端GND與接墊Pd間發生靜電放電而使兩者間呈現正電壓差時，靜電放電箝制電路22可等效於一個陽極耦接於電源端GND而陰極耦接於節點IO_CLMP的二極體，將電源端GND順向導通至節點IO_CLMP，而過壓控制電路38B亦會順向導通至節點CLMP_1。連接電路36中以二極體形式連接的電晶體P1可崩潰導通，將節點CLMP_1導通至接墊Pd，在電源端GND與接墊Pd間形成電流路徑，達到靜電放電保護的目的。由於靜電放電持續的時間極短，即使電晶體P1是崩潰導通，也不會傷害電晶體P1。在連接電路36中採用p通道金氧半場效電晶體，其實也是利用其寄生的p-n-p雙載子接面電晶體，以增進電源端GND至接墊Pd間的靜電放電保護能力。

至於靜電放電保護電路30進行電子過壓防護的情形則可描述如下。當接墊Pd與電源端GND間發生正向電子過壓而使兩者間有持續長時間的正電壓差時，連接電路36與過壓控制電路38A可能順向導通，若靜電放電箝制電路22因節點IO_CLMP反映接墊Pd的高電壓而逆向導通，連接電路36、過壓控制電路38A與靜電放電箝制電路22就會形成電流路徑而導通破壞性的大電流。然而，在本發明的配置下，過壓控制電路38A其實會在節點CLMP1與節點IO_CLMP之間提供一足夠大的第一跨壓，使節點IO_CLMP的電壓小於靜電放電箝制電路22的第一特徵電壓，避免靜電放電箝制電路22因電子過壓而導通，達到電子過壓防護的目的。

另一方面，若接墊Pd與電源端GND間發生負向電子過壓而使電源端GND與接墊Pd間有持續長時間的正電壓差時，靜電放電箝制電路22與過壓控制電路38B可能順向將電源端GND導通至節點CLMP1，若節點CLMP1與接墊間Pd的電壓差超過連接電路36的第二特徵電壓，連接電路36就會逆向導通，在電源端GND與接墊Pd間導通電流路徑。不過，經由適當的電路設計，在上述電子過壓發生時，過壓控制電路38B其實會在節點IO_CLMP與節點CLMP1之間提供一足夠大的第二跨壓，使節點CLMP1至接墊Pd間的電壓差不會大於第二特徵電壓，防止連接電路36逆向導通。如此一來，就可避免負向電子過壓導通的大電流損壞靜電放電保護電路30。

由以上描述可知，本發明可利用系統化的電路設計來使靜電放電保護電路30能兼具電子過壓防護能力。譬如說，本發明可先依據靜電放電的需求設計靜電放電箝制電路22與連接電路36。依據設計，便可得知靜電放電箝制電路22的第一特徵電壓與連接電路36的第二特徵電壓。根據第一特徵電壓、第二特徵電壓與電子過壓防護的需求，便可決定各過壓控制電路38A與38B的電路配置。譬如說，若二極體D(N+1)至D(N+M)中的每一個二極體可在其陽極至陰極間提供跨壓Vpn，正向電子過壓的電壓最高會達到電壓OV+，而第一特徵電壓為Vc1，那麼，只要過壓控制電路38A中的二極體數量M足夠大而使M*Vpn>((OV+)-Vc1)，靜電放電保護電路30就能有足夠的正向電子過壓防護能力，能夠在正向電子過壓發生時防止電流路徑導通。

同理，若負向電子過壓的電壓極值為|OV-|，連接電路38B中的每一個二極體可在其陽極至陰極間提供跨壓Vpn，且連接電路36的第二特徵電壓為Vc2，那麼，只要過壓控制電路38B中的二極體數量(N-1)足夠多而使(N-1)*Vpn>(|OV-|-Vc2)，靜電放電保護電路30就能有足夠負向電子過壓防護能力，能夠在負向電子過壓發生時防止電流路徑導通。

延續第2圖的實施例，請參考第3圖；第3圖示意的是本發明靜電放電保護電路又一實施例40的電路架構。基本上，靜電放電保護電路40與第2圖之靜電放電保護電路30的電路型態與工作原理十分相似；主要差別之一，是靜電放電保護電路40改採一p-n-p雙載子接面電晶體B1來實現節點CLMP1與節點Nio(接墊Pd)間的連接電路46。電晶體B1的射極與基極耦接於節點CLMP1，集極耦接於接墊Pd。若靜電放電保護電路40形成在一個基底(substrate)較厚、可容許較深摻雜井或摻雜區的半導體結構中，就可利用垂直的n型井來形成垂直結構的p-n-p雙載子接面電晶體B1。若靜電放電保護電路40所在的半導體結構中較難實現垂直n型井，則可用側向(literal)結構來實現此電晶體B1。另外，也可用場氧化層(field oxide)電晶體來實現電晶體B1。類似於第2圖中的電路運作原理，第3圖中的連接電路46也有一個逆向導通的第二特徵電壓；根據電子過壓防護需求與連接電路46的第二特徵電壓，便可決定連接電路的電路。原則上，在第1圖至第3圖的實施例中，各連接電路16、36及46都可在節點Nio(接墊Pd)至節點CLMP1之間提供一p-n接面，而這些連接電路的第二特徵電壓就可以是此p-n接面的崩潰電壓。

延續第1圖至第3圖的實施例，請參考第4圖與第5圖；本發明中的靜電放電箝制電路22可用第4圖或第5圖中的實施例來實現。在第4圖的實施例中，靜電放電箝制電路22中包括有一靜電放電偵測電路52與一放電電路54。靜電放電偵測電路52耦接於節點IO_CLMP與電源端GND之間，用來偵測靜電放電是否發生，並根據偵測結果提供一觸發訊號Str。放電電路54，同樣耦接於節點IO_CLMP與電源端GND之間，並於一觸發端TR耦接於靜電放電偵測電路52，以接收觸發訊號Str。當靜電放電事件發生而使節點IO_CLMP的電壓快速升高時，靜電放電偵測電路52的偵測結果會反映靜電放電發生，並利用觸發訊號Str觸發放電電路54導通，而放電電路54就可使靜電放電箝制電路22運作於觸發導通模式，將節點IO_CLMP導通至電源端GND，形成靜電放電的電流路徑。

相對地，當靜電放電偵測電路52並未觸發放電電路54時，放電電路54可大致等效成一個陽極在電源端GND而陰極在節點IO_CLMP的二極體。當電源端GND之電壓高於節點IO_CLMP達一定程度時，放電電路54可將電源端GND順向導通至節點IO_CLMP。而當節點IO_CLMP之電壓高於電源端GND之電壓而使兩者間的電壓差超過放電電路54的特徵電壓時，放電電路54則可逆向導通，將節點IO_CLMP導通至電源端GND。其中，使放電電路54逆向導通的特徵電壓就可用來代表靜電放電箝制電路22的第一特徵電壓；譬如說，此特徵電壓可以是使放電電路54崩潰導通的崩潰電壓。

在本發明的一實施例中，放電電路54可由一場氧化層元件(FOD，field oxide device，譬如說是一場氧化層電晶體)、一金氧半場效電晶體或一矽控整流元件(SCR，Silicon Control Rectifier)實現，而靜電放電偵測電路52則可用基底觸發的方式來傳送觸發訊號Str，也就是利用基底觸發來觸發放電電路54。

在第5圖的實施例中，靜電放電箝制電路22的架構中同樣包括一靜電放電偵測電路62及一放電電路64。靜電放電偵測電路62中設有一個p通道金氧半場效電晶體Pa1、兩個n通道金氧半場效電晶體Na1與Na3，以及一電阻Ra。電晶體Na3用來當作電容，與電阻Ra耦接於節點TRi，以在節點IO_CLMP與電源端GND之間形成一電阻-電容電路(RC circuit)。電晶體Pa1與Na1則形成一反相器，將節點TRi的訊號反相為觸發端TR的觸發訊號Str。放電電路64則可用一n通道金氧半場效電晶體Na2來實現。

當靜電放電事件發生而在節點IO_CLMP上建立快速升高的電壓時，由於節點TRi上的電容無法馬上充電，故節點TRi上的電壓無法追隨節點IO_CLMP上的電壓，使節點TRi上的電壓相對為一低電壓；連帶地，觸發訊號Str就會在觸發端TR上以高電壓(趨近節點IO_CLMP之電壓)來觸發放電電路64導通，在節點IO_CLMP與電源端GND間形成一個可供靜電放電的電流路徑。

相對地，當節點IO_CLMP的電壓只是緩慢上升(如電源開啟時)或已經維持穩態電壓(譬如說電源已經穩定為額定工作電壓，或是在經歷持續的電子過壓時)時，靜電放電偵測電路62中的電阻-電容電路有足夠的時間來將電容充電，使節點TRi的電壓趨近節點IO_CLMP的電壓，連帶使觸發端TR維持於低電壓(趨近電源端GND之電壓)，不會觸發放電電路64。不過，類似於第4圖中的放電電路54，在未觸發的情形下，放電電路64還是可能順向導通或是逆向導通；而使放電電路64逆向導通(由節點IO_CLMP導通至電源端GND)的特徵電壓就可以代表靜電放電箝制電路22的第一特徵電壓。如前面在第2圖時已經詳細討論過的，只要根據第一特徵電壓與電子過壓需求適當地設計過壓控制電路18(第1圖)與38A(第2圖/第3圖)，就可防止放電電路64在經歷正向電子過壓時導通大電流，兼顧靜電放電保護與電子過壓防護功能。

請參考第6圖，其所示意的是本發明靜電放電保護電路的又一實施例60；此實施例主要用來示意本發明精神如何實現於一個具有多輸出入接墊之輸出入介面。在此實施例中，靜電放電保護電路60會為每一個接墊Pd(1)至Pd(I)分別設置一對應的連接電路Ka(1)至Ka(I)與一對應的限流電路Kb(1)至Kb(I)，I可為定值整數。其中，第i個(i=1,...,I)接墊Pd(i)經由對應的限流電路Kb(i)(其可由電阻R(i)實現)耦接至內部電路32，使內部電路32可經由這些接墊來與外界交換資料訊號。

為了實現靜電放電保護與電子過壓防護，第i個接墊Pd(i)另經由對應的連接電路Ka(i)而統一耦接至節點CLMP1，連接電路Ka(i)可用一電晶體P(i)實現，或是依照第1圖與第3圖中的連接電路16與46實現)。節點CLMP1與節點IO_CLMP之間可設有J個(J為一整數定值)過壓控制電路Kc(1)至Kc(J)，以及J個過壓控制電路Kd(1)至Kd(J)。第j個過壓控制電路Kc(j)與Kd(j)可分別由一或多個二極體串連而成。而在節點IO_CLMP與電源端GND之間則可設有L個(L為一整數定值)靜電放電箝制電路Ke(1)至Ke(L)，每個靜電放電箝制電路可用第4圖或/及第5圖中的實施例來實現。節點IO_CLMP另經由又一連接電路42(可由一二極體D(1)實現)耦接至電源端VCC，而電源端VCC與GND之間則由一電源箝制電路24來控制這兩電源端間的電壓差。

在第6圖的實施例中，I個連接電路Ka(1)至Ka(I)可搭配相同或不同數目的J個過壓控制電路Kc(1)至Kc(J)、Kd(1)至Kd(J)以及相同或不同數目的L個靜電放電箝制電路Ke(1)至Ke(L)。也就是說，I、J與L可以互相相同或相異。甚至，過壓控制電路Kc(.)與Kd(.)的數目也可以不相同。第6圖之實施例代表本發明可將多個接墊中的I個接墊Pd(.)群組起來，統一在節點CLMP1與IO_CLMP上共用J個過壓控制電路Kc(.)/Kd(.)與L個靜電放電箝制電路Ke(.)。在決定實際的數目時，可考量靜電放電保護能力、電子過壓防護能力與布局面積等因素。譬如說，若設置較多的過壓控制電路Kc(.)與靜電放電箝制電路Ke(.)，可提供阻抗更低、導通能力較佳的靜電放電路徑，增強靜電放電保護能力。

請繼續參考第7圖。第7圖為本發明靜電放電保護電路又一實施例70的電路示意圖，以顯示本發明應用於多接墊輸出入介面的另一實施例。在第7圖中，J個接墊Pd(1)至Pd(J)分別經由對應的J個限流電路Kb(1)至Kb(J)耦接至內部電路32以實現多接墊輸出入介面。與第6圖不同的是，第7圖中的第j個(j=1,...J)接墊Pd(j)對應的連接電路Ka(j)是分別由一對應的節點CLMP1(j)耦接至對應的過壓控制電路Kc(j)與Kd(j)，再統一由節點IO_CLMP耦接至L個靜電放電箝制電路Ke(1)至Ke(L)。由於每個節點CLMP1(1)至CLMP1(J)是相互絕緣獨立的，故每個接墊Pd(j)都搭配有一組專用的過壓控制電路Kc(j)與Kd(j)。不過，這J個接墊還是可以在節點IO_CLMP上共用L個靜電放電箝制電路Ke(1)至Ke(L)；其中J和L的數目可以相同或不同。

請參考第8圖，其所示意的是本發明靜電放電保護電路的又一實施例80。延續第1圖至第3圖的實施例，為了進一步增強內部電路對電子過壓的抵抗力，除限流電路34之外，本發明還可在每個接墊Pd與內部電路32之間另行設置對應的分壓電路82。限流電路34可用一電阻R1實現，耦接於節點Nio(接墊Pd)與內部電路32之間。分壓電路82則在節點Ng耦接於限流電路34與內部電路32之間；當接墊Pd承受電子過壓時，分壓電路82可在節點Ng(與電源端GND之間)提供一第三跨壓Vg至內部電路32，而此跨壓Vg會小於電子過壓之電壓。也就是說，經由本發明限流電路34與分壓電路82之運作，當電子過壓發生時，電子過壓的電壓不會完全傳導至內部電路32，以保護內部電路32中的電路(像是一個接收訊號的閘極)不會受到電子過壓破壞。

如第8圖所示，在本發明的一實施例中，本發明分壓電路82可由一電阻R2與一n通道金氧半場效電晶體Ns實現。電晶體Ns之閘極、源極與體極耦接於電源端GND，形成一閘極接地(gate ground)連接，汲極則於節點N1耦接於電阻R2。當電子過壓(譬如說是正向電子過壓)發生時，電晶體Ns可在汲極崩潰的情形下導通，並在節點N1與電源端GND維持一跨壓VH_Ns。再加上電阻R2在節點Ng與N1間提供的跨壓，分壓電路82在節點Ng(與電壓端GND)之間提供的總跨壓Vg可計算為：Vg=(Vin-VH_Ns)*R2/(R1+R2)+VH_Ns=Vin*R2/(R1+R2)+VH_Ns*R1/(R1+R2)。其中Vin是接墊Pd上的電壓(譬如說，Vin可以等於電子過壓的電壓OV+)。只要跨壓Vg小於內部電路32可耐受的電壓上限，本發明分壓電路82就能保護內部電路32不受電子過壓傷害。譬如說，若內部電路32是以一金氧半場效電晶體元件的閘極來從節點Ng接收接墊Pd上的訊號，當(正向)電子過壓發生時，只要分壓電路82能使跨壓Vg小於該元件的閘極氧化層崩潰電壓，內部電路32就可受到保護。

電阻R1、R2之阻值/尺寸與電晶體Ns之尺寸可根據電子過壓防護的需求與布局面積來決定。譬如說，增加電阻R1寬度與電晶體Ns的尺寸可減少跨壓Vg；若有面積上的考量，則可適當縮減電阻R2的尺寸及/或電晶體Ns的尺寸，只要能使跨壓Vg小於內部電路32之閘極氧化層崩潰電壓即可。另外，在分壓電路82中，也可選擇不設置電阻R2，也就是使電晶體Ns在節點N1的汲極直接連接到節點Ng。第8圖中的實施例可與本發明於第1圖至第3圖、第6圖至第7圖的實施例併用。

總結來說，相對於習知靜電放電保護電路容易被電子過壓破壞的缺點，本發明靜電放電保護電路在維持靜電放電保護能力之餘還能兼顧電子過壓防護，使靜電放電保護機制與內部電路都能免於電子過壓的破壞。就如前面討論過的，在本發明之電路配置下，靜電放電保護與電子過壓防護兩者的設計考量可以適當地區隔、獨立，可以兼顧靜電放電保護與電子過壓防護兩者，不必相互妥協。本發明精神可實施運用於各種晶片、晶粒及/或積體電路的訊號輸出入介面中。譬如說，應用於顯示器的時間控制晶片(業界常簡稱為T-con)不僅必備靜電放電保護能力，也需要較佳的電子過壓防護能力，正可利用本發明來兼顧這兩者。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

本案圖式中所包含之各元件列示如下：

16、26、28、36、42、46、Ka(1)-Ka(I)/Ka(J)‧‧‧連接電路

18、38A-38B、Kc(1)-Kc(J)、Kd(1)-Kd(J)‧‧‧過壓控制電路

20、30、40、60、70、80‧‧‧靜電放電保護電路

22、Ke(1)-Ke(L)‧‧‧靜電放電箝制電路

24‧‧‧電源箝制電路

32‧‧‧內部電路

34、Kb(1)-Kb(I)/Kb(J)‧‧‧限流電路

52、62‧‧‧靜電放電偵測電路

54、64‧‧‧放電電路

82‧‧‧分壓電路

Pd、Pd(1)-Pd(I)/Pd(J)‧‧‧接墊

P1、B1、Pa1、Na1-Na3、P(1)-P(I)/P(J)、Ns‧‧‧電晶體

Da(1)-Da(N)、D(1)-D(N)、D(N+1)-D(N+M)‧‧‧二極體

CLMP1、IO_CLMP、TRi、CLMP1(1)-CLMP1(J)、Ng、N1、 Nio‧‧‧節點

Vg‧‧‧跨壓

R1-R2、Ra、R(1)-R(I)/R(J)‧‧‧電阻

Str‧‧‧觸發訊號

TR‧‧‧觸發端

VCC、GND‧‧‧電源端

本案得藉由下列圖式及說明，俾得一更深入之了解：第1圖至第3圖分別示意本發明靜電放電保護電路的各種實施例。

第4圖至第5圖分別示意第1圖至第3圖中靜電放電箝制電路的各種實施例。

第6圖至第7圖分別示意本發明實現於多接墊輸出入介面的各種實施例。

第8圖為本發明針對內部電路增強電子過壓防護能力的一種實施例。

22．．．靜電放電箝制電路

24．．．電源箝制電路

30．．．靜電放電保護電路

32．．．內部電路

34．．．限流電路

36、42．．．連接電路

38A-38B．．．過壓控制電路

Pd．．．接墊

P1．．．電晶體

R1．．．電阻

D(1)-D(N)、D(N+1)-D(N+M)．．．二極體

CLMP1、IO_CLMP、Nio．．．節點

VCC、GND．．．電源端

Claims (17)

1. 一種靜電放電保護電路，其包含有：一第一連接電路，耦接於一接墊與一第一箝制節點之間；一第一過壓控制電路，耦接於該第一箝制節點與一輸出入箝制節點之間；以及一靜電放電箝制電路，耦接於該輸出入箝制節點與一第二電源端之間；該靜電放電箝制電路可運作於一觸發導通模式與一逆向導通模式；當該靜電放電箝制電路於該輸出入箝制節點偵測到靜電放電(ESD，Electro-Static Discharge)時，該靜電放電箝制電路可運作於該觸發導通模式而將該輸出入箝制節點導通至該第二電源端；而當該輸出入箝制節點的電壓大於一第一特徵電壓時，該靜電放電箝制電路可運作於該逆向導通模式而將該輸出入箝制節點導通至該第二電源端；而當該接墊承受一電子過壓(EOS，Electrical Over-Stress)時，該第一過壓控制電路可在該第一箝制節點與該輸出入箝制節點之間提供一第一跨壓，以使該輸出入箝制節點的電壓小於該第一特徵電壓而使該靜電放電箝制電路不在該輸出入箝制節點與該第二電源端間導通；其中，該靜電放電保護電路係建置於一第一電源端與該第二電源端間的單一電源領域，且該第一箝制節點係與該第一電源端未直接連接。
2. 如申請專利範圍第1項之靜電放電保護電路，其另包含 有：一第二過壓控制電路，耦接於該第一箝制節點與該輸出入箝制節點之間；其中，該第一連接電路可運作於一順向導通模式與一逆向導通模式；當該第一連接電路運作於該順向導通模式時，該第一連接電路可將該接墊導通至該第一箝制節點；而當該第一箝制節點與該接墊間的電壓差大於一第二特徵電壓時，該第一連接電路可運作於該逆向導通模式而將該第一箝制節點導通至該接墊；而當該第二電源端承受一電子過壓時，該第二過壓控制電路可在該輸出入箝制節點與該第一箝制節點間提供一第二跨壓，以使該第一箝制節點與該接墊間的電壓差小於該第二特徵電壓而使該第一連接電路不導通。
3. 如申請專利範圍第1項之靜電放電保護電路，其中該第一過壓控制電路包含有至少一p-n接面(p-n junction)元件，以在該第一箝制節點與該輸出入箝制節點間形成p-n接面。
4. 如申請專利範圍第3項之靜電放電保護電路，其中各p-n接面元件係分別為一二極體。
5. 如申請專利範圍第2項之靜電放電保護電路，其中該第二過壓控制電路包含有至少一p-n接面(p-n junction)元件，以在該輸出入箝制節點與該第一箝制節點間形成p-n接面。
6. 如申請專利範圍第2項之靜電放電保護電路，其中該第一連接電路可在該接墊與該第一箝制節點間提供一p-n接 面，而該第二特徵電壓係該p-n接面之崩潰電壓。
7. 如申請專利範圍第1項之靜電放電保護電路，其中該第一連接電路係在該接墊與該第一箝制節點間形成p-n接面。
8. 如申請專利範圍第1項之靜電放電保護電路，其中該第一連接電路包含有一p通道金氧半場效電晶體，該電晶體之閘極與源極耦接於該第一箝制節點，而汲極則耦接於該接墊。
9. 如申請專利範圍第1項之靜電放電保護電路，其中該第一連接電路包含有一p-n-p雙載子接面電晶體，該電晶體之射極與基極耦接於該第一箝制節點，而集極耦接於該接墊。
10. 如申請專利範圍第1項之靜電放電保護電路，其另包含有：一第二連接電路，耦接於該接墊與該第二電源端之間；當靜電放電發生於該第二電源端與該接墊之間時，該第二連接電路可將該第二電源端導通至該接墊。
11. 如申請專利範圍第1項之靜電放電保護電路，其另包含有：一第三連接電路，耦接於該第一電源端與該輸出入箝制節點之間，其中該第一箝制節點係旁路於該第一電源端而耦接至該輸出入箝制節點。
12. 如申請專利範圍第11項之靜電放電保護電路，其另包含有：一電源箝制電路，耦接於該第一電源端與該第二電源端之間。
13. 如申請專利範圍第1項之靜電放電保護電路，其中該靜電放電箝制電路包含有：一靜電放電偵測電路，耦接於該輸出入箝制節點與該第二電源端之間，用來偵測靜電放電是否發生，並根據偵測結果提供一觸發訊號；一放電電路，耦接於該靜電放電偵測電路、該輸出入箝制節點與該第二電源端之間；當該偵測結果反映靜電放電發生時，該放電電路可使該靜電放電箝制電路運作於該觸發導通模式而將該輸出入箝制節點導通至該第二電源端。
14. 如申請專利範圍第13項之靜電放電保護電路，其中當該偵測結果未反映靜電放電時，若該輸出入箝制節點與該第二電源端間的電壓差大於該第一特徵電壓，該放電電路可使該靜電放電箝制電路運作於該逆向導通模式而將該輸出入箝制節點導通至該第二電源端。
15. 如申請專利範圍第13項之靜電放電保護電路，其中該第一特徵電壓係該放電電路之崩潰電壓。
16. 如申請專利範圍第1項之靜電放電保護電路，其另包含有：一限流電路，耦接於該接墊與一內部電路之間；一分壓電路，耦接於該限流電路與該內部電路之間；當該接墊承受電子過壓時，該分壓電路可提供一第三跨壓至該內部電路，而該第三跨壓係小於該電子過壓之電壓。
17. 如申請專利範圍第16項之靜電放電保護電路，其中該分壓電路包含有： 一電阻，以及一n通道金氧半場效電晶體，該電晶體之閘極與源極係耦接於該第二電源端，該電晶體之汲極則耦接於該電阻。