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TWI431601B - And a semiconductor integrated circuit for display control - Google Patents

And a semiconductor integrated circuit for display control Download PDF

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TWI431601B
TWI431601B TW096140783A TW96140783A TWI431601B TW I431601 B TWI431601 B TW I431601B TW 096140783 A TW096140783 A TW 096140783A TW 96140783 A TW96140783 A TW 96140783A TW I431601 B TWI431601 B TW I431601B
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TW
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data
display
circuit
bus
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TW096140783A
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English (en)
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TW200837707A (en
Inventor
Hirofumi Sonoyama
Sosuke Tsuji
Hikaru Shibahara
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW200837707A publication Critical patent/TW200837707A/zh
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Description

顯示控制用半導體積體電路
本發明關於顯示控制用半導體積體電路，關於例如驅動液晶顯示面板的液晶控制驅動器之有效技術。
近年來，作為行動電話或PDA(personal digital assistance)等之攜帶型電子機器之顯示裝置，通常使用多數個顯示畫素以矩陣狀配列成2次元的點矩陣型液晶面板。於機器內部搭載進行該液晶面板之顯示控制的半導體積體電路化的液晶顯示控制裝置(液晶控制器)，或於該控制裝置之控制下驅動液晶面板的液晶驅動器、或內藏有液晶控制器及液晶驅動器的液晶顯示驅動控制裝置(液晶控制驅動器)。
使用液晶顯示裝置的行動電話所內藏之顯示驅動控制裝置(液晶顯示驅動控制裝置)之揭示文獻例如專利文獻1。
專利文獻1：特開2005-43435號公報
本發明人針對驅動行動電話或PDA之液晶面板的液晶顯示驅動控制裝置(液晶控制驅動器)加以檢討。在驅動具有320×240像素(pixel)解像度之QVGA之液晶顯示 面板的液晶控制驅動器中，顯示資料記憶用的RAM(隨機存取記憶體)，其在10MHz之存取週期下製品規格上不會有問題。但是欲對應於具有800×480像素(pixel)解像度之WVGA時，雖然不受畫素數增大伴隨產生之資料傳送量影響，但就製品規格而言乃需要在和QVGA同等時間內進行資料之傳送，存取週期之必須高速化乃極為明確者。然而考慮搭載於行動電話或PDA之情況下，就低待機電流之觀點而言，提升設計上(device)之電流能力而提升RAM之動作性能並非上策。
本發明目的為提供，在不提升設計上(device)之電流能力情況下，能實現記憶體存取週期之高速化的技術。
本發明之上述及其他目的可由以下說明及圖面加以理解。
本發明之代表性概要簡單說明如下。
亦即，包含：記憶格陣列，係將可記憶顯示資料的多數個記憶格以陣列狀配列而成；周邊電路，被配置於上述記憶格陣列周邊、可進行對上述記憶格陣列之顯示資料之寫入及自上述記憶格陣列之顯示資料之讀出；及控制電路，可藉由上述周邊電路進行上述記憶格陣列之讀寫動作。上述記憶格陣列，係包含可分別記憶上述顯示資料的多數個記憶區塊(memory block)。上述控制電路，係包含控制邏輯，其在對上述多數個記憶區塊之中1個記憶區 塊之資料寫入完了前，開始對和其不同之記憶區塊之資料寫入，依此而可以進行對上述多數個記憶區塊之寫入動作之並列處理。依此則，對上述多數個記憶區塊之寫入動作之並列處理可以被進行。
1、代表性之實施形態。首先，說明本發明之代表性之實施形態之概要。於代表性實施形態之概要說明中，附加括弧被參照之圖面上之參照符號僅為表示包含於其附加之構成要素之概念之例。
〔1〕本發明之代表性實施形態之顯示控制用半導體積體電路，係包含：記憶格陣列ARY，其將可記憶顯示資料的多數個記憶格以陣列狀配列而成；周邊電路100-1、101-1、102-1、103-1，被配置於上述記憶格陣列周邊、可進行對上述記憶格陣列之顯示資料之寫入，及自上述記憶格陣列之顯示資料之讀出；及控制電路，可藉由上述周邊電路進行上述記憶格陣列之讀寫動作。上述記憶格陣列，係包含可分別記憶上述顯示資料的多數個記憶區塊(memory block)100-2、101-2、102-2、103-2。上述控制電路，係包含控制邏輯400，其在對上述多數個記憶區塊之中1個記憶區塊之資料寫入完了前，開始對和其不同之記憶區塊之資料寫入，而可以進行對上述多數個記憶區塊之寫入動作之並列處理。依該構成，在對上述多數個記憶區塊之中1個記憶區塊之資料寫入完了前，開始對其他 記憶區塊之資料寫入，而使上述多數個記憶區塊之寫入動作之並列處理被進行，可縮短寫入週期，可達成記憶體存取週期之高速化。而且，此情況下，無須提升設計上(device)之電流能力。
〔2〕更詳言之為，本發明之一實施形態之顯示控制用半導體積體電路中，上述控制邏輯，在對上述記憶格陣列以1畫素單位進行資料寫入時，係在對1個記憶區塊之1畫素分之資料寫入完了前，開始進行對其他記憶區塊之次一畫素分之資料寫入。
〔3〕又，上述記憶格陣列，可於上述行方向或上述列方向分割成多數個記憶區塊。
〔4〕上述控制邏輯，係構成為可藉由輸入之存取指令逐次動作，於上述多數個記憶區塊間共有資料匯流排D-BUS與位址匯流排A-BUS。
〔5〕可設置傳送控制電路401，用於使來自上述多數個記憶區塊之輸出資料，以和顯示裝置之中1行(line)分資料之排列對應的方式變更排列之後，傳送至後段電路。
〔6〕上述傳送控制電路，係介由使上述多數個記憶區塊之輸出資料可以分時方式傳送至後段電路的匯流排F-BUS，而使來自上述多數個記憶區塊之輸出資料，以和顯示裝置之中1行分資料之排列對應的方式變更排列之後，傳送至後段電路。
〔7〕具備視窗(window)功能，其可對以任意位址被設定而形成之矩形區域進行連續存取，上述記憶區塊之 分割數以n表示時，列數及行數被設定為n之倍數。
〔8〕可於寫入用的寫入週期之間具有指令週期，而於上述指令週期受理隨機存取用之指令。
〔9〕顯示資料傳送時依序被選擇之記憶體內部位址編號以N表示時，可將第N編號與第N+1編號分配於不同之記憶區塊。
2、實施形態之說明。以下，更詳細說明實施形態。
圖1為本發明之顯示控制用半導體積體電路之一例的液晶控制驅動器。如圖2所示，該液晶控制驅動器200，係驅動點矩陣型之液晶顯示面板300。液晶顯示面板300，雖未特別限定，係和WVGA對應，具有800×480像素(pixel)解像度。如圖1所示，液晶控制驅動器200，係內藏有作為記憶體之顯示記憶體206，用以記憶在點矩陣型液晶顯示面板被圖形顯示的資料，其之寫入電路或讀出電路、以及輸出液晶顯示面板之驅動信號的驅動器，係於1個半導體基板上以半導體積體電路構成。
液晶控制驅動器200具備控制部201，用以依據外部微處理器或微電腦等之指令而控制晶片內部全體。另外具備：脈衝產生器202，其依據外部之振盪信號或外部端子連接之振盪子之振盪信號而產生晶片內部之基準時脈；及時序控制電路203，其依據該基準時脈而產生時序信號俾供給晶片內部之各種電路之動作時序。
另外具備：系統介面204，其介由系統匯流排(未圖式)在其和微電腦等之間主要進行指令或靜止顯示資料等 之資料之傳送/接收；及外部顯示介面205，其介由顯示資料匯流排(未圖式)主要接受應用處理器等之動畫資料或水平/垂直同步信號HSYNC、VSYNC。
另外，液晶控制驅動器200具備：顯示記憶體206，其以位元映射方式記憶顯示資料；及位元轉換(BGR)電路207，其進行來自微電腦之RGB之寫入資料之位元之重新排列等之位元處理。另外具備：寫入資料閂鎖電路208，用於取入經位元轉換電路207轉換之顯示資料或介由外部顯示介面205被輸入之顯示資料加以保持；讀出資料閂鎖電路209，用於保持由顯示記憶體206讀出之顯示資料；及位址產生電路210，用於產生相對於顯示記憶體206之選擇位址。
顯示記憶體206，係由以下構成：包含多數個記憶格及字元線、位元線(資料線)的記憶陣列；及可讀寫之RAM，其具有位址解碼器，用於解碼位址產生電路210所供給之位址而產生選擇記憶陣列內之字元線或位元線的信號；又，顯示記憶體206具有：放大由記憶格讀出之信號的感測放大器，或對應於寫入資料而對記憶陣列內之位元線施加特定電壓的寫入驅動器等。雖未特別限制，本實施例中，記憶陣列之構成微具有172800位元組之記憶容量，藉由17位元之位址信號可以列(18位元)單位進行資料之讀寫。
另外設有面板顯示用之面板顯示用閂鎖電路212，可將由顯示記憶體206讀出之顯示資料依序閂鎖。另外具 備：液晶驅動位準產生電路216，用於產生液晶顯示面板之驅動用的多數個位準之電壓；灰階電壓產生電路217，依據液晶驅動位準產生電路216產生之電壓，產生必要之灰階電壓而產生適合彩色顯示或灰階顯示的波形信號；及γ調整電路218，用於設定灰階電壓據以補正液晶顯示面板之γ特性。
於面板顯示用閂鎖電路212後段設有源極線驅動電路215，可由灰階電壓產生電路217供給之灰階電壓中選擇和面板顯示用閂鎖電路212之輸出資料對應之電壓，而輸出被施加於液晶顯示面板之信號線(源極線)的電壓(源極線驅動信號)S1-S480。另外設有：閘極線驅動電路219，可輸出被施加於液晶顯示面板之選擇線(閘極線，亦稱共通線)的電壓(閘極線驅動信號)G1-G800；及移位暫存器等構成之掃描資料產生電路220，其產生掃描資料而將液晶顯示面板之閘極線1條條依序驅動至選擇位準。
另外設有：內部基準電壓產生電路221，其產生內部基準電壓；及電壓調整器222，其將外部供給之3.3V或2.5V之電壓Vcc降壓而產生之1.5V之內部邏輯電路之電源電壓Vdd。又，於圖1，SEL1、SEL2為資料選擇器，分別藉由時序控制電路203輸出之切換信號被控制，選擇性通過多數個輸入信號之其中之任一。
於控制部201設有以下等之暫存器：控制暫存器CTR，其控制液晶控制驅動器200之動作模態等之晶片全 體之動作狀態；或指標IXR，用於記憶控制暫存器CTR或顯示記憶體206之參照用指標資訊。在外部微電腦等指定執行之指令而對指標暫存器IXR進行寫入時，控制部201產生和指定之指令對應之控制信號而加以輸出。
藉由上述構成之控制部201之控制，在液晶控制驅動器200依據微電腦等之指令或資料對圖外之液晶顯示面板進行顯示時，係將顯示資料依序寫入顯示記憶體206而進行描繪處理。另外，由顯示記憶體206週期性讀出顯示資料而進行讀出處理，產生被施加於液晶顯示面板之源極線的信號加以輸出之同時，產生依序被施加於閘極線的信號加以輸出。
系統介面204，係在和微電腦等系統控制裝置之間對顯示記憶體206進行描繪時，進行必要的對暫存器之設定資料或顯示資料等之信號之傳送/接收。此實施例中構成為，對應於IM3-1及IM0/ID端子之狀態，作為80系介面而可選擇18位元、16位元、9位元、8位元之並列輸出入或序列輸出入之任一。
於液晶控制驅動器200設有：救濟電路230，其和顯示記憶體206對應，進行救濟其內部之缺陷位元；及救濟資訊設定電路240，其以包含缺陷位元的被救濟記憶體行之位址為救濟資訊加以保持。救濟資訊設定電路240，雖未特別限定，可以設為溶斷電路，用於記憶被救濟記憶體行或列之位址。依據設於救濟資訊設定電路240之救濟資訊，救濟電路230使包含顯示記憶體206之缺陷位元的區 域，以字元線單位或位元線單位替換為冗長區域。於顯示記憶體206，和記憶顯示資料之正常記憶區域獨立設有救濟用區域(預備之記憶區域)206a。該救濟用區域206a包含：字元線救濟用之字元線救濟區域及位元線救濟用之位元線救濟區域。救濟電路230之冗長救濟，在介由寫入資料閂鎖電路208將顯示資料寫入顯示記憶體206時、介由讀出資料閂鎖電路209將顯示記憶體206之記憶資料讀出至系統側時、以及介由面板顯示用閂鎖電路212讀出顯示記憶體206之記憶資料時，係分別依據救濟資訊設定電路240之救濟資訊進行。
圖3為上述液晶控制驅動器200之主要部分之構成例。
顯示記憶體206，係包含：記憶格陣列ARY，其將可記憶顯示資料的記憶格以陣列狀配列於行方向與列方向而成；或控制邏輯400。記憶格陣列ARY，係於行方向被分割為2個記憶區塊100-2、101-2。
於記憶區塊(block0)100-2之周邊配置：周邊電路100-1，及顯示讀出用閂鎖電路100-3，可閂鎖由記憶區塊100-2輸出之顯示資料。
於記憶區塊(block1)101-2之周邊配置：周邊電路101-1，及顯示讀出用閂鎖電路101-3，可閂鎖由記憶區塊101-2輸出之顯示資料。
控制邏輯400，係輸出各記憶區塊專用之讀寫控制信號RW0、RW1、資料及位址信號。讀寫控制信號RW0被 供給至周邊電路100-1，藉由讀寫控制信號RW0，使由記憶區塊100-2之資料讀出控制及對記憶區塊100-2之資料寫入控制為可能。讀寫控制信號RW1被供給至周邊電路101-1，藉由讀寫控制信號RW1，使由記憶區塊101-2之資料讀出控制及對記憶區塊101-2之資料寫入控制為可能。又，控制邏輯400，係介由資料匯流排D-BUS連接於周邊電路100-1、101-1，介由該資料匯流排D-BUS，可於其和周邊電路100-1、101-1之間進行資料之處理(傳送/接收)。另外，控制邏輯400，係介由位址匯流排A-BUS結合於周邊電路100-1、101-1，介由該位址匯流排A-BUS，可將讀出用位址或寫入用位址傳送至周邊電路100-1、101-1。
本例中，於記憶區塊100-2、101-2，如下述被分配邏輯內部位址。
於記憶區塊100-2被分配偶數列位址，於記憶區塊101-2被分配奇數列位址。藉由上述位址分配之進行，如圖5(A)所示，使對顯示記憶體206之顯示資料之畫素單位之寫入，在列位址為偶數情況與奇數情況之寫入對象不同。亦即，在行方向之連續存取中，當被供給至顯示記憶體206之列位址為偶數時係被寫入記憶區塊(block0)100-2，當被供給至顯示記憶體206之列位址為奇數時係被寫入記憶區塊(block1)101-2。隨列位址之上數(increment)或下數(decrement)之每一次被交互供給偶數列與奇數列，因此寫入資料係分開寫入記憶區塊 (block0)100-2與記憶區塊(block1)101-2。該寫入被設為行方向之寫入，如圖5(B)所示，對應於液晶顯示面板300之水平方向。又，對顯示記憶體206之行方向之寫入，如圖9所示，可為行位址與列位址之上數或下數之不同組合的4種類寫入圖案。
圖10為對顯示記憶體206之寫入動作時序圖。
圖10(B)為圖3所示構成之寫入動作時序，圖10(A)為比較對象之寫入動作時序。
其中，和圖3所示構成不同，未進行區塊分割時，如圖10(A)所示，在寫入致能信號WR被認定為L(低)位準之每一次，來自外部資料匯流排DB之資料，係依據顯示資料(Data)被傳送至內部資料匯流排之時被供給的內部位址信號，而進行對顯示記憶體206之資料寫入。此情況下，於現在之寫入週期，係在1畫素分之資料寫入終了後，於次一寫入週期開始次一畫素分之資料寫入。例如1畫素分之第1顯示資料Data1之寫入終了後，於次一寫入週期開始次一畫素分之顯示資料Data2之寫入，該顯示資料Data2之寫入終了後，於次一寫入週期開始次一畫素分之顯示資料Data3之寫入。
相對於此，依據圖3所示構成，於記憶區塊100-2被分配偶數列位址，於記憶區塊101-2被分配奇數列位址，因此如圖10(B)所示，在對記憶區塊100-2的資料寫入終了之前，可以開始對記憶區塊101-2的資料寫入，在對記憶區塊101-2的資料寫入終了之前，可以開始對記憶區 塊100-2的資料寫入。例如在對記憶區塊(block0)100-2的1畫素分之第1顯示資料Data1之寫入終了之前，可於次一寫入週期開始對記憶區塊101-2的次一畫素分之顯示資料Data2之寫入。在該顯示資料Data2之寫入終了之前，可於次一寫入週期開始對記憶區塊100-2的次一畫素分之顯示資料Data3之寫入。亦即，對記憶區塊100-2的資料寫入與對記憶區塊101-2的資料寫入可以並列進行。因此，和圖10(A)所示情況比較，依據圖10(B)所示寫入動作，可以縮短寫入週期，可達成記憶體存取週期之高速化。而且，此情況下，無須提升設計上(device)之電流能力。
如上述說明，於顯示記憶體206被分配邏輯內部位址，使畫素單位之資料寫入，在列位址為偶數情況時被寫入記憶區塊(block0)100-2，在列位址為奇數情況時被寫入記憶區塊(block1)101-2，因此，於顯示記憶體206之顯示資料讀出時，係對液晶顯示面板300之端子配列對應之物理位址施予整合，而進行顯示資料之排列變更。該重新排列，係於傳送控制電路401之控制下藉由傳送電路402進行。
又，上述寫入處理，係於設為讀出可能狀態之後終了。其理由在於實現非同步動作之液晶顯示面板300之顯示用的資料讀出之高速化。
圖7為傳送控制電路401及傳送電路402之構成例。
傳送控制電路401，如圖7所示，係包含：選擇器 71，閂鎖選擇電路72，及匯流排控制電路73。顯示讀出用閂鎖電路100-3、101-3、面板顯示用閂鎖電路212與選擇器71係藉由匯流排F-BUS連接。選擇器71，係使顯示讀出用閂鎖電路100-3之輸出資料，與顯示讀出用閂鎖電路101-3之輸出資料選擇性被傳送至面板顯示用閂鎖電路212。閂鎖選擇電路72，係使顯示讀出用閂鎖電路100-3與顯示讀出用閂鎖電路101-3選擇性設為資料輸出狀態。匯流排控制電路73，可藉由控制選擇器71之動作，而使自顯示讀出用閂鎖電路100-3、101-3至面板顯示用閂鎖電路212之顯示資料之分時傳送為可能。
圖8為上述顯示資料之分時傳送之模式。
藉由傳送活化信號來指示傳送之開始時，和傳送時脈信號同步進行資料之傳送。亦即，由記憶區塊100-2讀出顯示資料Data0、Data2、Data4、、、n，其被閂鎖於顯示讀出用閂鎖電路100-3，由記憶區塊101-2讀出顯示資料Data1、Data3、Data5、、、n+1，其被閂鎖於顯示讀出用閂鎖電路101-3。藉由選擇器71進行資料傳送路徑之切換，依此而於面板顯示用閂鎖電路212，以整合成為液晶顯示面板300之端子配列對應之物理位址的方式，使顯示資料變更排列為Data0、Data1、Data2、Data3、Data4、、、n、n+1之順序。
未藉由匯流排F-BUS進行分時傳送時，在顯示讀出用閂鎖電路100-3、101-3與面板顯示用閂鎖電路212間之配線區域，為了顯示資料之重新排列而不得不設為複雜之配 線。此種配線區域有礙於晶片尺寸之縮小化。
相對於此，藉由採用圖7之構成，以分時方式使用匯流排F-BUS，則可以迴避配線區域之大幅增大。
依據上述例可獲得以下之作用效果。
(1)對記憶區塊100-2的資料寫入、和對記憶區塊101-2的資料寫入可以並列進行，可以縮短寫入週期，可達成記憶體存取週期之高速化。而且，此情況下，無須提升設計上(device)之電流能力。
(2)藉由分時使用匯流排F-BUS，可以迴避配線區域之大幅增大。
圖4為上述液晶控制驅動器200之主要部分之另一構成例方塊圖。
圖4之液晶控制驅動器200，其和圖3之構成之大差異在於：記憶格陣列ARY，不僅於行方向，亦於列方向被分割。亦即，依圖4之構成，藉由記憶格陣列ARY之區塊分割，而形成4個記憶區塊100-2、101-2、102-2、103-2，對應於各個記憶區塊而配置周邊電路100-1、101-1、102-1、103-1，或顯示讀出用閂鎖電路100-3、101-3、102-3、103-3。在顯示讀出用閂鎖電路100-3、101-3與顯示讀出用閂鎖電路102-3、103-3之間配置傳送電路402。讀寫控制信號RW0被供給至周邊電路100-1，藉由讀寫控制信號RW0使來自記憶區塊100-2之資料讀出控制與對記憶區塊100-2之資料寫入控制設為可能。讀寫控制信號RW1被供給至周邊電路101-1，藉由讀寫控制信號 RW1使來自記憶區塊101-2之資料讀出控制與對記憶區塊101-2之資料寫入控制設為可能。
讀寫控制信號RW2被供給至周邊電路102-1，藉由讀寫控制信號RW2使來自記憶區塊102-2之資料讀出控制與對記憶區塊102-2之資料寫入控制設為可能。讀寫控制信號RW3被供給至周邊電路103-1，藉由讀寫控制信號RW3使來自記憶區塊103-2之資料讀出控制與對記憶區塊103-2之資料寫入控制設為可能。又，控制邏輯400，係介由資料匯流排D-BUS連接於周邊電路100-1、101-1、102-1、103-1，介由該資料匯流排D-BUS，可於其和周邊電路100-1、101-1、102-1、103-1之間進行資料之處理。另外，控制邏輯400，係介由位址匯流排A-BUS結合於周邊電路100-1、101-1、102-1、103-1，介由該位址匯流排A-BUS，可將讀出用位址或寫入用位址傳送至周邊電路100-1、101-1、102-1、103-1。
記憶區塊100-2、101-2、102-2、103-2之邏輯內部位址之分配如下。
亦即，於記憶區塊100-2被分配偶數列位址與偶數行位址，於記憶區塊101-2被分配奇數列位址與偶數行位址。於記憶區塊102-2被分配偶數列位址與奇數行位址，於記憶區塊103-2被分配奇數列位址與奇數行位址。藉由上述位址分配之進行，如圖6(A)所示，使對顯示記憶體206之顯示資料之畫素單位之寫入，在列位址及行位址為偶數情況與奇數情況之寫入對象成為不同。亦即，藉由 偶數列位址與偶數行位址，使對記憶區塊100-2之寫入設為可能，藉由奇數列位址與偶數行位址，使對記憶區塊101-2之寫入設為可能，藉由偶數列位址與奇數行位址，使對記憶區塊102-2之寫入設為可能，藉由奇數列位址與奇數行位址，使對記憶區塊103-2之寫入設為可能。因此，除如圖5(B)所示對應於液晶顯示面板300之水平方向之寫入以外，如圖6(B)所示對應於液晶顯示面板300之垂直方向之寫入亦成為可能。又，對顯示記憶體206之列方向之寫入，如圖9所示，可為行位址與列位址之上數或下數之不同組合的4種類寫入圖案。
依據上述例可獲得以下之作用效果。
(1)依據圖4之構成，記憶格陣列ARY被分割為4個記憶區塊，對多數個記憶區塊的資料寫入可以並列進行，可以縮短寫入週期，可達成記憶體存取週期之高速化。而且，此情況下，無須提升設計上(device)之電流能力。
(2)記憶格陣列ARY，不僅於行方向，亦於列方向被分割，因此，除如圖5(B)所示液晶顯示面板300之水平方向對應之寫入以外，如圖6(B)所示液晶顯示面板300之垂直方向對應之寫入亦成為可能。
以上依據實施形態說明本發明，但本發明不限定於上述實施形態，在不脫離其要旨情況下可做各種變更實施。
例如，如圖11所示，於寫入週期與接續其之寫入週期之間設置指令週期，於該指令週期受理輸出至液晶控制 驅動器200之外部指令(LCD設定指令)亦可。如此則，藉由上述外部指令，可變更液晶控制驅動器200之動作設定之內容。又，作為上述外部指令，藉由受理對記憶區塊之位址設定指令，使該位址反映於以後之寫入存取，可進行記憶區塊之隨機存取。
又，如圖12所示，於記憶格陣列ARY設定任意位址(a)、(b)、(c)、(d)、藉此而實現可以連續存取特定之任意矩形區域(視窗區域)的功能。採用此種視窗指定功能時，記憶格陣列之分割數以n表示時，上述視窗區域中之列數及行數分別設定為n之倍數。此種設定之理由如下。
例如記憶格陣列被2分割時，列位址為偶數時，係被寫入記憶區塊(block0)100-2，列位址為奇數時，係被寫入記憶區塊(block1)101-2，因此於行方向之寫入，第1行中最初之資料被寫入偶數位址，該第1行中最後之資料被寫入奇數位址，因此，第2行之資料寫入可以和第1行之情況同樣，設為由偶數位址開始。如此則，各行之先頭可統合於偶數位址，視窗區域中之資料讀出/寫入控制不會繁雜。
記憶格陣列之區塊分割，可以僅於行方向或列方向進行，或可於行方向與列方向之雙方進行，該情況下之分割數可任意設定。
以上說明主要以適用於液晶控制驅動器，該液晶控制驅動器為用於產生本發明背景之利用領域的液晶面板用驅 動信號者，之例加以說明。但本發明不限定於此，亦適用於顯示控制用半導體積體電路，其用於驅動有機EL顯示面板等之液晶以外之顯示裝置。
(發明效果)
本發明之代表性效果簡單說明如下。
亦即，可以提供在不提升設計上(device)之電流能力情況下，能實現上述顯示記憶體之存取週期高速化的技術。
100-1、101-1、102-1、103-1‧‧‧周邊電路
100-2、101-2、102-2、103-2‧‧‧記憶區塊
100-3、101-3、102-3、103-3‧‧‧顯示讀出用閂鎖電路
200‧‧‧液晶控制驅動器
201‧‧‧控制部
202‧‧‧脈衝產生器
203‧‧‧時序控制電路
204‧‧‧系統介面
205‧‧‧外部顯示介面
206‧‧‧顯示記憶體
206a‧‧‧救濟用區域
ARY‧‧‧記憶格陣列
207‧‧‧BGR電路
208‧‧‧寫入資料閂鎖電路
209‧‧‧讀出資料閂鎖電路
210‧‧‧位址產生電路
212‧‧‧閂鎖電路
215‧‧‧源極線驅動電路
216‧‧‧液晶驅動位進產生電路
217‧‧‧灰階電壓產生電路
218‧‧‧γ調整電路
219‧‧‧閘極線驅動電路
220‧‧‧掃描資料產生電路
221‧‧‧內部基準電壓產生電路
222‧‧‧電壓調整器
300‧‧‧液晶顯示面板
400‧‧‧控制邏輯
401‧‧‧傳送控制電路
402‧‧‧傳送電路
D-BUS‧‧‧資料匯流排
A-BUS‧‧‧位址匯流排
F-BUS‧‧‧匯流排F-BUS
IXR‧‧‧指標暫存器
CTR‧‧‧控制暫存器
71‧‧‧選擇器
72‧‧‧閂鎖選擇電路
73‧‧‧匯流排控制電路
圖1為本發明之顯示裝置驅動用驅動器(driver)之一例的液晶控制驅動器之構成例方塊圖。
圖2為上述液晶控制驅動器及其所驅動之液晶顯示面板之說明圖。
圖3為上述液晶控制驅動器之主要部分之構成例方塊圖。
圖4為上述液晶控制驅動器之主要部分之另一構成例方塊圖。
圖5為圖3所示構成對應之行方向寫入之說明圖。
圖6為圖4所示構成對應之列方向寫入之說明圖。
圖7為上述液晶控制驅動器之主要部分之另一構成例方塊圖。
圖8為圖7所示構成之動作時序圖。
圖9為上述液晶控制驅動器之行方向寫入與列方向寫入之說明圖。
圖10為對圖3所示構成之顯示記憶體之寫入動作時序圖。
圖11為上述液晶控制驅動器之另一構成例之動作時序圖。
圖12為上述液晶控制驅動器之另一構成例說明圖。
100-1、101-1、102-1、103-1‧‧‧周邊電路
100-2、101-2、102-2、103-2‧‧‧記憶區塊
100-3、101-3、102-3、103-3‧‧‧顯示讀出用閂鎖電路
200‧‧‧液晶控制驅動器
206‧‧‧顯示記憶體
ARY‧‧‧記憶格陣列
212‧‧‧閂鎖電路
215‧‧‧源極線驅動電路
217‧‧‧灰階電壓產生電路
400‧‧‧控制邏輯
401‧‧‧傳送控制電路
402‧‧‧傳送電路
D-BUS‧‧‧資料匯流排
A-BUS‧‧‧位址匯流排
F-BUS‧‧‧匯流排F-BUS
RW0、RW1‧‧‧讀寫控制信號

Claims (10)

  1. 一種顯示控制用半導體積體電路，係包含：記憶格陣列，係將可記憶顯示資料的多數個記憶格以陣列狀配列而成；周邊電路，被配置於上述記憶格陣列周邊、可進行對上述記憶格陣列之顯示資料之寫入及自上述記憶格陣列之顯示資料之讀出；及控制電路，可藉由上述周邊電路控制上述記憶格陣列之讀寫動作；上述記憶格陣列，係包含可分別記憶上述顯示資料的多數個記憶區塊(memory block)；上述控制電路，係包含：控制邏輯，其在對上述多數個記憶區塊之中1個記憶區塊之資料寫入完了前，開始對和其不同之記憶區塊之資料寫入，依此而可以進行對上述多數個記憶區塊之寫入動作之並列處理；及一群匯流排，係用以結合上述周邊電路與控制邏輯；介由上述一群匯流排使得以進行朝上述記憶體陣列的信號傳送；其特徵為：包含：多數個第1閂鎖電路，係可以把從上述多數個記憶區塊中對應的記憶區塊所輸出的資料，予以個別閂鎖；傳送控制電路，係具備用以選擇上述多數個第1閂鎖電路的輸出資料之選擇器，並把上述第1閂鎖電路的輸出 資料，重新排列成對應到顯示裝置之1行分的資料排列；及第2閂鎖電路，係可以把上述傳送控制電路的輸出，予以閂鎖；把顯示資料傳送時依序被選擇之記憶體內部位址以N來表示時，把第N編號與第N+1編號分配到不同之上述記憶區塊；上述選擇器，係選擇上述多數個第1閂鎖電路中的其中1個的輸出，使得依照上述第N編號與第N+1編號的數值的順序以分時方式來傳送上述顯示資料。
  2. 如申請專利範圍第1項之顯示控制用半導體積體電路，其中，上述控制邏輯，在對上述記憶格陣列以1畫素單位進行資料寫入時，係在對1個記憶區塊之1畫素分之資料寫入完了前，開始對不同之記憶區塊之次一畫素分之資料寫入。
  3. 如申請專利範圍第1項之顯示控制用半導體積體電路，其中，上述記憶格陣列，係將可記憶上述顯示資料的多數記憶格以陣列狀配列於行方向與列方向，於上述行方向分割成多數記憶區塊而構成。
  4. 如申請專利範圍第1項之顯示控制用半導體積體電路，其中，上述記憶格陣列，係將可記憶上述顯示資料的記憶格 以陣列狀配列於行方向與列方向，於上述列方向分割成多數個記憶區塊而構成。
  5. 如申請專利範圍第1項之顯示控制用半導體積體電路，其中，上述記憶格陣列，係將可記憶上述顯示資料的記憶格以陣列狀配列於行方向與列方向，於上述行方向與列方向分割成多數個記憶區塊而構成。
  6. 如申請專利範圍第1項之顯示控制用半導體積體電路，其中，上述一群匯流排，係包含資料匯流排與位址匯流排；上述控制邏輯，係構成為可藉由輸入之存取指令逐次動作，於上述多數個記憶區塊間共用資料匯流排與位址匯流排而構成；在上述多數個記憶區塊間上述資料匯流排及上述位址匯流排成為共有。
  7. 如申請專利範圍第1項之顯示控制用半導體積體電路，其中，具備視窗(window)功能，其可對以任意位址被設定而形成之矩形區域連續存取，上述記憶區塊之分割數以n表示時，列數及行數被設定為n之倍數。
  8. 如申請專利範圍第1項之顯示控制用半導體積體電路，其中，於寫入用的寫入週期之間具有指令週期，於上述指令週期受理隨機存取用之指令。
  9. 如申請專利範圍第3項之顯示控制用半導體積體電路，其中，把顯示資料傳送時依序被選擇之記憶體內部位址以N來表示時，第N編號分配到第1記憶區塊，第N+1編號分配到第2記憶區塊；對上述第2記憶區塊的寫入動作，係在對上述第1記憶區塊的寫入開始後而寫入結束前所開始的。
  10. 如申請專利範圍第1項之顯示控制用半導體積體電路，其中，一群匯流排，係包含資料匯流排與位址匯流排；上述控制邏輯，係構成為在上述周邊電路依序進行輸出顯示資料的處理；把上述顯示資料輸出到上述周邊電路的期間，是比把上述顯示資料寫入到上述多數個記憶區塊的期間還要短。
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