TWI423329B - 保護層結構及其製作方法 - Google Patents
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Description
本發明係關於一種保護層結構及其製作方法，尤指一種利用二階段製作保護層結構以於其內形成開口之方法。
積體電路之製作係包含了許多精細而複雜的製程，如於晶圓上形成各式元件之半導體製程；以及利用金屬層間介電(inter-metal dielectric，以下簡稱為IMD)層與金屬層形成數層內連線層，以連接半導體元件端點至最上層內連線層上方之銲墊層的金屬內連線製程。設置於最上層金屬內連線層上方之銲墊層係作為積體電路的輸入/輸出端，其通常為保護層(passivation)所保護，以隔絕水氣、刮傷(scratch)、以及其他污染等。
在某些特別應用的領域，例如指紋辨識器(finger printer)之應用中，晶片表面的保護層不僅必須有效隔絕水氣、刮傷及污染，保護層更必須為一耐手指施壓、耐環境鹽分、及抗靜電放電(electrostatic discharge，以下簡稱為ESD)的膜層結構。為達到上述目的，習知技術嘗以堅硬的介電材料如氮化矽作為保護層；而有鑑於膜層的機械強度係與其厚度的三次方成正比此一特性，以及保護層必須可承受上萬伏特的測試電壓與ESD破壞電壓等要求，習知技術亦以增加保護層的厚度等方法加強保護層耐壓耐磨且抗ESD的能力。
請參考第1圖與第2圖，第1圖與第2圖為一習知具有一增厚保護層之晶片的剖面示意圖。如第1圖所示，晶片100上定義有至少一主晶粒(main die)區102與一切割道(scribe line)區104，主晶粒區102之晶片100內係包含有未繪示之積體電路。晶片100上係形成一金屬層間介電(IMD)層110，IMD層110上則設置有複數個金屬墊112。主晶粒區102內之金屬墊112可作為積體電路的輸入/輸出端；而切割道區104內的金屬墊112則可做測試用。金屬墊112及晶片100上係形成一護層120，隨後藉由一微影暨蝕刻製程(photo-etching-process，以下簡稱為PEP)圖案化護層120，以分別於主晶粒區102與切割道區104內形成暴露出金屬墊112之開口122。
請參閱第2圖。接下來係於晶片100上形成一較一般應用之厚度要求更厚的保護層130。而在形成此一增厚的保護層130後，係再藉由前道PEP中所使用之同一光罩進行另一PEP圖案化保護層130，而於保護層130內形成複數個對應於開口122而能暴露出金屬墊112之開口132，以供後續製作金屬接線之用。然而，習知技術中卻常在開口132處發現保護層130發生裂縫(crack)，且此裂縫尤容易發生在開口132邊角(corner)處的保護層130中，而裂縫的發生常導致保護層130抵抗ESD的效果不彰。
另外，請繼續參閱第2圖。一般說來，在圖案化護層120時，在切割道區104未設置金屬墊112之處會更向下蝕刻而形成深溝，以降低切割道區104之厚度，而有利於後續切割製程的進行，並避免後續切割時產生的應力影響到主晶粒區102。然而在形成此一增厚的保護層130後，將無法避免地增加主晶粒區102與切割道區104的高度差，而容易影響後續製程的對準，並使得主晶粒區102的金屬墊112在後續製作金連線(gold bond)140甚或打線接合(wire bonding)時容易發生金屬連線140溢出(flow)至切割道區104內之開口132而造成短路。
因此，本發明之一目的係在於提供一種可避免上述裂縫及短路等缺陷發生之保護層結構及其製作方法。
根據本發明所提供之申請專利範圍，係提供一種製作保護層結構之方法，該方法首先提供一表面定義有至少一主晶粒區與一切割道之晶片，且該主晶粒區與該切割道區內係分別設置有複數個金屬墊。接下來於該晶片表面形成一圖案化第一保護層，該圖案化第一保護層於該主晶粒區及該切割道區內係分別具有複數個暴露出該等金屬墊之第一開口與第二開口。待形成該圖案化第一保護層後，係於該圖案化第一保護層上形成一圖案化第二保護層，該圖案化第二保護層係填滿該切割道區內之該等第二開口，且該圖案化第二保護層係具有複數個第三開口，分別對應於該主晶粒區內之該等第一開口而暴露出該等金屬墊。
根據本發明所提供之申請專利範圍，亦提供一種設置於一晶片上之保護層結構，該晶片係具有複數個金屬墊。該保護層結構包含有一設置於該晶片上之圖案化第一保護層，且該圖案化第一保護層係具有複數個第一圓形開口，用以暴露出該等金屬墊。該保護層結構亦包含有一圖案化第二保護層，設置於該圖案化第一保護層上，且該圖案化第二保護層係具有複數個分別對應於該等第一圓形開口之第二圓形開口。
根據本發明所提供之申請專利範圍，更提供一種設置於一晶片上之保護層結構，該晶片表面係定義有至少一主晶粒區與一切割道區，該主晶粒區與該切割道區內則設置有複數個金屬墊，該保護層結構係包含有一設置於該晶片上之圖案化第一保護層，且該圖案化第一保護層於該主晶粒區與該切割道區內係分別具有複數個第一開口與第二開口，用以暴露出複數個金屬墊。該保護層結構更包含有一圖案化第二保護層，設置於該圖案化第一保護層上，且填滿該切割道區內之該等第二開口，該圖案化第二保護層係具有複數個第三開口，對應於該主晶粒區內之該等第一開口。
根據本發明所提供之保護層結構及其製作方法，係藉由二階段形成圖案化第一保護層與圖案化第二保護層之步驟製作保護層結構及其內之開口，且其主晶粒區內之開口皆為圓形，以避免保護層結構在後續製程中在邊角處發生裂縫而導致保護層結構無法有效抵抗ESD的情況。此外，圖案化第二保護層係僅於主晶粒區內之開口上具有形成一對應之開口，以暴露出主晶粒區內之金屬墊，供作積體電路的輸入/輸出端；而切割道區內原本用以暴露出金屬墊之開口則仍為圖案化第二保護層所填滿。故此可避免主晶粒區與切割道區中有金屬墊設置的地方高度差過於明顯，而造成打線接合溢出至切割道區或切割道區內開口而造成短路之情形。
請參閱第3圖至第9圖，第3圖至第9圖係為本發明所提供之製作保護層內開口之方法之一較佳實施例示意圖，其中第3圖係一晶片之部分上視圖，而第4圖至第6圖係為第3圖中沿切線A-A’所示之剖面圖；第7圖至第9圖則為第3圖中沿切線B-B’所示之剖面圖。如第4圖所示，首先提供一晶片200，晶片200晶片表面係定義有至少一主晶粒區202與一切割道區204。晶片200中包含有已完成製作之半導體元件(圖未示)以及複數層未示之內連線層，為方便說明本較佳實施例僅繪示最上層的金屬層間介電(IMD)層210，而IMD層210係為一厚度約為13000(13K)埃(angstrom)之膜層。在IMD層210上，主晶粒區202與切割道區204內係分別設置有複數個銅或鋁等導體製成之金屬墊212、214。
請繼續參閱第4圖。接下來於晶片200表面形成一圖案化第一保護層220。圖案化第一保護層220係為一雙層(bi-layer)結構之介電膜層，而此一雙層結構由下而上可包含一氧化矽層，例如本較佳實施例中所使用之四乙基氧矽烷(tetraethylorthosilicate，以下簡稱為TEOS)層222，與一氮化矽層224。圖案化第一保護層220之一厚度係介於7000埃至13000埃，在本較佳實施例中，TEOS層222之厚度約為6000埃；氮化矽層224之厚度則為7000埃。
請同時參閱第4圖與第7圖，圖案化第一保護層220係可藉由一第一微影暨蝕刻製程(PEP)進行圖案化之步驟。而在第一PEP後，圖案化第一保護層220於主晶粒區202及切割道區204內中分別具有複數個暴露出金屬墊212、214之第一開口232與第二開口234。在本較佳實施例中，係更可包含一測試步驟，在圖案化第一保護層220形成之後，利用設置於切割道區204內藉由第二開口234暴露出來係用以作為測試墊的金屬墊214進行測試。另外，如第4圖與第7圖所示，在切割道區204中未設置金屬墊214之處，係藉由此第一PEP同時至少蝕刻切割道區204內之第一保護層220、IMD層210及IMD層210下方之介電層等，而於切割道區204內之金屬墊214周圍形成一深溝236。另外，在本較佳實施例中，第一開口232係為圓形；為製程方便起見，第二開口234亦可為圓形而未受此限。
請參閱第5圖與第8圖。隨後，係於圖案化第一保護層220上形成一第二保護層240，且第二保護層240係填滿第一開口232、第二開口234與深溝236。在本較佳實施例中，第二保護層240係為一氮化矽層，然亦不限於其他堅硬材料層如碳化矽、類鑽碳(diamond-like carbon)、鈦酸鋇、鈦酸鍶、氧化鉭等；第二保護層240之一厚度則可介於20000埃至150000埃。
請參閱第6圖與第9圖。進行一第二PEP圖案化第二保護層240，而獲得一圖案化第二保護層250。圖案化第二保護層250係具有複數個第三開口252，分別對應於於主晶粒區202內之該等第一開口232，並分別暴露出各金屬墊212，且第三開口252亦為一圓形之開口。而暴露出來的金屬墊212在完成後續製作金連線、凸塊(bumping)、或打線接合等步驟後，即作為積體電路的輸入/輸出端。值得注意的是，在第二PEP中，切割道區204內的將不會形成任何的開口，也就是說第二開口234與深溝236仍完全為第二保護層240/圖案化第二保護層250所填滿。因此增厚的第二保護層240/圖案化第二保護層250不會對主晶粒區202與切割道區204的高度差產生任何影響，尤其是主晶粒區202內鄰近切割道區204。也因此在後續打線接合等步驟中，係可避免上述金連線、凸塊或打線溢出至切割道區204，亦可根本性地避免習知技術中打線接合溢出至切割道區204內之開口造成短路之情形。
除此之外，如第9圖所示，本發明所提供的製作保護層之方法並不影響切割道區204中未設置金屬墊214之處在第一與第二PEP後所形成的深溝236之位置。因此在後續製程中，切割道區204仍可藉由深溝236之設置避免切割時所產生的應力對於主晶粒區202所造成的破壞。
請重新參閱第3圖與第6圖。根據本發明所提供之製作保護層結構之方法，係可提供一種設置於一晶片200上之保護層結構。此一保護層結構係包含有一圖案化第一保護層220，設置於晶片200上，且圖案化第一保護層220係具有複數個圓形開口232，用以暴露出複數個金屬墊212。此一保護層結構更包含有一圖案化第二保護層250，設置於圖案化第一保護層220上，且圖案化第二保護層250亦具有複數個圓形開口252，且圓形開口252係對應於圓形開口232。
根據本發明所提供之保護層結構，圖案化第一保護層220係為一雙層結構，且厚度為介於7000埃至13000埃之膜層。如前所述，此一雙層結構由下而上可包含一氧化矽層如TEOS層222，與一氮化矽層224。TEOS層222之厚度約為6000埃；氮化矽層224之厚度則為7000埃。而圖案化第二保護層250則可包含氮化矽、碳化矽、類鑽碳、鈦酸鋇、鈦酸鍶、氧化鉭等；其厚度係介於20000埃至150000埃。
值得注意的是，本發明所提供之保護層結構中，開口232、242係為圓形，因此可避免保護層結構在後續製程中在邊角處發生裂縫的情況。當然，開口234可為圓形而未受此限。
此外，根據本發明所提供之方法，晶片200係定義有一主晶粒區202與切割道區204，保護層結構中的開口232、234係設置於主晶粒區202，用以暴露主晶粒區202內之金屬墊212，供後續製作金連線、凸塊或打線接合後作為積體電路的輸入/輸出端。而切割道區204內之開口234則使得金屬墊214於測試步驟中作為測試墊用。但值得注意的是，保護層結構中的圖案化第二保護層240係填滿開口234，因此在後續製作金連線、凸塊或打線接合等步驟中，係可避免金連線等溢出至切割道區204，亦可根本性地避免打線接合溢出至切割道區204內之開口造成短路之情形。
綜上所述，本發明所提供之製作保護層結構之方法及其所提供之保護層結構係藉由二階段形成圖案化第一保護層與圖案化第二保護層之步驟製作保護層結構及其內之開口，且其主晶粒區內之開口皆為圓形，以避免保護層結構在後續製程中在邊角處發生裂縫而導致保護層無法有效抵抗ESD的情況。根據本發明所提供之方法，係藉由第一PEP圖案化第一保護層，使其具有開口以暴露出主晶粒區與切割道區內之金屬墊，並使切割道區內之金屬墊可作為測試墊。而藉由第二PEP圖案化第二保護層，使其僅於主晶粒區內之開口上另具有一對應之開口，以暴露出主晶粒區內之金屬墊，供作積體電路的輸入/輸出端；而切割道區內開口則仍為圖案化第二保護層所填滿，因此可避免主晶粒區與切割道區中有金屬墊設置的地方高度差過於明顯，而造成金連線等溢出至切割道區之情形，並根本性地避免金連線等溢出至切割道區內之開口造成短路之情形。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．晶片
102．．．主晶粒區
104．．．切割道區
110．．．金屬層間介電層
112．．．金屬墊
120．．．護層
122．．．開口
130．．．保護層
132．．．開口
140．．．金屬連線
200．．．晶片
202．．．主晶粒區
204．．．切割道區
210．．．金屬層間介電層
212．．．金屬墊
214．．．金屬墊
220．．．圖案化第一保護層
222．．．TEOS層
224．．．氮化矽層
232．．．第一開口
234．．．第二開口
236．．．深溝
240．．．第二保護層
250．．．圖案化第二保護層
252．．．第三開口
第1圖與第2圖係為一習知之具有增厚保護層之晶片之剖面示意圖；
第3圖至第9圖係為本發明所提供之製作保護層內開口之方法之一較佳實施例示意圖，其中第3圖係一晶片之部分上視圖，第4圖至第6圖係為第3圖中沿切線A-A’所示之剖面圖；第7圖至第9圖則為第3圖中沿切線B-B’所示之剖面圖。
200．．．晶片
202．．．主晶粒區
204．．．切割道區
210．．．金屬層間介電層
212．．．金屬墊
214．．．金屬墊
220．．．圖案化第一保護層
222．．．TEOS層
224．．．氮化矽層
232．．．第一開口
234．．．第二開口
250．．．圖案化第二保護層
252．．．第三開口
Claims (16)
- 一種製作保護層結構之方法，包含有以下步驟：提供一晶片，該晶片表面係定義有至少一主晶粒區與一切割道區，且該主晶粒區與該切割道區內係分別設置有複數個金屬墊；於該晶片表面形成一圖案化第一保護層，該圖案化第一保護層於該主晶粒區及該切割道區內分別具有複數個暴露出該等金屬墊之第一開口與第二開口；以及於該圖案化第一保護層上形成一圖案化第二保護層，該圖案化第二保護層係填滿該切割道區內之該等第二開口，且該圖案化第二保護層係具有複數個第三開口，分別對應於該主晶粒區內之該等第一開口而暴露出該等金屬墊。
- 如申請專利範圍第1項所述之方法，其中設置於該切割道區中暴露於該等第二開口內之該等金屬墊係用以作為測試墊。
- 如申請專利範圍第2項所述之方法，更包含一測試步驟，進行於形成該圖案化第一保護層之後。
- 如申請專利範圍第1項所述之方法，其中該圖案化第一保護層係為一雙層(bi-layer)結構。
- 如申請專利範圍第4項所述之方法，其中該雙層結構係包含一四乙基氧矽烷(tetraethylorthosilicate，TEOS)層與一氮化矽層。
- 如申請專利範圍第4項所述之方法，其中該圖案化第一保護層之一厚度係介於7000埃(angstrom)至13000埃。
- 如申請專利範圍第1項所述之方法，其中該圖案化第二保護層包含有一氮化矽層。
- 如申請專利範圍第7項所述之方法，其中該圖案化第二保護層之一厚度係介於20000埃至150000埃。
- 如申請專利範圍第1項所述之方法，其中該等第一開口與第三開口均為圓形。
- 一種設置於一晶片上之保護層結構，該晶片表面係定義有至少一主晶粒區與一切割道區，且該主晶粒區與一切割道區內係分別設置有複數個金屬墊，該保護層結構係包含有：一圖案化第一保護層，設置於該晶片上，且該圖案化第一保護層於該主晶粒區與該切割道區內係分別具有複數個第一開口與第二開口，用以暴露出該等金屬墊；以及 一圖案化第二保護層，設置於該圖案化第一保護層上，且填滿該切割道區內之該等第二開口，該圖案化第二保護層係具有複數個第三開口，分別對應於該主晶粒區內之該等第一開口。
- 如申請專利範圍第10項所述之保護層結構，其中該圖案化第一保護層係為一雙層結構。
- 如申請專利範圍第11項所述之保護層結構，其中該雙層結構係包含一四乙基氧矽烷(TEOS)層與一氮化矽層。
- 如申請專利範圍第11項所述之保護層結構，其中該圖案化第一保護層之一厚度係介於7000埃至13000埃。
- 如申請專利範圍第10項所述之保護層結構，其中該圖案化第二保護層包含有一氮化矽層。
- 如申請專利範圍第14項所述之保護層結構，其中該圖案化第二保護層之一厚度係介於20000埃至150000埃。
- 如申請專利範圍第10項所述之保護層結構，其中該等第三開口與該第一開口均為圓形。
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|---|---|---|---|---|
| CN105720017A (zh) * | 2014-11-28 | 2016-06-29 | 禾瑞亚科技股份有限公司 | 具增强静电放电保护的指纹辨识芯片、系统与制造方法 |
| CN114930558A (zh) * | 2020-01-09 | 2022-08-19 | 株式会社村田制作所 | 制造具有改进的切割特性的半导体结构的方法 |
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|---|---|---|---|---|
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| CN115083940A (zh) * | 2022-07-21 | 2022-09-20 | 晶芯成(北京)科技有限公司 | 晶圆测试方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200406858A (en) * | 2002-10-17 | 2004-05-01 | Taiwan Semiconductor Mfg | Abstract of the disclosure |
| TW200802714A (en) * | 2006-06-27 | 2008-01-01 | Megica Corp | Integrated circuit and method for fabricating the same |
| TW201025442A (en) * | 2008-12-22 | 2010-07-01 | United Microelectronics Corp | Passivation structure and fabricating method thereof |
-
2008
- 2008-12-22 TW TW97150064A patent/TWI423329B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200406858A (en) * | 2002-10-17 | 2004-05-01 | Taiwan Semiconductor Mfg | Abstract of the disclosure |
| TW200802714A (en) * | 2006-06-27 | 2008-01-01 | Megica Corp | Integrated circuit and method for fabricating the same |
| TW201025442A (en) * | 2008-12-22 | 2010-07-01 | United Microelectronics Corp | Passivation structure and fabricating method thereof |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105720017A (zh) * | 2014-11-28 | 2016-06-29 | 禾瑞亚科技股份有限公司 | 具增强静电放电保护的指纹辨识芯片、系统与制造方法 |
| CN114930558A (zh) * | 2020-01-09 | 2022-08-19 | 株式会社村田制作所 | 制造具有改进的切割特性的半导体结构的方法 |
| US20220352024A1 (en) * | 2020-01-09 | 2022-11-03 | Murata Manufacturing Co., Ltd. | Method of fabricating a semiconductor structure with improved dicing properties |
| US12431391B2 (en) * | 2020-01-09 | 2025-09-30 | Murata Manufacturing Co., Ltd. | Method of fabricating a semiconductor structure with improved dicing properties |
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