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TWI423345B - 半導體裝置之製造方法 - Google Patents

半導體裝置之製造方法 Download PDF

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TWI423345B
TWI423345B TW098104441A TW98104441A TWI423345B TW I423345 B TWI423345 B TW I423345B TW 098104441 A TW098104441 A TW 098104441A TW 98104441 A TW98104441 A TW 98104441A TW I423345 B TWI423345 B TW I423345B
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TW098104441A
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TW200935523A (en
Inventor
Fujio Masuoka
Hiroki Nakamura
Tomohiko Kudo
Shintaro Arai
Original Assignee
Unisantis Elect Singapore Pte
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Description

半導體裝置之製造方法
本發明係關於半導體裝置及其製造方法者。
半導體積體電路，尤其是使用MOS電晶體的積體電路，已步上了高積體化之途。隨著高積體化，使用於其中的MOS電晶體係已微細化達奈米領域。但隨MOS電晶體之微細化的進展，產生了難以抑制漏電流(leak current)，且為了確保必須的電流量之需求而使得電路之佔有面積無法縮小的問題。為了解決如上所述之問題，使源極、閘極、汲極配置於垂直於基板的方向，且使閘極環繞柱狀半導體層之構造的Surrounding Gate Transistor(環繞閘極電晶體，SGT)已有提案(例如，專利文獻1、專利文獻2、專利文獻3)。
由於SGT係以環繞柱狀半導體之側面的方式設置通道區域，故可於較小的佔有面積內實現較大的閘極寬度。亦即，要求於較小的佔有面積流動較大的導通電流。而為了流動較大的導通電流，若源極、汲極、閘極之電阻高，則於源極、汲極、閘極會變得難以施加所期望的電壓。因此，變得需要包括用以使源極、汲極、閘極低電阻化之設計的SGT製造方法。此外，由於流動有較大的導通電流，故接觸部也需要低電阻化。
於習知之MOS電晶體中，閘極係藉由將閘極材沉積，以微影法將閘極圖案轉印於基板上之阻劑且將閘極材蝕刻而形成。亦即，於習知之MOS電晶體中，閘極長度係藉由閘極圖案來設計。
SGT由於柱狀半導體之側面為通道區域，故對於基板係垂直地流過電流。亦即，於SGT中，閘極長度並不由閘極圖案來設計，而是依製造方法來設計，因此會因製造方法而決定閘極長度和閘極長度之不均。
於SGT中，為了抑制隨著微細化而產生的漏電流之增大，而要求將柱狀半導體之直徑縮小。此外，可藉由進行源極、汲極之最適化而抑制短通道效應且抑制漏電流的製造方法及有其需要。
SGT係與習知之MOS電晶體相同地有降低製造成本的需要。因此，係要求減少製造步驟數。
藉由閘極電極係採用金屬而不採用多晶矽，故可抑制空乏化，且使閘極電極低電阻化。但是，已形成金屬。閘極的後續步驟卻成為需要將因金屬閘極而造成的金屬污染不斷納入考慮的製造步驟。
[專利文獻1]日本國特開平2-71556號公報
[專利文獻2]日本國特開平2-188966號公報
[專利文獻3]日本國特開平3-145761號公報
因此，本發明之課題即為提供一種SGT之製造方法，其係包括於閘極電極使用金屬，並已考慮金屬污染的製造步驟；且可得到具有使源極、汲極、閘極低電阻化的所需構造、所期望之閘極長度、源極、汲極形狀與柱狀半導體之直徑的SGT製造方法。
本發明之一態樣，係一種半導體裝置之製造方法，具有：在形成於基板上的氧化膜上，形成有平面狀半導體層，且於平面狀半導體層上形成柱狀第1導電型半導體層的步驟；於柱狀第1導電型半導體層下部的平面狀半導體層形成第2導電型半導體層的步驟；於柱狀第1導電型半導體層之周圍形成閘極絕緣膜及由金屬和非晶矽(或多晶矽)之積層構造所構成的閘極電極的步驟；於閘極的上部且柱狀第1導電型半導體層的上部側壁，將絕緣膜形成側牆狀的步驟；於閘極之側壁將絕緣膜形成側牆狀的步驟；於柱狀第1導電型半導體層之上部形成第2導電型半導體層的步驟；在柱狀第1導電型半導體層下部的平面狀半導體層所形成的第2導電型半導體層形成金屬與半導體之化合物的步驟；在柱狀第1導電型半導體層上部形成的第2導電型半導體層形成金屬與半導體之化合物的步驟；於閘極形成金屬與半導體之化合物的步驟；在柱狀第1導電型半導體層下部的平面狀半導體層形成的第2導電型半導體層上形成接觸部的步驟；及在柱狀第1導電型半導體層之上部形成的第2導電型半導體層上形成接觸部的步驟。
此外，於本發明之較佳態樣中，從柱狀第1導電型半導體層之中心至平面狀半導體層之邊緣的長度，係比從柱狀第1導電型半導體層之中心至側壁為止的長度、閘極絕緣膜之厚度、閘極電極之厚度、與在閘極之側壁形成為側牆狀的絕緣膜之厚度的和更大。
此外，於本發明之較佳態樣中，由金屬和非晶矽或多晶矽之積層構造構成的閘極電極之厚度、與閘極絕緣膜之厚度的和，係比在閘極之上部且為柱狀第1導電型半導體層之上部側壁形成為側牆狀之絕緣膜的厚度更大。
此外，於本發明之較佳態樣中，閘極絕緣膜及閘極電極之金屬的膜厚，係比在閘極之上部且為柱狀第1導電型半導體層之上部側壁形成為側牆狀之絕緣膜的厚度更小。
此外，於本發明之較佳態樣中，平面狀半導體層為平面狀矽層，第1導電型半導體層為第1導電型矽層，第2導電型半導體層為第2導電型矽層。
此外，於本發明之較佳態樣中，平面狀半導體層為平面狀矽層，第1導電型半導體層為p型矽層或無摻雜的矽層，第2導電型半導體層為n型矽層。
此外，於本發明之較佳態樣中，平面狀半導體層為平面狀矽層，第1導電型半導體層係n型矽層或無摻雜的矽層，第2導電型半導體層為p型矽層。
此外，本發明之較佳態樣係包括：於形成在基板上的氧化膜上，使形成柱狀第1導電型矽層與平面狀矽層的矽層形成，在形成柱狀第1導電型矽層與平面狀矽層的矽層上予以成膜墊氧化膜的步驟；越過墊氧化膜，於形成柱狀第1導電型矽層和平面狀矽層的矽層進行臨限值調整用的雜質植入，為了雜質之活性化及擴散而進行退火，且將形成有柱狀第1導電型矽層和平面狀矽層的矽層之雜質分布均一化的步驟；及將於形成柱狀第1導電型矽層時作為遮罩使用的氮化矽膜予以成膜的步驟。
此外，本發明之較佳態樣係包括：於形成在基板上的氧化膜上，使形成柱狀第1導電型矽層與平面狀矽層的矽層形成，在形成柱狀第1導電型矽層與平面狀矽層的矽層上予以成膜墊氧化膜的步驟；將於形成柱狀第1導電型矽層時作為遮罩使用的氮化矽膜予以成膜的步驟；於氮化矽膜上形成氧化矽膜的步驟；塗佈阻劑，利用微影法而藉由阻劑形成將柱狀第1導電型矽層反轉後的圖案，且於柱狀第1導電型矽層之形成位置形成將氧化矽膜予以貫通的通孔的步驟；將非晶矽或多晶矽以埋入形成於氧化矽膜之通孔的方式予以成膜的步驟；藉由化學機械研磨而將氧化矽膜之非晶矽或多晶矽研磨而去除的步驟；藉由以蝕刻將氧化矽膜去除而形成作為第2硬遮罩的非晶矽或多晶矽遮罩的步驟；將非晶矽或多晶矽犧牲氧化，而將非晶矽或多晶矽遮罩之尺寸予以縮小的步驟；及將非晶矽或多晶矽遮罩表面的氧化矽膜藉蝕刻予以去除的步驟。
此外，本發明之較佳態樣係包括：於形成在基板上的氧化膜上，使形成柱狀第1導電型矽層與平面狀矽層的矽層形成，在形成柱狀第1導電型矽層與平面狀矽層的矽層上予以成膜墊氧化膜的步驟；將於形成柱狀第1導電型矽層時作為遮罩使用的氮化矽膜予以成膜的步驟；於氮化矽膜上形成氧化矽膜的步驟；塗佈阻劑，利用微影法而藉由阻劑形成將柱狀第1導電型矽層反轉後的圖案，且於柱狀第1導電型矽層之形成位置形成將氧化矽膜予以貫通的通孔的步驟；及沉積氧化膜，且進行回蝕，藉此使貫通前述氧化矽膜之通孔的徑縮小的步驟。
此外，本發明之較佳態樣係包括：將為第2硬遮罩的非晶矽或多晶矽遮罩作為遮罩，而以乾蝕刻將氮化矽膜及墊氧化膜蝕刻，而形成為第1硬遮罩的氮化矽膜遮罩的步驟；及將第1硬遮罩及第2硬遮罩作為遮罩，而將柱狀第1導電型矽層藉由乾蝕刻予以形成的步驟；而且作為第2硬遮罩的非晶矽或多晶矽係全部被蝕刻，於乾蝕刻裝置中可檢測的電漿發光強度會變化，藉由檢測該電漿發光強度之變化，以進行乾蝕刻之終點檢測，而控制柱狀第1導電型矽層之高度。
此外，本發明之一較佳態樣中；作為第2硬遮罩的非晶矽或多晶矽遮罩之厚度，係比柱狀第1導電型矽層之高度更小。
此外，本發明之較佳態樣係包括：為了緩和成為通道部的柱狀第1導電型矽層之側壁的凹凸、於乾蝕刻中去除打入了碳等之矽表面、以及從後續步驟之乾蝕刻時所產生的副生成物等之污染中保護柱狀第1導電型矽層，而將形成的柱狀第1導電型矽層予以犧牲氧化的步驟；塗佈阻劑，利用微影法而藉由阻劑將形成在柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層之圖案予以形成的步驟；及乾蝕刻平面狀矽層，形成柱狀第1導電型矽層下部之平面狀矽層，且將阻劑去除的步驟。
此外，本發明之一較佳態樣中，係將於第1導電型矽層犧牲氧化時所形成的犧牲氧化膜作為穿透氧化膜而藉由雜質植入等方式而於平面狀矽層表面導入第2導電型之雜質，而將形成在柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層予以形成。
此外，在本發明之較佳態樣中，柱狀第1導電型矽層之柱徑係比作為第1硬遮罩的氮化矽膜遮罩之柱徑更小。
此外，在本發明之較佳態樣中，在形成於柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層形成中所使用的雜質植入之植入角為0度至6度。
此外，在本發明之較佳態樣中，係不在柱狀第1導電型半導體層之上部植入雜質，而將形成於柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層予以形成。
此外，在本發明之較佳的態樣中，係包括：進行矽表面之氧化、進行氮化矽膜遮罩的蝕刻、且使氮化矽膜遮罩之柱徑比柱狀第1導電型矽層之柱徑更小的步驟；而且，使用於之後進行的乾蝕刻而將高電容率的閘極絕緣膜去除。
此外，在本發明之較佳態樣中，係包括：以蝕刻將犧牲氧化膜去除，形成二氧化鉿(HfO2 )等高電容率之閘極絕緣膜，且作為閘極電極而將金屬與非晶矽或多晶矽以埋入柱狀第1導電型矽層的方式進行成膜的步驟；及以化學機械研磨來研磨金屬與非晶矽或多晶矽，而將閘極電極之上表面平坦化的步驟；而且，於化學機械研磨中，藉由將為第1硬遮罩的氮化矽膜作為化學機械研磨的阻擋層而使用，即可重現性佳地抑制化學機械研磨的研磨量。
此外，在本發明之較佳的態樣中，係包括：藉由將為閘極電極的金屬與非晶矽或多晶矽進行回蝕，而形成具有所期望的閘極長度的閘極電極的步驟；及在為閘極電極的金屬與非晶矽或多晶系及柱狀第1導電型矽層之表面成膜氧化矽膜的步驟；而且，藉由該氧化矽膜而使金屬被覆蓋，即可於後續步驟中進行處理而不需考慮金屬污染，且由於可在濕處理或乾處理中保護閘極上表面，即可抑制閘極長度之變動和從閘極上表面而來的對閘極絕緣膜之損傷。
此外，在本發明之較佳的態樣中，係包括：將從所期望的閘極電極之膜厚與閘極絕緣膜之膜厚的和減去氧化矽膜之膜厚所得之膜厚的氮化矽膜予以成膜的步驟；及藉由將氮化矽膜與氧化矽膜回蝕而形成氧化矽膜側牆與氮化矽膜側牆的步驟；由於氮化矽膜側牆之膜厚與氧化矽膜側牆之膜厚的和，會成為金屬與非晶矽或多晶矽所構成的閘極電極之膜厚與閘極絕緣膜之膜厚的和，故藉由調整氮化矽膜之成膜膜厚及回蝕條件，即可形成所期望之膜厚的閘極電極；該半導體裝置之製造方法尚包括：塗佈反射防止膜層(BARC層)及阻劑，利用微影法而藉由阻劑形成閘極配線圖案，以阻劑作為遮罩，將反射防止膜層(BARC層)、氧化矽膜、及作為閘極電極的非晶矽或多晶矽蝕刻，而形成閘極電極及閘極配線的步驟；將柱狀第1導電型矽層上部之氮化矽膜及氧化矽膜側牆與氮化矽膜側牆藉由乾蝕刻或濕蝕刻予以去除的步驟；將氧化矽膜與氮化矽膜成膜，回蝕氮化矽膜，蝕刻氧化矽膜，將形成於柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層及柱狀第1導電型矽層之上部露出，將氧化矽膜側牆與氮化矽膜側牆形成於閘極電極之上部和柱狀第1導電型矽層之上部側壁，且於閘極電極之側壁形成氧化矽膜側牆與氮化矽膜側牆(亦即形成絕緣膜側牆)的步驟；藉由雜質植入等於柱狀第1導電型矽層之上部導入第2導電型之雜質，且於柱狀第1導電型矽層之上部形成第2導電型矽層的步驟；及藉由濺鍍鎳(Ni)或鈷(Co)等金屬膜、且施加熱處理，而將形成於柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層和形成於柱狀第1導電型矽層上部的第2導電型矽層之表面進行金屬與半導體之化合物化，且去除未反應的金屬膜，藉此於形成在柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層、和形成在柱狀第1導電型矽層之上部的第2導電型矽層上，形成金屬與半導體之化合物的步驟；而，而藉由氧化矽膜側牆與氮化矽膜側牆，使閘極電極和形成在柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層、和形成在柱狀第1導電型矽層之上部的第2導電型矽層分離；故可防止因金屬與半導體之化合物所致的閘極電極、與形成在柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層和形成在柱狀第1導電型矽層之上部的第2導電型矽層之間的短路；而且，藉由將柱狀第1導電型矽層上部之側壁以氮化矽膜覆蓋，而控制從柱狀第1導電型矽層之側壁而來的金屬與半導體之化合物化。
此外，在本發明之較佳態樣中，係包括：將氮化矽膜等予以成膜作為接觸阻擋層的步驟；成膜氧化矽膜作為層間膜後，以化學機械研磨將其平坦化的步驟；於形成在柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層上、閘極電極上、形成在柱狀第1導電型矽層之上部的第2導電型矽層上，藉由蝕刻而形成接觸孔的步驟；於接觸孔將鉭(Ta)或氮化鉭(TaN)或鈦(Ti)或氮化鈦(TiN)等阻障金屬予以成膜後，將鎢(W)、或銅(Cu)及含銅合金等金屬藉由濺鍍或鍍覆而成膜，且藉由化學機械研磨而形成接觸插塞的步驟；將氮化矽(SiC)等第1層配線之蝕刻阻擋層予以成膜，且接著將作為第1配線層之層間膜的低電容率膜成膜的步驟；及圖案化第1層配線，且形成第1配線層之溝圖案，將鉭(Ta)或氮化鉭(TaN)、或鈦(Ti)或氮化鈦(TiN)等阻障金屬予以成膜後，將鎢(W)、或銅(Cu)及含銅合金等金屬藉由濺鍍或鍍覆而成膜，且藉由化學機械研磨而形成第1層配線的步驟。
此外，在本發明之較佳態樣中，在柱狀矽層上部之接觸孔與閘極配線上之接觸孔之層間膜蝕刻步驟後，進行柱狀矽層下部之平面狀矽層上之接觸孔的層間膜蝕刻步驟；之後，將柱狀矽層上部之接觸孔、閘極配線上之接觸孔、以及柱狀矽層下部之平面狀矽層上的接觸孔的接觸阻擋層予以蝕刻。
此外，在本發明之較佳態樣中，係在柱狀矽層下部之平面狀矽層上的接觸孔之層間膜蝕刻步驟後，進行柱狀矽層上部之接觸孔與閘極配線上之接觸孔的層間膜蝕刻步驟；之後，將柱狀矽層上部之接觸孔、閘極配線上之接觸孔、以及柱狀矽層下部之平面狀矽層上的接觸孔的接觸阻擋層予以蝕刻。
此外，在本發明之較佳態樣中，係在柱狀矽層上部之接觸孔之層間膜蝕刻步驟後，進行閘極配線上之接觸孔、與柱狀矽層下部之平面狀矽層上的接觸孔的層間膜蝕刻步驟；之後，將柱狀矽層上部之接觸孔、閘極配線上之接觸孔、以及柱狀矽層下部之平面狀矽層上的接觸孔的接觸阻擋層予以蝕刻。
此外，在本發明之較佳的態樣中，係在閘極配線上之接觸孔與柱狀矽層下部之平面狀矽層上的接觸孔之層間膜蝕刻步驟後，進行柱狀矽層上部之接觸孔的層間膜蝕刻步驟；之後，將柱狀矽層上部之接觸孔、閘極配線上之接觸孔、以及柱狀矽層下部之平面狀矽層上的接觸孔的接觸阻擋層予以蝕刻。
本發明係一種半導體裝置之製造方法，具有：在形成於基板上的氧化膜上，形成有平面狀半導體層，且於平面狀半導體層上形成柱狀第1導電型半導體層的步驟；於柱狀第1導電型半導體層下部的平面狀半導體層形成第2導電型半導體層的步驟；於柱狀第1導電型半導體層之周圍形成閘極絕緣膜及由金屬和非晶矽(或多晶矽)之積層構造所構成的閘極電極的步驟；於閘極的上部且柱狀第1導電型半導體層的上部側壁，將絕緣膜形成側牆狀的步驟；於閘極之側壁將絕緣膜形成側牆狀的步驟；於柱狀第1導電型半導體層之上部形成第2導電型半導體層的步驟；在柱狀第1導電型半導體層下部的平面狀半導體層形成的第2導電型半導體層形成金屬與半導體之化合物的步驟；在柱狀第1導電型半導體層上部形成的第2導電型半導體層形成金屬與半導體之化合物的步驟；於閘極形成金屬與半導體之化合物的步驟；在柱狀第1導電型半導體層下部的平面狀半導體層形成的第2導電型半導體層上形成接觸部的步驟；及在柱狀第1導電型半導體層之上部形成的第2導電型半導體層上形成接觸部的步驟。
藉此，可以提供一種SGT之製造方法，係包括於閘極電極使用金屬且經考慮金屬污染的製程；且可獲得源極、汲極、閘極之低電阻化所需之構造和所期望之閘極長度、源極、汲極形狀、以及柱狀半導體之直徑。
此外，於本發明中，從柱狀第1導電型半導體層之中心至平面狀半導體層之邊緣的長度，係比從柱狀第1導電型半導體層之中心至側壁為止的長度、閘極絕緣膜之厚度、閘極電極之厚度、與在閘極之側壁形成為側牆狀的絕緣膜之厚度的和更大。
藉此，可於形成在柱狀第1導電型半導體層下部之平面狀半導體層的第2導電型半導體層，形成金屬與半導體之化合物，而能將形成在柱狀第1導電型半導體層下部之平面狀半導體層的第2導電型半導體層予以低電阻化。
此外，於本發明中，由金屬和非晶矽或多晶矽之積層構造構成的閘極電極之厚度、與閘極絕緣膜之厚度的和，係比在閘極之上部且為柱狀第1導電型半導體層之上部側壁的形成為側牆狀之絕緣膜的厚度更大。
藉此，可於閘極電極形成金屬與半導體之化合物，而能使閘極電極低電阻化。
此外，於本發明中，閘極絕緣膜及閘極電極之金屬的膜厚，係比於閘極之上部且為柱狀第1導電型半導體層之上部側壁的形成為側牆狀之絕緣膜的厚度更小。
藉此，可防止因閘極電極之金屬所致之污染。此外，本發明係包括：於形成在基板上的氧化膜上，使形成柱狀第1導電型矽層與平面狀矽層的矽層形成，在形成柱狀第1導電型矽層與平面狀矽層的矽層上予以成膜墊氧化膜的步驟；越過墊氧化膜，於形成柱狀第1導電型矽層和平面狀矽層的矽層進行臨限值調整用的雜質植入，為了雜質之活性化及擴散而進行退火，且將形成有柱狀第1導電型矽層和平面狀矽層的矽層之雜質分布均一化的步驟；及將於形成柱狀第1導電型矽層時作為遮罩使用的氮化矽膜予以成膜的步驟，藉此，為了將在後續步驟中成膜的氮化矽膜與矽之間的應力緩和而成膜的墊氧化膜也使用作為雜質植入時的穿透氧化膜，故可削減製程數量，且降低製造成本。
此外，本發明係包括：於形成在基板上的氧化膜上，使形成柱狀第1導電型矽層與平面狀矽層的矽層形成，在形成柱狀第1導電型矽層與平面狀矽層的矽層上予以成膜墊氧化膜的步驟；將於形成柱狀第1導電型矽層時作為遮罩使用的氮化矽膜予以成膜的步驟；於氮化矽膜上形成氧化矽膜的步驟；塗佈阻劑，利用微影法而藉由阻劑形成將柱狀第1導電型矽層反轉後的圖案，且於柱狀第1導電型矽層之形成位置形成將氧化矽膜予以貫通的通孔的步驟；將非晶矽或多晶矽以埋入形成於氧化矽膜之通孔的方式予以成膜的步驟；藉由化學機械研磨而將氧化矽膜之非晶矽或多晶矽研磨而去除的步驟；藉由以蝕刻將氧化矽膜去除而形成作為第2硬遮罩的非晶矽或多晶矽遮罩的步驟；將非晶矽或多晶矽犧牲氧化，而將非晶矽或多晶矽遮罩之尺寸予以縮小的步驟；及將非晶矽或多晶矽遮罩表面的氧化矽膜藉蝕刻予以去除的步驟。
藉此，可以縮小後來形成的柱狀第1導電型矽層之柱徑，因此可抑制電晶體之短通道效應且減低漏電流。
此外，本發明係包括：於形成在基板上的氧化膜上，使形成柱狀第1導電型矽層與平面狀矽層的矽層形成，在形成柱狀第1導電型矽層與平面狀矽層的矽層上予以成膜墊氧化膜的步驟；將於形成柱狀第1導電型矽層時作為遮罩使用的氮化矽膜予以成膜的步驟；於氮化矽膜上形成氧化矽膜的步驟；塗佈阻劑，利用微影法而藉由阻劑形成將柱狀第1導電型矽層反轉後的圖案，且於柱狀第1導電型矽層之形成位置形成將氧化矽膜予以貫通的通孔的步驟；及沉積氧化膜，且進行回蝕，藉此使貫通前述氧化矽膜之通孔的徑縮小的步驟。
藉此，可以縮小後來形成的柱狀第1導電型矽層之柱徑，因此可抑制電晶體之短通道效應且減低漏電流。此外，本發明係包括：將作為第2硬遮罩的非晶矽或多晶矽遮罩作為遮罩，而以乾蝕刻將氮化矽膜及墊氧化膜蝕刻，而形成為第1硬遮罩的氮化矽膜遮罩的步驟；及將第1硬遮罩及第2硬遮罩作為遮罩，而將柱狀第1導電型矽層藉由乾蝕刻予以形成的步驟。藉此，作為第2硬遮罩的非晶矽或多晶矽係全部被蝕刻，於乾蝕刻裝置中可檢測的電漿發光強度會變化，藉由檢測該電漿發光強度之變化，可進行乾蝕刻之終點檢測，進而控制柱狀第1導電型矽層之高度。
此外，本發明中，作為第2硬遮罩的非晶矽或多晶矽遮罩之厚度，係比柱狀第1導電型矽層之高度更小，藉此可以進行乾蝕刻之終點檢測。
此外，本發明係包括：為了緩和成為通道部的柱狀第1導電型矽層之側壁的凹凸、去除於乾蝕刻中已打入有碳等之矽表面、以及從後續步驟之乾蝕刻。時所產生的副生成物等之污染中保護柱狀第1導電型矽層，而將形成的柱狀第1導電型矽層予以犧牲氧化的步驟；塗佈阻劑，利用微影法而藉由阻劑將形成在柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層之圖案予以形成的步驟；及乾蝕刻平面狀矽層，形成柱狀第1導電型矽層下部之平面狀矽層，且將阻劑去除的步驟。藉此，由於係將藉由犧牲氧化所形成的氧化膜使用作為第1導電型矽層保護膜，故可削減製程數量而降低製造成本。
此外，本發明中，將於第1導電型矽層犧牲氧化時所形成的犧牲氧化膜作為穿透氧化膜而藉由雜質植入等方式而於平面狀矽層表面導入第2導電型之雜質，而將形成在柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層予以形成。
藉此，由於係將藉由犧牲氧化所形成的氧化膜使用作為第1導電型矽層保護膜，且也使用作為雜質植入時之穿透氧化膜，故可削減製程數量而降低製造成本。
此外，本發明中柱狀第1導電型矽層之柱徑係比作為第1硬遮罩的氮化矽膜遮罩之柱徑更小，藉此，可防止於植入時雜質從第1導電型矽層之側壁打入。
此外，在本發明中，在形成於柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層形成中所使用的雜質植入之植入角為0度至6度。
藉此，可防止於植入時雜質從柱狀第1導電型矽層之側壁打入。
此外，在本發明中，係不在柱狀第1導電型半導體層之上部植入雜質，而將形成於柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層予以形成。
藉此，由於可輕易地將柱狀第1導電型矽層上部、柱狀第1導電型矽層下部之平面狀矽層的植入條件最佳化，故可抑制短通道效應而抑制漏電流。
此外，在本發明中，係包括：進行矽表面之氧化、進行氮化矽膜遮罩的蝕刻、且使氮化矽膜遮罩之柱徑比柱狀第1導電型矽層之柱徑更小的步驟。
藉此，可使用於之後進行的乾蝕刻而將高電容率的閘極絕緣膜去除。
此外，在本發明中，係包括：以蝕刻將犧牲氧化膜去除，形成二氧化鉿(HfO2 )等高電容率之閘極絕緣膜，且作為閘極電極而將金屬與非晶矽或多晶矽以埋入柱狀第1導電型矽層的方式進行成膜的步驟；及以化學機械研磨來研磨金屬與非晶矽或多晶矽，而將閘極電極之上表面平坦化的步驟。
藉此，於化學機械研磨中，藉由將為第1硬遮罩的氮化矽膜作為化學機械研磨的阻擋層而使用，即可以良好重現性抑制化學機械研磨的研磨量。
此外，在本發明中，係包括：藉由將為閘極電極的金屬與非晶矽或多晶矽進行回蝕，而形成具有所期望的閘極長度的閘極電極的步驟；及在為閘極電極的金屬與非晶矽或多晶系及柱狀第1導電型矽層之表面成膜氧化矽膜的步驟。
藉此，由於以該氧化矽膜覆蓋金屬，即可於後續步驟中進行處理而不需考慮金屬污染，且由於可在濕處理或乾處理中保護閘極上表面，即可抑制閘極長度之變動和從閘極上表面而來的對閘極絕緣膜之損傷。
此外，在本發明中，係包括：將從所期望的閘極電極之膜厚與閘極絕緣膜之膜厚的和減去氧化矽膜之膜厚所得之膜厚的氮化矽膜予以成膜的步驟；及藉由將氮化矽膜與氧化矽膜回蝕而形成氧化矽膜側牆與氮化矽膜側牆的步驟。
藉此，由於氮化矽膜側牆之膜厚與氧化矽膜側牆之膜厚的和，會成為金屬與非晶矽或多晶矽所構成的閘極電極之膜厚與閘極絕緣膜之膜厚的和，故藉由調整氮化矽膜之成膜膜厚及回蝕條件，即可形成所期望之膜厚的閘極電極；此外，該半導體裝置之製造方法尚包括：塗佈反射防止膜層(BARC層)及阻劑，利用微影法而藉由阻劑形成閘極配線圖案，以阻劑作為遮罩，將反射防止膜層(BARC層)、氧化矽膜、及作為閘極電極的非晶矽或多晶矽蝕刻，而形成閘極電極及閘極配線的步驟；將柱狀第1導電型矽層上部之氮化矽膜及氧化矽膜側牆與氮化矽膜側牆藉由乾蝕刻或濕蝕刻予以去除的步驟；將氧化矽膜與氮化矽膜成膜，回蝕氮化矽膜，蝕刻氧化矽膜，將形成於柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層及柱狀第1導電型矽層之上部露出，將氧化矽膜側牆與氮化矽膜側牆形成於閘極電極之上部和柱狀第1導電型矽層之上部側壁，且於閘極電極之側壁形成氧化矽膜側牆與氮化矽膜側牆(亦即形成絕緣膜側牆)的步驟；藉由雜質植入等於柱狀第1導電型矽層之上部導入第2導電型之雜質，且於柱狀第1導電型矽層之上部形成第2導電型矽層的步驟；及藉由濺鍍鎳(Ni)或鈷(Co)等金屬膜、且施加熱處理，而將形成於柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層和形成於柱狀第1導電型矽層上部的第2導電型矽層之表面予以金屬與半導體之化合物化，且去除未反應的金屬膜，藉此於形成在柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層、和形成在柱狀第1導電型矽層之上部的第2導電型矽層上，形成金屬與半導體之化合物的步驟；藉此，由於藉由氧化矽膜側牆與氮化矽膜側牆，而使閘極電極和形成在柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層、和形成在柱狀第1導電型矽層之上部的第2導電型矽層分離；故可防止因金屬與半導體之化合物所致的閘極電極、與形成在柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層和形成在柱狀第1導電型矽層之上部的第2導電型矽層之間的短路；而且，藉由將柱狀第1導電型矽層上部之側壁以氮化矽膜覆蓋，而可控制從柱狀第1導電型矽層之側壁而來的金屬與半導體之化合物化。
此外，在本發明中，係包括：將氮化矽膜等予以成膜作為接觸阻擋層的步驟；成膜氧化矽膜作為層間膜後，以化學機械研磨將其平坦化的步驟；於形成在柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層上、閘極電極上、形成在柱狀第1導電型矽層之上部的第2導電型矽層上，藉由蝕刻而形成接觸孔的步驟；於接觸孔將鉭(Ta)或氮化鉭(TaN)、或鈦(Ti)或氮化鈦(TiN)等阻障金屬予以成膜後，將鎢(W)、或銅(Cu)及含銅合金等金屬藉由濺鍍或鍍覆而成膜，且藉由化學機械研磨而形成接觸插塞的步驟；將氮化矽(SiC)等第1層配線之蝕刻阻擋層予以成膜，且接著將作為第1配線層之層間膜的低電容率膜成膜的步驟；及圖案化第1層配線，且形成第1配線層之溝圖案，將鉭(Ta)或氮化鉭(TaN)、或鈦(Ti)或氮化鈦(TiN)等阻障金屬予以成膜後，將鎢(W)、或銅(Cu)及含銅合金等金屬藉由濺鍍或鍍覆而成膜，且藉由化學機械研磨而形成第1層配線的步驟。
藉此，可以實現接觸部之低電阻化。此外，在本發明中，係在柱狀矽層上部之接觸孔與閘極配線上之接觸孔之層間膜蝕刻步驟後，進行柱狀矽層下部之平面狀矽層上之接觸孔的層間膜蝕刻步驟；之後，將柱狀矽層上部之接觸孔、閘極配線上之接觸孔、以及柱狀矽層下部之平面狀矽層上的接觸孔的接觸阻擋層予以蝕刻，藉此，可進行柱狀矽層上部之接觸孔與閘極配線上之接觸孔之蝕刻條件的最佳化，也可進行柱狀矽層下部之平面狀矽層上之接觸孔之蝕刻條件的最佳化。
此外，在本發明中，係在柱狀矽層下部之平面狀矽層上的接觸孔之層間膜蝕刻步驟後，進行柱狀矽層上部之接觸孔與閘極配線上之接觸孔的層間膜蝕刻步驟；之後，將柱狀矽層上部之接觸孔、閘極配線上之接觸孔、以及柱狀矽層下部之平面狀矽層上的接觸孔的接觸阻擋層予以蝕刻。
藉此，可進行柱狀矽層上部之接觸孔與閘極配線上之接觸孔之蝕刻條件的最佳化，也可進行柱狀矽層下部之平面狀矽層上之接觸孔之蝕刻條件的最佳化。
此外，在本發明中，係在柱狀矽層上部之接觸孔之層間膜蝕刻步驟後，進行閘極配線上之接觸孔、與柱狀矽層下部之平面狀矽層上的接觸孔的層間膜蝕刻步驟；之後，將柱狀矽層上部之接觸孔、閘極配線上之接觸孔、以及柱狀矽層下部之平面狀矽層上的接觸孔的接觸阻擋層予以蝕刻，藉此，可進行柱狀矽層上部之接觸孔之蝕刻條件的最佳化，也可進行閘極配線上之接觸孔與柱狀矽層下部之平面狀矽層上之接觸孔之蝕刻條件的最佳化。
此外，在本發明中，在閘極配線上之接觸孔與柱狀矽層下部之平面狀矽層上的接觸孔之層間膜蝕刻步驟後，進行柱狀矽層上部之接觸孔的層間膜蝕刻步驟；之後，將柱狀矽層上部之接觸孔、閘極配線上之接觸孔、以及柱狀矽層下部之平面狀矽層上的接觸孔的接觸阻擋層予以蝕刻。
藉此，可進行柱狀矽層上部之接觸孔之蝕刻條件的最佳化，也可進行閘極配線上之接觸孔與柱狀矽層下部之平面狀矽層上之接觸孔之蝕刻條件的最佳化。
第37(a)圖為使用本發明而形成的NMOS SGT之平面圖，第37(b)圖為沿著第37(a)圖之剖面線A-A’的剖面圖。以下係參照第37圖，針對使用本發明而形成的NMOS SGT進行說明。
在形成於Si基板111上的BOX層120上，係形成有平面狀矽層112，於平面狀矽層112上形成有柱狀矽層113，於柱狀矽層113之周圍形成有為高介電膜的閘極絕緣膜145及金屬閘極電極147與非晶矽(或多晶矽)閘極電極141。於柱狀矽層下部的平面狀矽層112係形成有N+源極擴散層200，柱狀矽層之上部係形成有N+汲極擴散層201。於N+源極擴散層200上係形成有接觸部174，於N+汲極擴散層201上則形成有接觸部173，於從閘極電極141a所延伸出的閘極配線141b上形成有接觸部172。
第38圖為沿著第37(a)圖之切線B-B’的剖面圖。為了使源極區域低電阻化必須在源極區域形成矽化物。因此，為了在平面矽層112形成矽化物，需要以下之條件：
Wa>Wp+Wox+Wg+Ws
在此，Wa為從矽柱113之中心至平面矽層112之一端為止的長度，Wp為從矽柱113之中心至側壁為止的長度，Wox為閘極絕緣膜145的厚度，Wg為閘極電極141之寬度，Ws為氧化膜側牆與氮化膜側牆的寬度，亦即絕緣膜之寬度。
此外，為了使閘極電極141低電阻化，必須於閘極電極141形成矽化物151。因此，為了於閘極電極141形成矽化物151，需要有以下條件：
Wg+Wox>Ws第(2)式
在此，Wg為閘極電極141的寬度，Wox為閘極絕緣膜的寬度，Ws為氧化膜側牆與氮化膜側牆的寬度，亦即絕緣膜的寬度。藉由使用滿足上述條件的構造，即可減低源極、汲極、閘極之寄生電阻且增大導通電流。
將N+源極擴散層連接至GND電位，將N+汲極擴散層連接至Vcc電位，藉由給予閘極電極0至Vcc之電位，上述SGT乃進行電晶體動作。此外，形成於柱狀矽層上部的N+擴散層亦可為N+源極擴散層，形成於柱狀矽層下部之平面狀矽層的N+擴散層亦可為N+汲極擴散層。
參照第1圖至第37圖於以下說明本發明之用以形成SGT的製造方法之一例。又，於該等圖式中，係對同一構成要素標註同一符號。第1圖為形成本發明之SGT用的製造步驟，第2至35圖示有本發明之SGT的製造例。(a)為平面圖，(b)為A-A’的剖面圖。
參照第2圖，採用於Si基板111上形成有BOX層120、於BOX層120上形成有矽層110的SOI基板，SOI層110上成膜有墊氧化膜121。也有在形成墊氧化膜前進行批量(lot)形成、進行雷射標誌形成、進行墊氧化膜洗淨的情形。此外，在墊氧化後，也有進行墊氧化膜厚測定的情形(第1圖之步驟1、2、3、4、5)。
亦可越過墊氧化膜而於SOI層進行閾值調整用的雜質植入，為了雜質的活性化以及擴散而進行退火，將SOI層之雜質分布均一化。此時，係將為了緩和後續步驟中成膜的氮化矽膜與矽間的應力而成膜的墊氧化膜也利用作為雜質植入時之穿透氧化膜，藉此即可削減製程數量，也可降低製造成本。
參照第3圖，將為第1硬遮罩的氮化矽膜130予以成膜，接著將氧化矽膜122予以成膜。將氮化矽膜成膜後，也有進行氮化膜厚測定的情形。另外，也有於氧化矽膜沉積後，進行氧化膜厚測定的情形(第1圖步驟6、7、8、9)。
參照第4圖，塗佈阻劑，利用微影製程藉由阻劑形成柱狀矽層反轉後的圖案，且於柱狀矽層之形成位置藉由乾蝕刻而形成將氧化矽膜122貫通的通孔。微影後，也可進行尺寸測定、檢查。此外，也可於蝕刻後進行洗淨(第1圖步驟10、11、12、13、14、15、16、17)。之後，也可參照第39圖沉積氧化膜129，參照第40圖將氧化膜129進行回蝕，藉此縮小將氧化矽膜122貫通的通孔之孔徑。
參照第5圖，以將非晶矽(或多晶矽)140埋入形成在氧化矽膜122之通孔的方式進行成膜。也可在沉積非晶矽(或多晶矽)前進行洗淨。此外，也可於沉積後測定膜厚(第1圖步驟18、19、20)。
參照第6圖，藉由CMP(化學機械研磨)而將氧化矽膜122上的非晶矽(或多晶矽)140研磨且去除。研磨後，也可進行膜厚之測定(第1圖步驟21、22)。
參照第7圖，藉由以氫氟酸等進行的濕蝕刻、或者乾蝕刻而將氧化矽膜122去除，藉此形成於後續步驟之柱狀矽層的乾蝕刻時成為第2硬遮罩的非晶矽(或多晶矽)140(第1圖步驟23)。
參照第8圖，將非晶矽(或多晶矽)140犧牲氧化，形成氧化矽膜128，縮小非晶矽(或多晶矽)之尺寸。亦可於犧牲氧化前進行犧牲氧化前洗淨。此外，於氧化後測定膜厚亦可(第1圖步驟24、25、26)。藉由該犧牲氧化，即可縮小在後續步驟中要形成的柱狀矽層之尺寸。藉由可將該柱狀矽層之徑縮小，可以抑制短通道效應，減低漏電流。
參照第9圖，將非晶矽(或多晶矽)140表面之氧化矽膜128藉由以氫氟酸等進行的濕蝕刻、或乾蝕刻而去除(第1圖步驟27)。
參照第10圖，將屬於第2硬遮罩的非晶矽(或多晶矽)140作為遮罩，以乾蝕刻將作為第1硬遮罩的氮化矽膜130及墊氧化膜121進行蝕刻(第1圖步驟28、29)。
參照第11圖，以屬於第1硬遮罩的氮化矽膜130及屬於第2硬遮罩的非晶矽(或多晶矽)140作為遮罩，藉由乾蝕刻形成柱狀矽層113。亦可於蝕刻後，進行有機物去除、使用SEM的檢查、高低差確認(第1圖步驟30、31、32、33)。於乾蝕刻時，為第2硬遮罩的非晶矽(或多晶矽)140也被蝕刻，若非晶矽(或多晶矽)140全部被蝕刻，則由於在乾蝕刻裝置中可檢測的電漿發光強度會變化，故藉由檢測該電漿發光強度之變化即可檢測出蝕刻之終點，而可在不受蝕刻率影響之下安定地控制柱狀矽層113之高度。
為了使用上述終點檢測方法，有需要使柱狀矽層乾蝕刻前之非晶矽(或多晶矽)140之膜厚形成得比柱狀矽層之高度更小。
另外，於此時在埋入氧化膜層120上形成平面狀矽層112。
參照第12圖，為了緩和作為通道部的柱狀矽層113之側壁凹凸、以及去除於乾蝕刻中已打入有碳等的矽表面，將柱狀矽層及平面狀矽層表面予以犧牲氧化而形成犧牲氧化膜123。於犧牲氧化前亦可進行犧牲氧化前洗淨。此外，於犧牲氧化後亦可測定犧牲氧化膜厚(第1圖步驟34、35、36)。
參照第13圖，塗佈阻劑150，利用微影藉由阻劑形成源極擴散層之圖案。於微影後，亦可進行輪廓(overlay)誤差計測、尺寸測定、檢查(第1圖步驟37、38、39、40、41)。此時，藉由於柱狀矽層113及平面狀矽層112上以前述犧牲氧化所形成的犧牲氧化膜123，而可從在後續步驟之乾蝕刻時所產生的副生成物等之污染中保護矽表面。
參照第14圖，將平面狀矽層112以乾蝕刻加工，而將平面狀矽層112予以分離(第1圖步驟42、43)。
參照第15圖，將阻劑去除。之後，亦可進行SEM檢查、高低差確認(第1圖步驟44、45、46)
參照第16圖，藉由雜質植入等而將P或As等雜質導入平面狀矽層112表面，而形成N+源極擴散層200(第1圖步驟47、48)。此時，藉由將柱狀矽層113、平面狀矽層112之犧牲氧化時所形成的犧牲氧化膜123作為穿透氧化膜而使用，即可削減製程數量。
此外，於植入時若從柱狀矽層113之側壁將雜質打入則會成為電晶體特性變動的重要因素。因此，比起為氮化膜130之寬度的Wn而言，柱狀矽柱之寬度Wp1、Wp2必須要更小。且，Wp1為柱狀矽層下部之寬度，Wp2為柱狀矽層上部之寬度。
此外，在植入時為了不從柱狀矽層113之側壁打入雜質，故以較小的角度(亦即0至6度)將雜質植入為佳。
此外，本步驟中係藉由於柱狀矽層113上所形成的氮化矽膜130，而不進行朝柱狀矽層113上部的植入。雖對於N+源極擴散層200的植入以0度為佳，但由於之後朝形成於柱狀矽層113之上部的汲極擴散層之植入係與閘極電極自我整合地形成，故以有角度之方式進行植入為佳。如上所述，藉由將朝形成於平面狀矽層的源極擴散層、與朝形成於柱狀矽層上部的汲極擴散層之植入分別進行，即可輕易地將各者之植入條件最佳化，而可抑止短通道效應且抑止漏電流。
參照第17圖，進行矽表面之氧化而形成氧化膜124，且藉由濕蝕刻而使氮化膜130變細。也可於氧化前進行洗淨。此外，也可於氧化後測定膜厚。(第1圖步驟49、50、51、52)。該步驟係為了於第22圖中使用乾蝕刻將high-K閘極絕緣膜去除，其有需要使氮化膜130寬度Wn比矽柱113之寬度Wp1、Wp2更小。
參照第18圖，以氫氟酸等進行濕蝕刻而將犧牲氧化膜123、氧化膜124予以去除(第1圖步驟53)。
參照第19圖，形成HfSiO或HfSiON來作為high-K閘極絕緣膜。於絕緣膜形成前，亦可進行洗淨。此外，於形成後，亦可進行熱處理(第1圖步驟54、55、56)。
參照第20圖，而將金屬147與非晶矽(或多晶矽)141埋入柱狀矽層113進行成膜作為閘極導電膜。在沉積非晶矽(或多晶矽)後測定其膜厚亦可(第1圖步驟57、58、59)。將金屬以非晶矽(或多晶矽)覆蓋而使其成為金屬、與非晶矽(或多晶矽)的積層構造，藉此而可使用以往所用的非晶矽(或多晶矽)用之裝置。
參照第21圖，以CMP研磨金屬147與非晶矽(或多晶矽)141而將閘極導電膜之上表面平坦化。於CMP中，藉由將為第1硬遮罩的氮化矽膜130使用作為CMP之阻擋層，即可以良好再現性控制CMP研磨量(第1圖步驟60)。
參照第22圖，藉由蝕刻作為閘極導電膜的金屬147與非晶矽(或多晶矽)141而決定閘極長度。此時，high-K閘極絕緣膜也會被蝕刻(第1圖步驟61)。
參照第23圖，在作為閘極導電膜的金屬147與非晶矽(或多晶矽)141及矽柱113之表面使氧化矽膜125成膜。藉由該氧化矽膜125而覆蓋金屬147即可在後續步驟中進行處理而不用考慮金屬污染。此外，由於係在濕處理或乾處理中保護閘極的上表面，故可以抑制閘極長度的變動(亦即閘極長度的不均)以及來自於閘極上面對閘極絕緣膜145的損傷(第1圖步驟62)。
參照第24圖，成膜氮化矽膜131，使其比金屬之膜厚更厚、比所期望之閘極電極的膜厚更厚。成膜後亦可測定氮化膜厚(第1圖步驟63、64)。
參照第25圖，藉由回蝕氮化矽膜131而形成氮化矽膜131側牆。此時，氧化矽膜125也被蝕刻。此外，當蝕刻後，進行有機物去除、形狀測定也可(第1圖步驟65、66、67)。由於氮化矽膜側牆131之膜厚與氧化矽膜之膜厚的和，即為由金屬147與非晶矽(或多晶矽)所成的閘極電極141所形成的閘極電極之膜厚與high-K閘極絕緣膜之膜厚的和，故藉由調整氮化矽膜131之成膜膜厚及回蝕條件，即可形成所期望之膜厚的閘極電極。
參照第26圖，塗佈BARC層161及阻劑160，利用微影法藉由阻劑160形成閘極配線圖案。於圖案形成後，亦可進行輪廓(overlay)誤差測定、尺寸測定、以及檢查。(第1圖步驟68、69、70、71、72。)
參照第27圖，以阻劑160作為遮罩，將BARC層161、作為閘極導電膜的非晶矽(或多晶矽)141、作為閘極導電膜的金屬147、以及high-K閘極絕緣膜予以蝕刻而形成閘極電極141a及閘極配線141b，且去除阻劑及BARC層。之後，也可進行形狀測定(第1圖步驟73、74、75、76、77、78)。
參照第28圖，將柱狀矽113上部之氮化矽膜130及氮化矽膜側牆131及氧化矽膜121、125及平面狀矽層上部之氧化膜124以乾蝕刻或濕蝕刻予以去除(第1圖步驟79)。當以乾蝕刻去除氮化矽膜後，藉由以濕蝕刻去除氧化矽膜，可以抑制對於閘極絕緣膜的損傷。
參照第29圖，將氧化矽膜127與氮化矽膜132予以成膜。成膜後，也可測定膜厚(第1圖步驟80、81、82)。
參照第30圖，回蝕氮化矽膜132，蝕刻氧化矽膜127，使N+源極擴散層200之上表面及柱狀矽113上部之表面露出，將柱狀矽層113之側壁及閘極141之側壁以氮化矽膜133、134(亦即絕緣膜側牆，以下亦有稱為氧化膜之情形)覆蓋。蝕刻後，也可進行有機物去除、形狀測定(第1圖步驟83、84、85)。由於藉由該氮化膜133、134可將於閘極電極141與源極擴散層200及後來形成於柱狀矽上部的N+汲極擴散層予以分離，故可防止由矽化物而引起的閘極電極147、141與源極擴散層200及汲極擴散層之短路。此外，藉由使閘極絕緣膜及閘極電極之金屬的膜厚比該絕緣膜側牆之厚度更小，可防止在之後的步驟中因閘極電極之金屬所致的污染。
此外，藉由將柱狀矽113上部之側壁以氮化膜134覆蓋，可控制來自於柱狀矽層113之側壁的矽化物化。
該氮化矽膜133、134為氧化矽膜時，由於會被洗淨、剝離步驟或矽化物化前處理所使用的氫氧酸蝕刻掉，因此以氮化矽膜等不會溶於氫氟酸的膜體為佳。參照第31圖，藉由雜質植入等而於柱狀矽層113之上部導入P或As等雜質，而形成N+汲極擴散層201。於導入雜質後，進行活性化亦可(第1圖步驟86、87)。
參照第32圖，濺鍍Ni或Co等金屬膜，且以施加熱處理而將源極200、汲極201表面形成金屬與半導體之化合物(亦即矽化物)，藉由將未反應的金屬膜去除而形成汲極擴散層201上的矽化物層152、以及源極擴散層200上的矽化物層153。也可在在形成矽化物層前將氧化膜剝離(第1圖步驟88、89、90、91)。
藉由於包圍柱狀矽層的閘極電極141上形成矽化物層151，可減少閘極電極141之寄生電阻。為了於閘極電極141上形成矽化物層151，在閘極電極141之膜厚Wg與閘極絕緣膜之膜厚Wox、及氧化矽膜與氮化矽膜之膜厚Ws的膜厚中，只要成為Wg+Wox>Ws的關係，而使閘極電極141之表面露出即可。
參照第33圖，成膜氮化矽膜等作為接觸阻擋層135(第1圖步驟92)。
參照第34圖，作為層間膜126而將氧化矽膜成膜後，即藉由CMP而進行平坦化。也可於成膜後測定膜厚。此外，亦可於平坦化後測定膜厚。此外，也可測定氮化膜厚(第1圖步驟93、94、95、96、97)。
參照第35圖，於柱狀矽層113上部的汲極擴散層201上、閘極配線141b上、及源極擴散層200上蝕刻形成接觸孔。在蝕刻形成接觸孔前，進行接觸遮罩曝光。此外，也可進行尺寸測定、輪廓(overley)誤差計測、檢查。此外，在形成接觸孔後，進行電漿阻劑剝離。之後，也可進行洗淨、尺寸測定、氧化膜厚測定、檢查、晶圓容器交換(第1圖步驟98、99、100、101、102、103、104、105、106、107、108、109、110)。
此外，參照第41圖，柱狀矽層上部之接觸孔與閘極配線上之接觸孔的蝕刻深度與柱狀矽層下部之平面狀矽層上之接觸孔的蝕刻深度不同，因此，進行柱狀矽層上部之接觸孔與閘極配線上之接觸孔之層間膜的蝕刻，參照第42圖，以阻劑162為遮罩，進行柱狀矽層下部之平面狀矽層上之接觸孔之層間膜的蝕刻，且在層間膜之蝕刻後將接觸阻擋層予以蝕刻亦可。另外，參照第43圖，進行柱狀矽層上部之接觸孔之層間膜的蝕刻，參照第44圖，進行閘極配線上接觸孔與柱狀矽層下部的平面狀矽層上接觸孔的層間膜蝕刻，於層間膜之蝕刻後，亦可蝕刻接觸阻擋層。
藉由將柱狀矽層上部之接觸孔之層間膜的蝕刻、與閘極配線上之接觸孔與柱狀矽層下部之平面狀矽層上之接觸孔之層間膜之蝕刻個別進行，而可進行柱狀矽層上部之接觸孔的蝕刻條件之最佳化、和閘極配線上之接觸孔與柱狀矽層下部之平面狀矽層上之接觸孔之蝕刻條件的最佳化。
參照第36圖，於接觸孔使作為阻障金屬171的鉭(Ta)或氮化鉭(TaN)等成膜後，藉由濺鍍或鍍覆而使銅(Cu)170成膜，且藉由CMP而形成接觸部172、173、174。亦可使用鈦(Ti)或氮化鈦(TiN)作為阻障金屬。此外，也可使用鎢(W)。另外，也可使用含有銅的合金。也可於成膜後進行背面處理、檢查、熱處理。此外，亦可於CMP後進行檢查(第1圖步驟111、112、113、114、115、116、117)。
參照第37圖，成膜SiC(碳化矽)180作為第1層配線的蝕刻阻擋層，且接著成膜作為第1配線層之層間膜的Low-k膜190。此時，亦可測定膜厚，進行檢查(第1圖步驟118、119、120、121)。接著，將第1層配線圖案化，而形成第1配線層之溝圖案。於圖案化後，亦可進行尺寸測定、輪廓誤差測定、檢查。於溝圖案形成後，亦可進行電漿阻劑剝離、檢查(第1圖步驟122、123、124、125、126、127、128、129)。接著，為阻障金屬175的Ta或TaN成膜後，藉由濺鍍或鍍覆將Cu 176成膜，且以CMP形成第1層配線177、178、179。亦可使用鈦(Ti)或氮化鈦(TiN)來作為阻障金屬。此外，亦可使用鎢(W)。此外，亦可使用含銅的合金。成膜後，亦可進行背面處理、檢查、熱處理。此外，CMP後進行檢查亦可(第1圖步驟130、131、132、133、134、135、136)。
其後，亦可進行氮化膜沉積、層間絕緣膜沉積、層間絕緣膜厚測定(第1圖步驟137、138、139)。
另外，亦可進行墊導孔遮罩(pad via mask)曝光、尺寸測定、輪廓誤差測定、檢查、墊導孔蝕刻、電漿阻劑剝離、蝕刻後洗淨、尺寸測定、氧化膜厚測定、檢查、金屬前洗淨、晶圓容器交換、鋁沉積、背面處理、墊鋁曝光、輪廓誤差測定、尺寸測定、檢查、墊鋁蝕刻、電漿阻劑剝離、金屬蝕刻後洗淨、光學檢查、SEM檢查、氧化膜厚測定、絕緣膜沉積、絕緣膜厚測定、絕緣膜曝光、光學檢查、絕緣膜蝕刻、電漿阻劑剝離、絕緣膜洗淨、檢查、熱處理(第1圖步驟140、141、142、143、144、145、146、147、148、149、150、151、152、153、154、155、156、157、158、159、160、161、162、163、164、165、166、167、168、169、170、171、172、173、174、175、176、177、178、179)。
於墊導孔之前進行多層配線亦可。
110．．．矽層
111．．．矽基板
112．．．平面狀矽層
113．．．柱狀矽層
120．．．BOX層
121．．．墊氧化膜
122．．．氧化矽膜
123．．．犧牲氧化膜
124．．．氧化膜
125．．．氧化矽膜
126．．．層間膜
127．．．氧化矽膜
128．．．氧化矽膜
129．．．氧化矽膜
130．．．氧化矽膜
131．．．氧化矽膜
132．．．氧化矽膜
133．．．氧化矽膜
134．．．氧化矽膜
135．．．接觸阻擋層
140．．．非晶矽或多晶矽
141．．．非晶矽或多晶矽(閘極電極)
141a．．．閘極電極
141b．．．閘極配線
145．．．high-K閘極絕緣膜
147．．．金屬
150．．．阻劑
151．．．矽化物層
152．．．矽化物層
153．．．矽化物層
160．．．阻劑
161．．．BARC層
162．．．阻劑
170．．．Cu
171．．．阻障金屬
172．．．接觸部
173．．．接觸部
174．．．接觸部
175．．．阻障金屬
176．．．Cu
177．．．第1層配線
178．．．第1層配線
179．．．第1層配線
200．．．N+源極擴散層
201．．．N+汲極擴散層
第1圖為本發明半導體裝置之製造方法之步驟說明圖。
第2(a)圖為表示本發明之半導體裝置之製造例的平面圖。
第2(b)圖為表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第3(a)圖表示本發明之半導體裝置之製造例的平面圖。
第3(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第4(a)圖表示本發明之半導體裝置之製造例的平面圖。
第4(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第5(a)圖表示本發明之半導體裝置之製造例的平面圖。
第5(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第6(a)圖表示本發明之半導體裝置之製造例的平面圖。
第6(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第7(a)圖表示本發明之半導體裝置之製造例的平面圖。
第7(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第8(a)圖表示本發明之半導體裝置之製造例的平面圖。
第8(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第9(a)圖表示本發明之半導體裝置之製造例的平面圖。
第9(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第10(a)圖表示本發明之半導體裝置之製造例的平面圖。
第10(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第11(a)圖表示本發明之半導體裝置之製造例的平面圖。
第11(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第12(a)圖表示本發明之半導體裝置之製造例的平面圖。
第12(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第13(a)圖表示本發明之半導體裝置之製造例的平面圖。
第13(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第14(a)圖表示本發明之半導體裝置之製造例的平面圖。
第14(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第15(a)圖表示本發明之半導體裝置之製造例的平面圖。
第15(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第16(a)圖表示本發明之半導體裝置之製造例的平面圖。
第16(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第17(a)圖表示本發明之半導體裝置之製造例的平面圖。
第17(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第18(a)圖表示本發明之半導體裝置之製造例的平面圖。
第18(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第19(a)圖表示本發明之半導體裝置之製造例的平面圖。
第19(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第20(a)圖表示本發明之半導體裝置之製造例的平面圖。
第20(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第21(a)圖表示本發明之半導體裝置之製造例的平面圖。
第21(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第22(a)圖表示本發明之半導體裝置之製造例的平面圖。
第22(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第23(a)圖表示本發明之半導體裝置之製造例的平面圖。
第23(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第24(a)圖表示本發明之半導體裝置之製造例的平面圖。
第24(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第25(a)圖表示本發明之半導體裝置之製造例的平面圖。
第25(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第26(a)圖表示本發明之半導體裝置之製造例的平面圖。
第26(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第27(a)圖表示本發明之半導體裝置之製造例的平面圖。
第27(b)圖表示本發明之半導體裝置之製造例的AA’剖面步驟圖。
第28(a)圖表示本發明之半導體裝置之製造例的平面圖。
第28(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第29(a)圖表示本發明之半導體裝置之製造例的平面圖。
第29(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第30(a)圖表示本發明之半導體裝置之製造例的平面圖。
第30(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第31(a)圖表示本發明之半導體裝置之製造例的平面圖。
第31(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第32(a)圖表示本發明之半導體裝置之製造例的平面圖。
第32(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第33(a)圖表示本發明之半導體裝置之製造例的平面圖。
第33(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第34(a)圖表示本發明之半導體裝置之製造例的平面圖。
第34(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第35(a)圖表示本發明之半導體裝置之製造例的平面圖。
第35(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第36(a)圖表示本發明之半導體裝置之製造例的平面圖。
第36(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第37(a)圖表示本發明之半導體裝置之製造例的平面圖。
第37(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第38圖為第37圖之剖面圖。
第39(a)圖表示本發明之半導體裝置之製造例的平面圖。
第39(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第40(a)圖表示本發明之半導體裝置之製造例的平面圖。
第40(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第41(a)圖表示本發明之半導體裝置之製造例的平面圖。
第41(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第42(a)圖表示本發明之半導體裝置之製造例的平面圖。
第42(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第43(a)圖表示本發明之半導體裝置之製造例的平面圖。
第43(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。
第44(a)圖表示本發明之半導體裝置之製造例的平面圖。
第44(b)圖表示本發明之半導體裝置之製造例的A-A’剖面步驟圖。

Claims (29)

  1. 一種半導體裝置之製造方法，係具有：(a)在基板上形成平面狀半導體層，且於前述平面狀半導體層上形成柱狀第1導電型半導體層的步驟；(b)於前述柱狀第1導電型半導體層下的前述平面狀半導體層的一部分形成第2導電型半導體層的步驟；(c)於前述柱狀第1導電型半導體層之周圍形成閘極絕緣膜及由金屬膜和非晶矽或多晶矽膜之積層構造所構成的閘極電極的步驟；(d)於前述柱狀第1導電型半導體層側壁的上部區域形成側牆狀絕緣膜且接觸前述閘極電極上方的步驟；(e)於前述閘極電極之側壁形成側牆狀絕緣膜的步驟；(f)於前述柱狀第1導電型半導體層之上部形成第2導電型半導體層的步驟；(g)在前述柱狀第1導電型半導體層下的前述平面狀半導體層的前述部分形成的前述第2導電型半導體層上形成金屬與半導體之化合物的步驟；(h)在前述柱狀第1導電型半導體層上部形成的前述第2導電型半導體層上形成金屬與半導體之化合物的步驟；(i)於前述閘極電極形成金屬與半導體之化合物 的步驟；(j)在前述柱狀第1導電型半導體層下的前述平面狀半導體層的前述部分形成的前述第2導電型半導體層上形成接觸部的步驟；及(k)在前述柱狀第1導電型半導體層之上部形成的前述第2導電型半導體層上形成接觸部的步驟。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中，從前述柱狀第1導電型半導體層之中心軸至前述平面狀半導體層之邊緣的長度係大於：從前述柱狀第1導電型半導體層之中心軸至側壁為止的長度、前述閘極絕緣膜之厚度、前述閘極電極之厚度、與形成在前述閘極電極之側壁上的側牆狀絕緣膜之厚度的和。
  3. 如申請專利範圍第1項之半導體裝置之製造方法，其中，由前述金屬膜和前述非晶矽或多晶矽膜之積層構造構成的前述閘極電極之厚度、與前述閘極絕緣膜之厚度的和係大於形成在前述柱狀第1導電型半導體層側壁之上部區域且接觸前述閘極電極上方的前述側牆狀絕緣膜的厚度。
  4. 如申請專利範圍第1項的半導體裝置之製造方法，其中，前述閘極絕緣膜及前述閘極電極之前述金屬膜的總膜厚，係小於形成在前述柱狀第1導電型半導體層側壁之上部區域且接觸前述閘極電極上方的前述側牆狀絕緣膜的厚度。
  5. 如申請專利範圍第1項的半導體裝置之製造方法，其 中，前述平面狀半導體層為平面狀矽層，前述第1導電型半導體層為第1導電型矽層，前述第2導電型半導體層各者為第2導電型矽層。
  6. 如申請專利範圍第5項之半導體裝置之製造方法，其中，前述平面狀半導體層為平面狀矽層，前述第1導電型半導體層為p型矽層或無摻雜之矽層，前述第2導電型半導體層各者為n型矽層。
  7. 如申請專利範圍第5項之半導體裝置之製造方法，其中，前述平面狀半導體層為平面狀矽層，前述第1導電型半導體層係n型矽層或無摻雜的矽層，前述第2導電型半導體層各者為p型矽層。
  8. 如申請專利範圍第5項的半導體裝置之製造方法，其中，前述步驟(a)係包括下列子步驟：於前述基板上，形成用以形成前述柱狀第1導電型矽層與前述平面狀矽層的初期矽層，然後在前述初期矽層上形成墊氧化膜的步驟；透過前述墊氧化膜，於前述初期矽層進行臨限值調整用的雜質植入，且為了雜質之活性化及擴散而對前述初期矽層進行退火，使前述初期矽層之雜質分布均一化的步驟；及將於形成前述柱狀第1導電型矽層時作為遮罩使用的氮化矽膜予以形成的步驟。
  9. 如申請專利範圍第5項的半導體裝置之製造方法，其中，前述步驟(a)係包括下列子步驟： 於前述基板上，形成用以形成前述柱狀第1導電型矽層與前述平面狀矽層的初期矽層，然後在前述初期矽層上形成墊氧化膜的步驟；將於形成前述柱狀第1導電型矽層時作為第1硬遮罩使用的氮化矽膜予以形成的步驟；於前述氮化矽膜上形成氧化矽膜的步驟；於前述氧化矽膜塗佈阻劑，利用微影法而藉由前述阻劑形成將前述柱狀第1導電型矽層之俯視形狀反轉後的圖案，且於前述柱狀第1導電型矽層之形成位置形成將前述氧化矽膜予以貫通的通孔的步驟；將非晶矽或多晶矽膜以埋入形成於前述氧化矽膜之前述通孔的方式予以形成的步驟；藉由化學機械研磨而將前述氧化矽膜上之前述非晶矽或多晶矽膜的一部分研磨而去除的步驟；藉由蝕刻將前述氧化矽膜去除而形成作為第2硬遮罩的非晶矽或多晶矽膜遮罩的步驟；將前述非晶矽或多晶矽膜遮罩犧牲氧化，而將前述非晶矽或多晶矽膜遮罩之尺寸予以縮小的步驟；及將前述非晶矽或多晶矽膜遮罩表面的犧牲氧化矽膜藉蝕刻予以去除的步驟。
  10. 如申請專利範圍第5項的半導體裝置之製造方法，其中，前述步驟(a)係包括下列子步驟：於前述基板上，形成用以形成前述柱狀第1導電型矽層與前述平面狀矽層的初期矽層，然後在前述初 期矽層上形成墊氧化膜的步驟；將於形成前述柱狀第1導電型矽層時作為第1硬遮罩使用的氮化矽膜予以形成的步驟；於前述氮化矽膜上形成氧化矽膜的步驟；於前述氧化矽膜塗佈阻劑，利用微影法而藉由前述阻劑形成將柱狀第1導電型矽層之俯視形狀反轉後的圖案，且於前述柱狀第1導電型矽層之形成位置形成將前述氧化矽膜予以貫通的通孔的步驟；沉積氧化膜，且回蝕前述氧化膜，藉此使貫通前述氧化矽膜之前述通孔的直徑縮小的步驟；將非晶矽或多晶矽膜以埋入形成於前述氧化矽膜的前述通孔的方式予以形成的步驟；藉由化學機械研磨而將前述氧化矽膜上的前述非晶矽或多晶矽膜的一部分研磨而去除的步驟；及藉由蝕刻將前述氧化矽膜去除而形成作為第2硬遮罩的非晶矽或多晶矽膜遮罩的步驟。
  11. 如申請專利範圍第5項的半導體裝置之製造方法，其中，前述步驟(a)係包括下列子步驟：將作為前述第2硬遮罩的非晶矽或多晶矽膜遮罩作為遮罩，對沈積在初期矽層上的氮化矽膜及墊氧化膜進行乾蝕刻，而形成做為前述第1硬遮罩的氮化矽膜遮罩的步驟；及將前述第1硬遮罩及前述第2硬遮罩作為遮罩，而藉由乾蝕刻形成前述柱狀第1導電型矽層的步驟； 而且，當作為前述第2硬遮罩的前述非晶矽或多晶矽膜遮罩全部被蝕刻去除，而導致乾蝕刻裝置中可檢測的電漿發光強度產生變化時，藉由檢測該電漿發光強度之變化，而進行乾蝕刻之終點檢測程序，以控制前述柱狀第1導電型矽層之高度。
  12. 如申請專利範圍第11項的半導體裝置之製造方法，其中，前述非晶矽或多晶矽膜遮罩之厚度，係小於前述柱狀第1導電型矽層之高度。
  13. 如申請專利範圍第5項的半導體裝置之製造方法，其中，前述步驟(b)係包括下列子步驟：在前述步驟(a)之後，為了緩和前述柱狀第1導電型矽層之側壁的成為通道部之區域的凹凸、於乾蝕刻中去除已植入包含碳等外部物質之矽表面、以及保護前述柱狀第1電型矽層不被後續步驟之乾蝕刻期間所產生的副生成物等污染，而將形成在前述平面狀矽層上的前述柱狀第1導電型矽層予以犧牲氧化以形成犧牲氧化膜的步驟；於所述平面狀矽層塗佈阻劑，利用微影法而藉由前述阻劑將預備形成在前述柱狀第1導電型矽層下之前述平面狀矽層的前述部分之前述第2導電型矽層之圖案予以形成的步驟；及乾蝕刻前述平面狀矽層，以形成前述柱狀第1導電型矽層下之平面狀矽層的前述部分，且將前述阻劑去除的步驟。
  14. 如申請專利範圍第13項的半導體裝置之製造方法，其中，前述步驟(b)包括：將於前述柱狀第1導電型矽層犧牲氧化時所形成的前述犧牲氧化膜作為屏蔽氧化膜而藉由雜質植入等雜質摻雜程序而於前述柱狀第1導電型矽層下的前述平面狀矽層的前述部分的表面導入第2導電型之雜質，而將前述第2導電型矽層形成在前述柱狀第1導電型矽層下之前述平面狀矽層的前述部分。
  15. 如申請專利範圍第13項的半導體裝置之製造方法，其中，前述柱狀第1導電型矽層之柱徑係小於作為前述第1硬遮罩的前述氮化矽膜遮罩之柱徑。
  16. 如申請專利範圍第5項的半導體裝置之製造方法，其中，在形成於前述柱狀第1導電型矽層下之前述平面狀矽層之前述部分的前述第2導電型矽層中所使用的雜質植入之植入角為0度至6度。
  17. 如申請專利範圍第5項的半導體裝置之製造方法，其中，係不在前述柱狀第1導電型半導體層之上部植入雜質，而於柱狀第1導電型矽層下之前述平面狀矽層的前述部分形成前述第2導電型矽層。
  18. 如申請專利範圍第5項的半導體裝置之製造方法，其中，前述步驟(c)係包括下列子步驟：對形成於前述平面狀矽層上的具有氮化矽膜遮罩的前述柱狀第一導電型矽層的矽表面進行氧化、蝕刻前述氮化矽膜遮罩，以使前述氮化矽膜遮罩之柱徑小 於前述柱狀第1導電型矽層之柱徑使於後續步驟中可藉由乾蝕刻將部分高介電常數的閘極絕緣膜去除。
  19. 如申請專利範圍第5項的半導體裝置之製造方法，其中，前述步驟(c)係包括下列子步驟：從具有氮化矽膜遮罩的柱狀第1導電型半導體層，形成於前述平面狀半導體層上的犧牲氧化層，及形成有第2導電型半導體層的平面狀半導體層以蝕刻將前述犧牲氧化膜去除的步驟；形成二氧化鉿(HfO2 )膜等高介電常數膜之閘極絕緣膜，且作為閘極電極材料而將金屬膜與非晶矽或多晶矽膜以掩埋前述柱狀第1導電型矽層的方式形成的步驟；及以化學機械研磨來研磨前述金屬膜與前述非晶矽或多晶矽膜，而將前述閘極電極材料之上表面平坦化，其中，藉由將作為前述第1硬遮罩的前述氮化矽膜遮罩作為化學機械研磨的阻擋層使用，即可以高重現性控制化學機械研磨的研磨量的步驟。
  20. 如申請專利範圍第19項的半導體裝置之製造方法，其中，前述步驟(c)係包括下列子步驟：藉由對經平坦化由的前述金屬膜與前述非晶矽或多晶矽膜所構成的前述閘極電極材料進行回蝕，而使前述閘極電極材料具前述閘極電極的所期望的閘極長度的步驟；及在經回蝕之由前述金屬膜與前述非晶矽或多晶矽 膜所構成的前述閘極電極材料及前述柱狀第1導電型矽層之上表面形成氧化矽膜，其中，藉由該氧化矽膜而使前述金屬膜被覆蓋，即可進行後續步驟處理而不需考慮金屬污染，且可在後續步驟進行的濕處理或乾處理中保護閘極電極材料的上表面，從而抑制閘極長度之變動和從前述閘極上表面而來的對前述閘極絕緣膜之損傷的步驟。
  21. 如申請專利範圍第20項中的半導體裝置之製造方法，其中，前述步驟(c)係包括下列子步驟：將具有從所期望的前述閘極電極之膜厚與前述閘極絕緣膜之膜厚的和減去前述氧化矽膜之膜厚所得之膜厚的氮化矽膜形成於前述氧化矽膜上的步驟；藉由將前述氮化矽膜與前述氧化矽膜回蝕而形成氮化矽膜側牆與氧化矽膜側牆，其中，決定所要形成的前述閘極電極的膜厚與前述閘極絕緣膜的膜厚的和的前述氮化矽膜側牆之膜厚與前述氧化矽膜側牆之膜厚的和，，是藉由調整在形成氧化矽膜的前述子步驟中所要形成的氮化矽膜之膜厚及在回蝕前述氧化矽膜的子步驟中的回蝕條件所控制，從而可形成具有所期望膜厚的前述閘極電極的步驟；塗佈反射防止膜層(BARC層)及阻劑，利用微影法而藉由前述阻劑形成閘極配線圖案；及以前述阻劑作為遮罩，蝕刻前述反射防止膜層(BARC層)、前述氧化矽膜、及構成前述閘極電極材料 的前述非晶矽或多晶矽膜和前述金屬膜，而形成前述閘極電極及前述閘極配線的步驟；前述步驟(d)及(e)包括下列子步驟：將前述氮化矽膜遮罩，前述柱狀第1導電型矽層上部之前述氧化矽膜側牆與前述氮化矽膜側牆藉由乾蝕刻或濕蝕刻予以去除的步驟；及形成氧化矽膜與氮化矽膜，回蝕前述氮化矽膜，將形成於前述柱狀第1導電型矽層下之前述平面狀矽層的前述部分的前述第2導電型矽層的上表面及前述柱狀第1導電型矽層之上方表面露出，並將氧化矽膜側牆與氮化矽膜側牆形成於前述柱狀第1導電型矽層側壁的上部區域且接觸前述閘極電極上方作為側牆狀絕緣膜，且於前述閘極電極之側壁形成氧化矽膜側牆與氮化矽膜側牆作為側牆狀絕緣膜的步驟；前述步驟(f)包括：藉由雜質植入等雜質摻雜工序於前述柱狀第1導電型矽層之上部導入第2導電型之雜質，且於前述柱狀第1導電型矽層之上部形成前述第2導電型矽層的步驟；而且，前述步驟(g)及(h)包括：對形成於前述柱狀第1導電型矽層下之前述平面狀矽層的前述部分的前述第2導電型矽層的上表面和形成於前述柱狀第1導電型矽層上部的前述第2導電型矽層的上表面濺鍍鎳或鈷等金屬，施加熱處理，且去除未反應的金屬膜，藉此於形成在前述柱狀第1導電型矽層下之前述平面狀矽層 的前述部分的前述第2導電型矽層、和形成在柱狀第1導電型矽層之上部的前述第2導電型矽層上，形成金屬與半導體之化合物的步驟；其中，藉由前述氧化矽膜側牆與前述氮化矽膜側牆，使前述閘極電極和形成在前述柱狀第1導電型矽層下之前述平面狀矽層的前述部分的前述第2導電型矽層和形成在前述柱狀第1導電型矽層之上部的前述第2導電型矽層分離，從而防止因前述金屬與半導體之化合物所導致的前述閘極電極、與形成在前述柱狀第1導電型矽層下之前述平面狀矽層的前述部分的前述第2導電型矽層和形成在前述柱狀第1導電型矽層之上部的前述第2導電型矽層之間的短路；而且，藉由將前述柱狀第1導電型矽層側壁的上部區域以前述氮化矽膜側牆覆蓋，而控制來自前述柱狀第1導電型矽層之側壁的金屬與半導體之化合物的形成。
  22. 如申請專利範圍第5項中的半導體裝置之製造方法，其中，所述步驟(j)及(k)係包括下列子步驟：形成包括氮化矽膜的膜作為接觸阻擋層的步驟；形成氧化矽膜作為層間膜後，以化學機械研磨將該氧化矽膜平坦化的步驟；及分別於形成在前述柱狀第1導電型矽層下之前述平面狀矽層的前述部分的前述第2導電型矽層上、從前述閘極電極延伸的閘極配線上、及形成在前述柱狀 第1導電型矽層之上部的前述第2導電型矽層上，藉由蝕刻而形成接觸孔的步驟。
  23. 如申請專利範圍第22項中的半導體裝置之製造方法，其中，前述形成接觸孔的子步驟含有：在對前述層間膜分別進行形成在前述柱狀第1導電型矽層上部之前述上方的接觸孔與前述閘極配線上之接觸孔之蝕刻步驟後，對前述層間膜的一部分進行形成在前述柱狀矽層下之前述平面狀矽層的前述部分的上之接觸孔的蝕刻步驟，之後，將分別對應於形成在前述柱狀第1導電型矽層上部之接觸孔、前述閘極配線上之接觸孔、以及形成在前述柱狀第1導電型矽層下之前述平面狀矽層的前述第2導電型矽層上的接觸孔的前述接觸阻擋層予以蝕刻去除。
  24. 如申請專利範圍第22項中的半導體裝置之製造方法，其中，在前述形成接觸孔的子步驟含有：在對前述層間膜的一部分進行形成在前述柱狀第1導電型矽層下之平面狀矽層的前述部分的前述第2導電型矽層上的接觸孔的蝕刻步驟後，對前述層間膜分別進行形成在前述柱狀第1導電型矽層上部之前述第2導電型矽層上方的接觸孔與前述閘極配線上之接觸孔的蝕刻步驟，之後，將分別對應於形成在前述柱狀第1導電型矽層上部的前述第2導電型矽層上的接觸孔、前述閘極配線上之接觸孔、以及形成在前述柱狀第1導電型矽層部之前述平面狀矽層的前述部分的前述第2導電 型矽層上的接觸孔的前述接觸阻擋層予以蝕刻去除。
  25. 如申請專利範圍第22項中的半導體裝置之製造方法，其中，前述形成接觸孔的子步驟含有：在對前述層間膜的一部分進行形成在柱狀第1導電型矽層上部之前述第2導電型矽層上的接觸孔的蝕刻步驟後，對層間膜分別進行前述閘極配線上之接觸孔、與形成在前述柱狀第1導電型矽層下之前述平面狀矽層的前述部分的前述第2導電型矽層上的接觸孔的蝕刻步驟，之後，將分別對應於形成在前述柱狀第1導電型矽層上部之前述第2導電型矽層上方的接觸孔、前述閘極配線上之接觸孔、以及形成在前述柱狀第1導電型矽層下之前述平面狀矽層的前述部分的前述第2導電型矽層上的接觸孔的前述接觸阻擋層予以蝕刻去除。
  26. 如申請專利範圍第22項中的半導體裝置之製造方法，其中，前述形成接觸孔的子步驟含有：在對前述層間膜分別進行前述閘極配線上之接觸孔與形成在前述柱狀第1導電型矽層下之前述平面狀矽層的前述部分的前述第2導電型矽層上的接觸孔的蝕刻步驟後，對前述層間膜的一部分進行形成在前述柱狀第1導電型矽層上部的前述第2導電型矽層上的接觸孔的蝕刻步驟之後，將分別對應於形成在前述柱狀第1導電型矽層上部的前述第2導電型矽層上之接觸孔、前述閘極配線上之接觸孔、以及形成在前述柱狀第1導電型矽層下之前述平面狀矽層的前述部分的前述第2導電型矽 層上的接觸孔的前述接觸阻擋層予以蝕刻去除。
  27. 一種半導體裝置，係具有：平面狀半導體層，形成於基板上，且該平面狀半導體層形成有第2導電型半導體層，且在該第2導電型半導體層上形成有金屬與半導體的化合物；柱狀第1導電型半導體層，形成於該平面狀半導體層上，且該柱狀第1導電型半導體層的上部形成有第2導電型半導體層，且在該第2導電型半導體層上形成有金屬與半導體的化合物；閘極絕緣膜，形成在該柱狀第1導電型半導體層的周圍；閘極電極，包圍該閘極絕緣膜而形成，且該閘極電極具有金屬膜和非晶矽或多晶矽膜的積層構造，且該閘極電極上形成有金屬與半導體的化合物；側牆狀絕緣膜，形成於該柱狀第1導電型半導體層的側壁的上部區域且接觸該閘極電極上方，且形成於該閘極電極側壁上。
  28. 如專利申請範圍第27項的半導體裝置，其中，從前述柱狀第1導電型半導體層的中心軸到該平面狀半導體層的端緣的長度大於：從該柱狀第1導電型半導體層的中心軸到側壁的長度、前述閘極絕緣膜的厚度、具有前述金屬膜和前述非晶矽或多晶矽膜的前述積層構造的前述閘極電極的厚度、以及形成於前述閘極電極側壁上的側牆狀絕緣膜的厚度的和。
  29. 如專利申請範圍第27項的半導體裝置，其中，具有前述金屬膜和前述非晶矽或多晶矽膜的前述積層構造的前述閘極電極的厚度大於：形成於該柱狀第1導電型半導體層的側壁的上部區域且接觸該閘極電極上方的側牆狀絕緣膜的厚度。
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