TWI422195B - 具有時計和資料線之資料流路界面及其控制方法 - Google Patents

Description

具有時計和資料線之資料流路界面及其控制方法

本發明係關於資料流路界面，尤指I2C－或IC間流路用之界面，其中時計訊號具有間斷性。

資料流路界面像上述I2C流路，已知為產業標準，並大量使用。I2C流路特定為非同步性資料流路，其中有一資料線和一時計線即足夠資料傳輸之用。資料傳輸開始和結束，是以資料和時計線上相對應狀態指示。個別位元的資料傳輸，是由時計線上個別時計循環進行，計率是由啟動資料傳輸的裝置特定。因此，會發生資料時計與存在於接收器的時計不同步。所以，此種界面亦稱為非對稱界面。

於今，數位積體電路往往利用積體設計工具製造，不同功能之現有段落是由舘進口，加以連接。由於此等設計工具是純為同步性邏輯之實施而構想，在連制之工具流動內不可能有非同步性功能之整合，像上述非同步性資料界面。因此，在無工具支持的必要實施中，非同步性資料界面本身，以及與積體電路其餘部份連接的時機，會發生問題。為確保積體電路的安全操作，不管此等時機問題，需要相當的設計努力，允非所宜。為了仍然可用非同步性資料界面，舘內可有功能段落，利用同步性建築，趕上非同步性資料界面。當非同步性接收所傳送資料時，時計和資料線上的狀態，利用複數資料率的超量取樣進行取樣。非同步性訊號即可由取樣值之複數來決定。

在如此同步性積體電路中，複數元件各同時以系統時計切換。所得電流流路在大頻率範圍發生所謂數位雜訊，而且即使在相對應電路部份不用時，會增加電路的耗電。

在積體電路(尤指有低階處理RF訊號之電路)中，需避免有用訊號受到其他訊號之任何干擾。所指其他訊號亦可為操作積體電路所需之時計訊號。因此，只對必須主動進行積體電路功能的電路部份，共同應用時計訊號。在導通後或必須更換參數時，常常發生只有經由界面定址。大部份時安，不需界面主動，在此情況下，界面用之時計不用於通訊時，可以斷通。然而，必須特別注意能夠檢測外部啟動之連接設置，故在界面尚未備妥接收資料時，無部份傳送資料會損失。

所以，需提供一種電路，若界面實際用於通訊時，只具有操作界面所需之時計。進一步需要是，此電路只包括少數組件，即可以手動實施，不用工具支援，也不用重大的設計勢力。

申請專利範圍第1項展示之電路，提供所需功能。有益具體例和進一步發展，如申請專利範圍附屬項所示。

資料流路界面包括時計和資料線，其中經由時計和資料線上狀態之獨特組合，分別指示資料傳輸的開始和結束。再者，設有界面電路，於接收模態時，利用在複數資料率和傳輸資料輸出處之掃描，確證時計和資料線上之狀態。設有控制電路以檢測資料傳輸開始和結束，其中在檢測資料傳輸開始後，控制電路即對界面電路，應用操作界面電路所需之時計。在檢測資料傳輸結束後，控制電路即間斷操作界面電路所需之時計。

控制電路最好設計成狀態機，不需時計訊號，即可對時計和資料線上之狀態反應。

本發明電路包括控制段和邏輯「和」閘。視控制段發出的控制訊號而定，邏輯「和」閘對界面電路傳輸操作界面所需時計，此外，界面的資料和時計線，供應至控制段。控制段可又供應時計線和重設線。重設線用來把電路設定於界定狀態。於操作之際，控制段繼續監督界面之資料和時計線。當連接於界面的外部裝置，指示界面上之資料傳輸時，控制段即應用控制訊號於邏輯「和」閘，因而傳輸時計(亦應用於閘)至界面電路。俟資料傳輸終止，界面電路用之時計，又利用控制訊號關閉。在本發明電路之一具體例中，控制段傳輸控制訊號至界面電路，遂行界面電路重設於界定狀態。控制訊號可與供應至邏輯「和」閘的訊號相同。控制段保證界面電路供應在資料傳輸操作所需時計。在此情況下，控制段檢測資料傳輸之開始和結束。界面電路只需接收並認知所傳輸資料。

本發明以時計和資料線(SCL,SDA)控制資料流路界面之方法，包含步驟為，檢測資料傳輸開始，並在檢測資料傳輸開始時，應用時計訊號於接收和傳輸電路集。一旦啟動和運轉資料傳輸，即檢測資料傳輸之終止。檢測到資料傳輸終止時，時計訊號即從接收和傳輸電路集除去。在一具體例中，檢測資料傳輸之開始和終止，包含監督資料和/或時計線之邏輯狀態或狀態過渡。在一具體例中，應用和除去時計訊號包含對進行和間斷時計訊號的開關和多工器加以控制。開關亦可包含邏輯「和」閘或邏輯「或」閘，或其他適當邏輯閘。

本發明茲參照附圖說明如下。

圖中一致或相似元件，標以同樣參考符號。

第1圖表示本發明電路之簡圖，具有控制段CLK_CTRL、邏輯「和」閘10，和界面電路I2C。時計線SCL和資料線SDL，接至界面電路I2C。此外，時計線SCL和資料線SDA，亦供應至控制段CLK_CTRL。此外，控制段CLK_CTRL經由相對應時計線供以時計CLK。設有重設線RST，把電路設定於界定狀態。控制段CLK_CTRL的輸出訊號CLK_ON，供應至邏輯「和」閘10和界面電路I2C。時計訊號CLK亦應用於邏輯「和」閘之第二輸入。控制段CLK_CTRL監督時計和資料線SCL,SDA。資料傳輸之開始和結束，以時計和資料線SCL和SDA上之界定狀態指示。檢測外部啟動的資料傳輸時，控制段CLK_CTRL之輸出CLK_ON呈現，時計訊號CLK應用於邏輯「和」閘10所致狀態，係做為切換時計訊號CLK_G應用於界面電路I2C。在資料傳輸結束時，輸出CLK_ON呈現造成邏輯「和」閘10阻止時計CLK之狀態，即切換時計訊號CLK_G不再應用於界面電路I2C。在第1圖所示簡略電路中，輸出訊號CLK_ON亦與界面電路I2C之重設輸入連接。此舉確保界面電路I2C之元件，在每次新資料傳輸開始時，即設定於界定狀態。另方面，界面電路I2C在資料傳輸開始時，尚未有任何時計可掃描資料線SCL和SDA。

此外，在界面電路I2C已檢測資料線SCL和SDA上的界定狀態(表示資料傳輸結束)之前，時計訊號可能又已關掉。控制段CLK_CTRL負責檢測資料傳輸開始和結束，保持界面電路I2C在重設狀態，直到展示資料傳輸。

第2圖簡略展示本發明電路在界面I2C的資料線SDA和時計線SCL上，控制段CLK_CTRL的輸出CLK_ON，以及應用於界面電路I2C的時計訊號CLK_G發生之相對應訊號狀態。第2圖展示之訊號狀態是參照時計訊號CLK。在圖上左側，展示資料線SDA和時計線SCL上的訊號狀態，表示資料傳輸開始。以起初業已提過的I2C流路，以時計線SCL上的邏輯高階，和資料線SDA上的邏輯低階，指示資料傳輸開始，而二線具有在空轉狀態的邏輯高階。因此，資料線SDA的下降邊緣，指示資料傳輸開始。然而，資料傳輸開始不必然與時計CLK同步。本發明電路在時計訊號CLK有下降邊緣時，只將時計訊號CLK做為切換時計訊號CLK_G，傳輸至界面電路I2C。為此目的，控制段CLK_CTRL的輸出訊號，只在時計訊號CLK的下降邊緣呈現邏輯高階。邏輯高階的效應是，界面電路I2C不再保持重設狀態。因而會使界面電路I2C從重設狀態進入操作狀態，而且時計訊號CLK_G再安全應用於界面電路I2C。易言之，相當於一半時計循環長度的固定時間，可在取消重設和時計訊號CLK_G次一上升邊緣之間。圖示右側展示資料線SDA和時計線SCL上之訊號狀態，指示資料傳輸結束。以I2C流路，資料傳輸結束是利用資料線SDA的上升邊緣指示，而時計訊號線SCL在邏輯低階。類似檢測資料傳輸的開始，在已探測到資料傳輸結束後，至界面電路I2C的切換時計訊號CLK_G，即以時計訊號CLK的次一下降邊緣斷通。因此，界面電路I2C即可得完整的最後時計循環。上述時機關係到界面電路I2C，其中時計的上升邊緣具有決定性。以時計下降邊緣具有決定性之界面電路，即可藉時計訊號CLK之上升邊緣，進行取消重設和傳輸時計訊號CLK。

第3圖展示本發明控制段CLK_CTRL之簡略電路圖。訊號SCL、SDA和CLK，以及重設訊號RST，供應至控制段CLK_CTRL。控制段CLK_CTRL包括非同步性狀態機110、起動/停止解碼器150，和正反器130。輸出CLK_ON指示檢測到資料傳輸開始或結束。非同步性狀態機110把按照利用其邏輯電路元件決定的組合分析所應用訊號SCL、SDA和CLK，加以分析。不需加時計儲存元件來儲存狀態變數。而是按照狀態機的輸入訊號和邏輯電路元件的反饋訊號，由組合功能的輸出訊號來展示狀態。在本發明狀態機內，狀態變數是利用邏輯電路的輸出q0、q1和q2展示。若有一或以上的輸入訊號變化，才會發生狀態改變。輸入訊號之一改變，會經網路改變輸出q0、q1或q2。在第3圖展示的電路中，時計訊號CLK不需時計來操作電路，而是正常的輸入訊號，像資料和時計線SDA和SCL之輸入。

第4圖展示控制段CLK_CTRL內狀態機之狀態圖，提供檢測資料傳輸之開始和結束。從左向右閱讀，箭頭旁的數位組群展示輸入訊號SCL、SDA和CLK之狀態。訊號的虛線表示此訊號對狀態無效應。箭頭發訊狀態改變，灰色圈內的a至h字，展示此等狀態是可採取本發明狀態機。在此情況下初期狀態為有a字的狀態。當訊號SCL和SDA顯示邏輯高階，即無資料傳輸指示，狀態機保留在狀態a。訊號CLK的狀態不相干。當訊號SCL和SDA指示資料傳輸開始，訊號CLK狀態具有重要性。訊號CLK在邏輯高階時，狀態機改變成狀態c。否則，狀態機改變為狀態d，等待訊號CLK從邏輯低階過渡至邏輯高階。然後，狀態機才會改變為狀態c。在狀態c，檢測資料傳輸開始，而狀態機等待時計訊號CLK的下降邊緣，使時計CLK_G暢通至界面電路I2C。時計CLK_G之暢通，是由狀態c過渡至狀態d所觸發。在第4圖中，此過渡是以虛點箭頭展示，利用第3圖內所示解碼器150發生之訊號START，在主動狀態呈邏輯高階，設定第3圖所示正反器130。因此，正反器130在其輸出呈邏輯高階，使時計CLK_G經由第1圖所示「和」閘10暢通至界面電路I2C。正反器130是利用解碼器150「反及」閘輸出處之狀態改變加以控制。當有狀態c連同時計線CLK上呈邏輯低階，「反及」閘才會切換。如第3圖所示，「反及」閘上方三個輸入，連接狀態機130的倒反輸出q0和q2，以及未倒反輸出q1。「反及」閘即以上方三個輸入，把串列數字010展示的狀態c解碼。「反及」閘的第四輸入，與倒反時計訊號CLK連接。當狀態機改變為狀態c，時計訊號CLK呈邏輯高階，一如上述。結果，解碼尚未完全。只有當時計訊號CLK呈邏輯低階才告完全。此時，狀態機從狀態c改變為狀態d，而補償和過渡動作，在網路上繼續。過渡動作消失時，訊號應用於「反及」閘的輸入，不再相當於解碼狀況，而訊號START再呈現邏輯高階。因此，顯然從狀態c過渡至狀態d，發生長度△T的邏輯低階脈波；△T等於過渡動作之期限。脈波設定第3圖內展示之正反器130。

下表展示狀態機之不同狀態，以及在輸出q0,q1,q2之相對應邏輯位階。

考慮到不同狀態之寫碼，顯然對狀態c過渡到狀態d，只有輸出q2需要改變。輸出q0和q1保留不變。此項狀態寫碼，容許發生清淨觸發脈波，因為由於若干相關訊號間的運轉時間差異引起消失不見的脈波，不會發生在此過渡期間。此外，狀態寫碼以及電路設計之選擇，保證透過電路內的狀態過渡改變，不會無故達成狀態c。

在到達狀態d後，開始在I2C流路上傳輸資料。傳輸以呈現邏輯低階的訊號SCL開始。因此，狀態機改變成狀態e。按照I2C流路規格，當訊號SCL呈邏輯低階時，於資料傳輸之際，訊號SDA才會改變其邏輯位階。視所傳輸資料，狀態機呈現狀態d、e、f和a。傳輸0(零)時，發生狀態d和e。傳輸1(一)時，發生狀態f和a。由第4圖內的狀態圖可見，應用於界面電路供操作之時計訊號CLK，於經由流路傳輸資料之際，對狀態機不重要。

如第2圖所示，經由I2C流路的資料傳輸，利用所謂停止狀況加以終止。為啟動停止狀況，在時計線SCL呈邏輯低階時，資料線SDA必須設定於邏輯低階。狀態機因而改變為狀態e。然後，時計線SCL設定於邏輯高階，於是狀態機被逼進入狀態d。若資料線SDA如今亦從邏輯低階轉移至邏輯高階，即展示停止狀況。類似在資料傳輸開始時必須存在的起動狀況，狀態機之過渡至次一狀態(g或h)，視時計訊號CLK而定。若時計訊號CLK在離開狀態d時呈邏輯高階，於解碼器150發生訊號STOP之前，狀態機即在狀態g等待時計訊號CLK之下降邊緣。只有這樣，正反器130才會被重設，而訊號CLK_ON即間斷時計訊號CLK傳輸至界面電路I2C。

第5圖展示本發明另類控制段CLK_CTRL之簡略電路圖。在第3圖展示的控制段CLK_CTRL中，所需邏輯操作是分別以其基本電路展示。然而，製作電路時，宜減少所用不同基本電路數。例如，「和」及「或」閘可改用「反及」閘。所得電路宜利用製作數位電路所用設計工具舘(IC廠商所用和/或行銷)內可得之預定電路元件組成。對第5圖所示電路而言，有些第3圖所示電路元件，改用如此預定電路元件。個別邏輯基本電路周圍之實線圖幅，顯示其為從舘取得之預定電路元件。

10．．．邏輯「和」閘

CLK．．．時計訊號

CLK_CTRL．．．控制方塊

CLK_G．．．切換時計訊號

CLK_ON．．．輸出訊號

I2C．．．界面電路

RST．．．重設線

SCL．．．時計線

SDA．．．資料線

110．．．非同步性狀態機

150．．．起動/停止解碼器

130．．．正反器

q0,q1,q2．．．邏輯電路的輸出

第1圖為本發明電路組件之簡略總覽圖；第2圖為資料傳輸開始和結束時經由I2C流路之訊號狀態簡圖；第3圖為本發明控制段第一具體例之簡圖；第4圖為控制段不同狀態之狀態圖；第5圖為本發明控制段第二具體例之簡圖。

10．．．邏輯「和」閘

CLK．．．時計訊號

CLK_CTRL．．．控制方塊

CLK_G．．．切換時計訊號

CLK_ON．．．輸出訊號

I2C．．．界面電路

RST．．．重設線

SCL．．．時計線

SDA．．．資料線

Claims (7)

1. 一種具有流路時計線和流路資料線之資料流路界面，其中資料傳輸之開始和結束，分別以流路時計線和流路資料線的獨特狀態組合來指示，其中設有界面電路，於有源通訊當中呈接收模態時，利用取樣流路時計線和流路資料線具有複數流路線時計率，並輸出所接收資料，確認流路時計線和流路資料線之狀態，其中，設有控制電路供檢測資料傳輸之開始和結束，其中控制電路在檢測到資料傳輸開始後，對界面電路應用第一時計訊號，為操作界面電路所需，又其中控制電路在檢測到資料傳輸結束後，間斷第一時計訊號，其中控制電路在界面電路取樣階段之決定性坡度的對立坡度，切換第一時計訊號，因而在資料傳輸之前和之後可有固定時間可供設定傳輸，且其中第一時計訊號之應用和/或間斷，係與第二時計訊號同步進行，而第一時計訊號係由第二時計訊號衍生者。
2. 如申請專利範圍第1項之資料流路界面，其中控制電路對流路時計線和流路資料線之狀態，進行分析，以檢測資料傳輸之開始或結束者。
3. 如申請專利範圍第1項之資料流路界面，其中控制電路包括未加時計之狀態機者。
4. 如申請專利範圍第1項之資料流路界面，其中控制電路對界面電路應用重設訊號者。
5. 如申請專利範圍第1項之資料流路界面，其中對控制電路供應外部重設訊號者。
6. 一種具有流路時計線和流路資料線的資料流路界面之控制方法，其中在有源通訊當中之界面，接收電路集之取樣階段，在資料流路界面之複數流路時計線的時計率，取樣流路時計線和流路資料線，且其中接收階段輸出所接收資料，包含步驟為：檢測資料傳輸開始； 在檢測到資料傳輸開始時，對接收電路集，應用時計訊號，具有資料流路界面的流路時計線之複數時計率，其中資料傳輸開始，是以流路時計線和流路資料線的第一獨特狀態組合指示；檢測資料傳輸終止，其中資料傳輸之終止，是以流路時計線和流路資料線的第二獨特狀態組合指示；檢測到資料傳輸終止時，從接收電路集除去第一時計訊號，其中第一時計訊號是在界面電路取樣階段的決定坡度之對立坡度應用和除去，因而在資料傳輸之前和之後可得固定時間，供設定並完成傳輸，其中應用和除去第一時機訊號，包括控制開關以進行或間斷第一時計訊號者。
7. 如申請專利範圍第6項之方法，其中檢測資料傳輸開始和終止，包含監督流路資料線和/或流路時計線之邏輯狀態或狀態過渡者。