TWI421871B - 定址一記憶積體電路之方法與裝置 - Google Patents

Description

定址一記憶積體電路之方法與裝置

本發明係關於積體電路中定址例如是串列快閃記憶體之記憶體的技術。

串列快閃是快閃記憶體的一種型態，其具有一串列標準介面例如是串列週邊介面(SPI)。系列資料傳輸的進行係根據串列介面標準。如此的串列裝置相較於具有相仿記憶容量之一平行裝置需要較少的外部接腳。舉例而言，與一24位元記憶體位址溝通以指定一128百萬位元中之8位元字元的約一千六百萬個記憶位置，符合串列週邊介面(SPI)的串列快閃記憶體串列地通過一輸出接腳來傳輸此24位元記憶體位址，而不是平行地通過24個輸入接腳。

傳統的串列快閃使用24位元位址串流通過輸入接腳以存取最大可達128百萬位元之記憶空間。因為位址位元的數目限制了可定址之記憶空間，當每一個可定址位置儲存了一個8位元字元，此24位元的位址限制了儲存空間最大僅可達128百萬位元，限制了潛在的應用。

然而，並不鼓勵修改一記憶裝置以擴充可定址記憶空間的範圍，因為如此的修改會違反一記憶裝置與現行串列標準介面標準例如是串列週邊介面(SPI)的相容性，或是與一現存產品所使用的指令集無法相容，會造成現存熟悉共通標準或是現存指令集的使用者之負擔。

提供一種積體電路記憶體，例如串列快閃，新的介面，具有較較傳統的串列快閃之128百萬位元記憶空間更多的存取記憶體空間能力，而仍維持與現存串列快閃介面的串列週邊介面(SPI)相容的能力。

本發明的實施例應用了許多不同的記憶體位址介面以供高密度記憶體，例如串列快閃記憶體使用。維持與現存較低容量記憶胞標準介面相容的能力，而同時超過現今串列快閃記憶體使用單一輸入接腳的定址容量的限制。

本發明之一目的為提供一種記憶積體電路，其具有控制電路存取該記憶積體電路中的記憶胞。該控制電路係響應指令，該指令包括一第一命令以指示地址位元的一較高部分。一第二命令以指示地址位元的一較低部分。該地址位元的該較高部分及該較低部分構成該記憶積體電路的一完整存取位址，其中該第一命令及該第二命令具有不同的命令碼

本發明之另一目的為提供一種存取一記憶積體電路的方法，包含下列步驟：

與該記憶積體電路溝通並且指示地址位元的一較高部分之一第一命令。

與該記憶積體電路溝通並且指示地址位元的一較低部分之一第二命令，該地址位元的該較高部分及該較低部分構成該記憶積體電路的一完整存取位址，其中該第一命令及該第二命令具有不同的命令碼。

其他不同的實施例則描述如下。

第1A圖顯示一記憶指令其具有一記憶體存取操作碼和3位元組的位址。第1A圖顯示例如是串列快閃記憶體之記憶體的一基本命令及位址輸入順序。於此操作碼之後，此位址位元依序自A23到A0輸入其代表一位元組(2^3字元)資料的2^24個位址，以代表總共16百萬位元的記憶儲存空間。因此，對一記憶容量大於16百萬位元的記憶體，此位址提取時脈是不夠的，且需要更多的位址提取時脈才能處理較高的位址。

第1B圖顯示一記憶指令其具有一記憶體存取操作碼和4位元組的位址。第1B圖顯示例如是串列快閃記憶體之記憶體的另一種基本命令及位址輸入順序。在第1B圖中具有一額外的位元組，其為位址位元A31到A24。雖然第1B圖中的記憶指令包含更多的位址位元，且可以較第1A圖中的記憶指令具有更大的記憶體容量。然而，第1B圖中此額外的位元組改變了命令的持續時間及時序。若是沒有修改的話，使用第1A圖中指令之應用程式就不能使用第1B圖中的指令。

第2A圖顯示一記憶指令其具有一記憶體存取操作碼指定單一字元存取，和1位元的位址指定兩位元組的資料(單一字元)。因為一整個字元是根據此位址進行存取，1個潛在的位址自此位址中消除，減少了位址輸入時脈及位址提取時脈。

第2B圖顯示一記憶指令其具有一記憶體存取操作碼指定雙字元存取，和2位址位元指定四位元組的資料(雙字元)。相較於第2A圖的單一字元存取，1個潛在的位址自此位址中消除，減少了位址輸入時脈及位址提取時脈，一個額外的第2位元也被消除，因為此為雙字元存取而不是單一字元存取。

第2C圖顯示一記憶指令其具有一記憶體存取操作碼指定四字元存取，和3位址位元指定此四字元的位址。相較於第2A圖的，1個潛在的位址自此位址中消除，減少了位址輸入時脈及位址提取時脈，額外的第2和第3位元也被消除，因為此為四字元存取而不是單一字元存取。

第3A圖顯示一記憶指令其具有一記憶體存取操作碼以指定一較高記憶體位址，和一單一位元組位址及兩個不重要的位元組以指定一完整記憶體位址的此較高記憶體位址部份。

與第1B圖相反，其修改了此記憶體存取命令以指定更多的位址位元，第3A圖具有一完全分離之指令其具有一可區別的較高記憶體存取操作碼及一較高位址，以超越標準位址輸入空間。因此，使用者發出兩個完整輸入命令以完整地指定一記憶體位址，及存取記憶體陣列。此較高位址命令和較低位址命令具有不同的命令碼以指示較高位址和較低位址。然而，後續的存取可以假設先前較高位址指令之較高位址仍維持有效，以減少未來具有相同的較高位址之記憶存取輸入命令的數目至一個輸入命令。

第3B圖顯示一記憶指令具有一記憶體存取操作碼以指定一較低記憶體位址，及一3位元組位址以指定一記憶體位址的較低記憶體位址部份。雖然第3B圖與第1A圖類似，但是第1A圖中的記憶體存取指令並不依賴一可區別的較高記憶體位址指令。不同的是，第3B圖中的記憶體存取指令會依賴第3A圖中的較高記憶體位址指令。

第4圖顯示一記憶晶片的方塊示意圖，其具有一位址解碼器及一記憶晶片外編碼器，如此記憶晶片外編碼器將記憶體位址編碼成一較短的位址表示，且記憶晶片內解碼器將此較短的位址表示利用通用記憶晶片內操作重新恢復成較長的位址表示。

第4圖中的硬體實施在串列輸入記憶晶片之前將位址資訊編碼。此硬體編碼器根據此編碼器的特定壓縮演算法將位址資訊編碼成具有X位元長度。因為此編碼器的位址資訊編碼之X位元長度係小於未編碼前的位址，需要較少的位址提取時脈。於此位址提取時脈，記憶晶片的內部位址產生器將此編碼過的位址解碼且將此解碼後的位址送至位址緩衝器及計數器中以供晶片內部操作使用。

第5A圖顯示一記憶晶片的方塊示意圖，其具有多重記憶陣列庫，一組與較低記憶體位址串列通訊之接腳，及另一組與較高記憶體位址通訊之接腳。第5B圖顯示一範例表其將第5A圖中的此組與較高記憶體位址通訊之接腳解碼，具有許多不同的較高記憶體位址功能。

第5A圖和第5B圖是一利用更一般的通訊位址技術之範例，其利用未使用的輸入接腳、輸出接腳或是輸入/輸出(I/O)接腳以指示記憶體位址。CS0和CS1表示陣列庫0和陣列庫1的選取輸入接腳。此兩個陣列庫可以被連續地存取，如此於到達陣列庫0的最後位址後，此內部位址計數器跳至下一讀取時脈的陣列庫1的第一位址，且隨後在陣列庫0與陣列庫1之間或是在包含陣列庫0與陣列庫1的整個陣列之間迴圈，根據第5B圖中的CS[1:0]選取接腳組合之設定而定。

第6圖顯示另一種方法來定址許多高於A23的位址位元會被初始設為”0”假如且僅在使用者嘗試存取此列庫0的第一個128Mb區域(A24=0)。之後，此晶片會在第一個128Mb陣列邊界到達後依序計數下一位址(A24=1)。

第7圖係可應用本發明包含具有此處所描述的具有多重記憶庫的積體電路之簡要方塊示意圖，其具有改良的定址機制。

第7圖是包含一記憶體陣列700的積體電路750之簡要方塊示意圖。一字元線(或列)及區塊選取解碼器701係耦接至，且與其有著電性溝通，複數條字元線702及字串選擇線，其間係沿著記憶體陣列700的列方向排列。一位元線(行)解碼器及驅動器703係耦接至複數條沿著記憶體陣列700之行排列的位元線704，且與其有著電性溝通，以自讀取資料，或是寫入資料至，記憶胞陣列700的記憶胞中。位址係透過匯流排705提供至字元線解碼器及驅動器701及位元線解碼器703。方塊706中的感應放大器與資料輸入結構，包含作為讀取、程式化和抹除模式的電流源，係透過匯流排707耦接至位元線解碼器703。資料係由積體電路750上的輸入/輸出埠透過資料輸入線711傳送至方塊706之資料輸入結構。資料係由方塊706中的感應放大器，透過資料輸出線715，傳送至積體電路750上的輸入/輸出埠或其他積體電路750內或外之資料目的地。狀態機構及改良時鐘電路係於電路709中以控制偏壓調整供應電壓708。

此處所描述之記憶體定址方案可以藉由修改一串列(SPI)快閃記憶體來應用，其代表性裝置包括MX25L12805D和MX25L12845E，其標準在此引用為參考資料。

雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。

750．．．積體電路

700．．．記憶陣列

701．．．字元線(列)解碼器及字元線驅動器

702．．．字元線

703．．．行解碼器

704．．．位元線

705、707．．．匯流排

706．．．感應放大器與資料輸入結構

711．．．資料輸入線

715．．．資料輸出線

708．．．偏壓調整供應電壓

709．．．程式化、抹除及讀取偏壓調整狀態機構

本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：

第1A圖顯示一記憶指令其具有一記憶體存取操作碼和3位元組的位址。

第1B圖顯示一記憶指令其具有一記憶體存取操作碼和4位元組的位址。

第2A圖顯示一記憶指令其具有一記憶體存取操作碼指定單一字元存取，和3位元組的位址指定此單一字元存取的位址，消除了在其他情況下溝通必須使用的3個潛在的位址位元。

第2B圖顯示一記憶指令其具有一記憶體存取操作碼指定雙字元存取，和3位元組的位址指定此雙字元存取的位址，消除了在其他情況下溝通必須使用的4個潛在的位址位元。

第2C圖顯示一記憶指令其具有一記憶體存取操作碼指定四字元存取，和3位元組的位址指定此四字元存取的位址，消除了在其他情況下溝通必須使用的5個潛在的位址位元。

第3A圖顯示一記憶指令其具有一記憶體存取操作碼以指定一較高記憶體位址，和一單一位元組位址及兩個不重要的位元組以指定一完整記憶體位址的此較高記憶體位址部份。

第3B圖顯示一記憶指令其具有一記憶體存取操作碼以指定一較低記憶體位址，和一三位元組位址以指定一完整記憶體位址的此較低記憶體位址部份。

第4圖顯示一記憶晶片的方塊示意圖，其具有一位址解碼器及一記憶晶片外編碼器，如此記憶晶片外編碼器將記憶體位址編碼成一較短的位址表示，且記憶晶片內解碼器將此較短的位址表示利用通用記憶晶片內操作重新恢復成較長的位址表示。

第5A圖顯示一記憶晶片的方塊示意圖，其具有多重記憶陣列庫，一組與較低記憶體位址串列通訊之接腳，及另一組與較高記憶體位址通訊之接腳。

第5B圖顯示一範例表其將第5A圖中的此組與較高記憶體位址通訊之接腳解碼，具有許多不同的較高記憶體位址功能。

第6圖顯示一記憶晶片的方塊示意圖，其具有多重記憶陣列庫，一組與較低記憶體位址串列通訊之接腳，及另一組與較高記憶體位址通訊之接腳。

第7圖係可應用本發明包含具有此處所描述的具有多重記憶庫的積體電路之簡要方塊示意圖，其具有改良的定址機制。

Claims (12)

1. 一種記憶積體電路，包含：控制電路存取該記憶積體電路中的記憶胞，該控制電路係響應指令，該指令包括：一第一命令以指示地址位元的一較高部分；以及一第二命令以指示地址位元的一較低部分，該地址位元的該較高部分及該較低部分構成該記憶積體電路的一完整存取位址，其中該第一命令及該第二命令具有不同的命令碼。
2. 如申請專利範圍第1項所述之積體電路，其中該地址位元的該較高部分區分該記憶積體電路中的一第一複數個記憶胞與一第二複數個記憶胞。
3. 如申請專利範圍第1項所述之積體電路，其中該記憶積體電路包含額外的複數個記憶胞具有額外的複數個位置，其中該地址位元的該較低部分自一特定額外的複數個記憶胞中之一額外的複數個記憶位置區分出特定的記憶位置。
4. 如申請專利範圍第1項所述之積體電路，其中該記憶積體電路包含額外的複數個記憶胞具有額外的複數個位置，其中該地址位元的該較低部分自一特定額外的複數個記憶胞中之一額外的複數個記憶位置區分出特定的記憶位置，及其中該地址位元的該較高部分自該第一複數個記憶胞、該第二複數個記憶胞與該額外的複數個記憶胞之中作出區分。
5. 如申請專利範圍第1項所述之積體電路，其中該第一命令中的該地址位元的該較高部分對該第一命令後的記憶存取指令區分是對該記憶積體電路中的一第一複數個記憶胞或一第二複數個記憶胞做存取動作。
6. 如申請專利範圍第1項所述之積體電路，其中該記憶積體電路是一串列快閃記憶積體電路。
7. 一種存取一記憶積體電路的方法，該方法包含：與該記憶積體電路溝通並且指示地址位元的一較高部分之一第一命令；與該記憶積體電路溝通並且指示地址位元的一較低部分之一第二命令，該地址位元的該較高部分及該較低部分構成該記憶積體電路的一完整存取位址，其中該第一命令及該第二命令具有不同的命令碼。
8. 如申請專利範圍第7項所述之方法，其中該地址位元的該較高部分區分該記憶積體電路中的一第一複數個記憶胞與一第二複數個記憶胞。
9. 如申請專利範圍第7項所述之方法，其中該記憶積體電路包含額外的複數個記憶胞具有額外的複數個位置，其中該地址位元的該較低部分自一特定額外的複數個記憶胞中之一額外的複數個記憶位置區分出特定的記憶位置。
10. 如申請專利範圍第7項所述之方法，其中該記憶積體電路包含額外的複數個記憶胞具有額外的複數個位置，其中該地址位元的該較低部分自一特定額外的複數個記憶胞中之一額外的複數個記憶位置區分出特定的記憶位置，及其中該地址位元的該較高部分自該第一複數個記憶胞、該第二複數個記憶胞與該額外的複數個記憶胞之中作出區分。
11. 如申請專利範圍第7項所述之方法，其中該第一命令中的該地址位元的該較高部分對該第一命令後的記憶存取指令區分是對該記憶積體電路中的一第一複數個記憶胞或一第二複數個記憶胞做存取動作。
12. 如申請專利範圍第7項所述之方法，其中該記憶積體電路是一串列快閃記憶積體電路。