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TWI413171B - 半導體裝置之製造方法 - Google Patents

半導體裝置之製造方法 Download PDF

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TWI413171B
TWI413171B TW099119064A TW99119064A TWI413171B TW I413171 B TWI413171 B TW I413171B TW 099119064 A TW099119064 A TW 099119064A TW 99119064 A TW99119064 A TW 99119064A TW I413171 B TWI413171 B TW I413171B
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oxide film
oxide
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photoresist mask
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莉塔 沃斯
保羅 默坦斯
湯姆 施拉姆
和田昌之
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Imec公司
大日本網屏製造股份有限公司
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Description

半導體裝置之製造方法
本發明係關於包括有對基板供應清洗液之清洗步驟的基板處理方法。處理對象的基板係包括有例如：半導體晶圓、液晶顯示裝置用基板、電漿顯示器用基板、FED(Field Emission Display)用基板、光碟用基板、磁碟用基板、光磁碟用基板、光罩用基板等。又，本發明係關於使用基板處理方法的半導體裝置之製造方法。
場效型電晶體(FET)的閘絕緣膜自習知起便有使用氧化矽。因為元件的細微化與高積體化，便必需將閘絕緣膜的膜厚削薄，俾確保充分的導通電流(on current)。但是，由氧化矽所構成閘絕緣膜的薄型化業已達極限，例如就設計規則為32nm的技術世代之裝置便無法適用氧化矽閘絕緣膜。理由係若使用數個原子層份膜厚的氧化矽閘極膜，便會導致因量子穿隧效應而造成的漏電流增加。
在此便有就使用介電係數較高於氧化矽的高介電係數材料(所謂High-k材料)之閘極構造的導入進行探討。藉由將High-k材料使用為閘絕緣膜，便可增加膜厚並減少漏電流，且可如同使用較薄氧化矽閘絕緣膜的情況能流通大量的電流。
具體的閘極構造係例如包括有：在矽基板表面上所形成的界面氧化膜、在該界面氧化膜上所形成的High-k閘絕緣膜、以及在該High-k閘絕緣膜上所形成的閘極金屬(導體膜)。界面氧化膜係由二氧化矽構成。該界面氧化膜係抑制當使用High-k閘絕緣膜時所造成的移動度μ降低，且提高由含鉿材料所構成High-k閘絕緣膜的成膜性。High-k材料係以鉿系材料備受矚目。又，閘極金屬多數情況係選擇氮化鈦或鉭系材料。因為該等閘極金屬材料的功函數係屬於中間值，因而當形成CMOS(Complementary Metal Oxide Semiconductor)構造的情況便屬於有力的材料。理由係對N通道MOSFET與P通道MOSFET的閘極金屬可共通適用。藉由將閘極金屬材料共通化，N通道與P通道的MOSFET閘極構造便可利用共通的乾式蝕刻步驟同時形成。
閘絕緣膜係有由膜厚較大的主High-k膜、與膜厚較小的覆蓋層(High-k覆蓋)之積層膜構成的情況。主High-k膜係由例如鉿系材料形成。覆蓋層係依接觸到主High-k膜的方式形成，由例如鑭氧化物、鎂氧化物、鋁氧化物等金屬氧化膜構成。
在為形成源極與汲極區域的活化退火步驟中，覆蓋層內的金屬分子會擴散於主High-k膜中。藉此便可使臨限電壓偏移，俾獲得所需的臨限電壓。例如當形成N通道MOSFET的情況，利用具有近似N型複晶矽之功函數的材料形成覆蓋層。同樣的，形成P通道MOSFET時，利用具有近似P型複晶矽之功函數的材料形成覆蓋層。藉此便可降低MOSFET的臨限電壓。
形成CMOS構造的情況，依此只要在N通道MOSFET側形成具有接近N型複晶矽功函數之材料的覆蓋層，並在P通道MOSFET側形成具有接近P型複晶矽功函數之材料的覆蓋層便可。藉此，便可在利用共通材料形成閘極金屬的情況下，分別降低P通道與N通道MOSFET的臨限電壓。
具體而言，適用於N通道MOSFET的覆蓋層(以下稱「N側覆蓋層」)，係可使用功函數較低的鑭氧化物或鎂氧化物。又，適用於P通道MOSFET的覆蓋層(以下稱「P側覆蓋層」)，係可使用功函數較高的鋁氧化物。
為流通大量的電流，必需儘可能地削薄閘絕緣膜的電氣膜厚(EOT：等效氧化膜厚)，因而覆蓋層的膜厚便設為數個原子層份(10左右)。所以，對覆蓋層的膜厚控制與均勻性之要求嚴苛。又，覆蓋層的氧化與粗糙之類的表面層改質，係直接關聯於臨限電壓變動與電氣膜厚增加，因而對電晶體特性構成無法忽視的影響。
當N側覆蓋層與P側覆蓋層係使用不同金屬氧化膜的情況，該等材料膜的圖案化係不可或缺。具體而言，必需形成N側覆蓋層，然後將該N側覆蓋層選擇性殘留於N通道MOSFET所形成的區域(以下稱「NMOS區域」)。同樣的，必需形成P側覆蓋層，然後將該P側覆蓋層選擇性殘留於P通道MOSFET所形成的區域(以下稱「PMOS區域」)。
覆蓋層的圖案化係可依照乾式製程或濕式製程實施。乾式製程係包括有：對覆蓋層上的硬罩成膜、對硬罩上的光阻遮罩形成、硬罩的選擇蝕刻、光阻遮罩的剝離、覆蓋層的選擇乾式蝕刻、及硬罩的剝離。相對於此，濕式製程係包括有：對覆蓋層上的光阻遮罩形成、覆蓋層的選擇濕式蝕刻、及光阻遮罩的剝離。
在為形成覆蓋層的各步驟中，將施行基板表面的洗淨。洗淨係有使用藥液及純水(脫離子水：DIW(deionized water))的情況，以及僅使用純水的情況。任一情況均包括有使用純水的清洗步驟。所以，乾式製程中，在覆蓋層形成後，於覆蓋層的選擇乾式蝕刻後、及硬罩剝離後，覆蓋層才會接觸到純水。在濕式製程中，在覆蓋層形成後，於光阻遮罩形成後、覆蓋層的選擇濕式蝕刻後、及光阻膜剝離後，覆蓋層才會接觸到純水。
但是，根據本案發明者的研究結果得知，覆蓋層係藉由接觸到純水，材料其中一部分會消失，膜厚會減少。此傾向特別係在N側覆蓋層會更明顯出現。
實驗結果一例如圖8所示。該實驗中，對表面已形成N側覆蓋層一例之氧化鑭(Lax Oy )膜的半導體基板，施行純水清洗處理。橫軸係純水清洗處理時間(DIW rinse time)，縱軸係氧化鑭膜的蝕刻量(LaO etch amount)。純水清洗處理中，使半導體基板由旋轉夾具呈水平保持並一邊進行旋轉，一邊對半導體基板中心供應純水。由圖8中得知，隨純水清洗處理時間的經過，氧化鑭膜的膜厚會減少。
如前述，因為覆蓋層係極薄，因而對其膜厚精度、以及在基板面內的均勻性之要求較為嚴苛。更具體而言，當覆蓋層的膜厚係10左右的情況，為能實現良好的裝置特性，膜減少(film loss)的容許範圍被認為在例如1以下。但是，如圖8所示，因純水清洗處理所造成的膜減少，在處理開始後僅7秒後便已達1。若設為施行1分鐘的純水清洗，膜厚10的氧化鑭膜便會喪失其膜厚的40%以上。所以，純水清洗處理時所產生膜減少的問題，便屬於在製作使用High-k閘絕緣膜的實用裝置時，應克服的問題。
截至目前，尚無相關因純水清洗處理所造成覆蓋層膜減少的報告例。且，若一般化，尚無相關當對稀土族氧化膜或鹼土族氧化膜呈裸露出狀態的半導體基板，施行純水清洗處理時的膜減少報告例。所以，上述問題係屬於由本案發明者首次發現的問題，當然係屬尚未獲解決的問題。
本發明係提供對此種未解決問題的解決手段。
本發明的基板處理方法係包括有：準備含有稀土族氧化物及鹼土族氧化物中至少1種的氧化膜，且該氧化膜至少其中一部分呈裸露出的半導體基板之步驟；以及對上述半導體基板上的上述氧化膜，供應由鹼性藥液(pH7~14)或有機溶劑構成之清洗液的清洗步驟。
根據本案發明者的研究，若使用鹼性藥液施行清洗步驟，由稀土族氧化物或鹼土族氧化物所構成膜的膜減少程度，在相較於使用純水施行的清洗步驟之下，呈明顯輕微。且，將有機溶劑使用為清洗液的情況，亦是由稀土族氧化物或鹼土族氧化物所構成膜的膜減少程度，在相較於使用純水施行的清洗步驟之下，呈明顯輕微。所以，若將本發明的基板處理方法適用於半導體裝置之製造，便可解決前述問題。
上述稀土族氧化物亦可含有從鑭氧化物、釓氧化物、鈧氧化物、及鏑氧化物所構成群組中選擇至少1種。
上述鹼土族氧化物亦可含有從鎂氧化物、鋇氧化物、及鍶氧化物所構成群組中選擇至少1種。
上述鹼性藥液較佳係pH大於7(更佳係pH10以上)的鹼性水溶液。藉由使用pH大於7(更佳係pH10以上)的鹼性水溶液，便可更有效地減輕膜減少程度。
上述鹼性藥液較佳係含有從氨水、氫氧化四甲銨水溶液(TMAH)、膽水溶液、氫氧化鈉水溶液、及氫氧化鉀水溶液所構成群組中選擇至少1種。
上述有機溶劑亦可含有溶解於水中而呈中性或鹼性的有機溶劑。有機溶劑之中，亦有溶解於水中而呈酸性者。但是，根據本案發明者的研究，溶解於水中而呈中性或鹼性的有機溶劑，判斷較有利於更加減輕膜減少量。此種有機溶劑係可例示如：異丙醇(IPA)、1-丁醇、2-乙氧基乙醇、1-甲氧基-2-丙醇、1,1,1,3,3,3-六氟-2-丙醇、氫氟醚(HFE)、及甲基異丁酮(MIBK)。
上述有機溶劑較佳係有機溶劑含有率為大致100%(99%以上、較佳100%)的高濃度有機溶劑。更佳係含水率在1%以下。
上述有機溶劑亦可含有從醇類、醚類、酮類、及胺類所構成群組中選擇至少1種。醇類係可例示如：異丙醇(IPA)、1-丁醇、2-乙氧基乙醇、1-甲氧基-2-丙醇、1,1,1,3,3,3-六氟-2-丙醇、及四氫糠醇(THFA)。又，醚類係可例示如氫氟醚(HFE)。酮類係可例示如甲基異丁酮(MIBK)。又，胺類係可例示如：N-甲基吡咯啶酮(NMP)、及二甲亞碸(DMSO)。
更具體而言，上述有機溶劑亦可含有從異丙醇(IPA)、1-丁醇、2-乙氧基乙醇、1-甲氧基-2-丙醇、1,1,1,3,3,3-六氟-2-丙醇、四氫糠醇(THFA)、氫氟醚(HFE)、甲基異丁酮(MIBK)、N-甲基吡咯啶酮(NMP)、及二甲亞碸(DMSO)所構成群組中選擇至少1種。
上述清洗步驟前後的上述氧化膜之膜厚減少，較佳係在1以下。換言之，只要依使清洗步驟前後的膜厚減少在1以下的方式，設定清洗液的組成、濃度、以及溫度選擇、清洗處理的時間設定便可。若將清洗處理時間設定在1分鐘以內(例如30秒~60秒)，且若依清洗液施行的上述氧化膜蝕刻速率在1/分以下便可。若膜厚減少在1以下，便可適用於前述形成High-k覆蓋的步驟，可形成優異電氣特性的裝置。
上述氧化膜亦可接觸於介電係數較高於氧化矽的高介電係數膜。具體而言，上述高介電係數膜亦可使用為前述的主High-k膜。而，上述氧化膜亦可使用為前述High-k覆蓋膜。
上述高介電係數膜亦可含有從含鉿材料、氧化鋁(鋁氧化物)、及二氧化鋯(鋯氧化物)所構成群組中選擇至少1種。該等係可適用為形成閘絕緣膜的High-k材料。
此情況，上述含鉿材料亦可含有從鉿氧化物、鉿矽化物、鉿氮化物的群組中選擇至少1種。更具體而言，上述含鉿材料亦可含有從HfO、HfON、HfSi、HfSiO、HfSiON、及HfTiO所構成群組中選擇至少1種。
上述基板處理方法亦可在上述清洗步驟之後，更進一步包括有：將上述半導體基板表面的液體予以排除之乾燥步驟。例如清洗步驟亦可包括有：使基板旋轉的步驟、以及對旋轉狀態的基板表面供應清洗液的步驟。乾燥步驟亦可例如在停止清洗液供應之後，使基板旋轉，並利用離心力將基板表面的液體予以排除之步驟。乾燥步驟亦可尚包括有將異丙醇或其他的揮發性溶劑供應給基板表面之步驟。此情況，乾燥步驟係排除為揮發性溶劑，亦可包括有對基板表面供應惰性氣體(例如氮氣)的步驟。
上述準備半導體基板的步驟亦可包括有：藉由利用除去液將在上述氧化膜表面上所形成光阻層或光阻殘渣予以除去，而裸露出上述氧化膜至少其中一部分的除去步驟。例如為將上述氧化膜施行圖案化，亦可在上述氧化膜上形成經圖案化的光阻層。以該光阻層當作遮罩，對上述氧化膜施行圖案化(蝕刻)。在該圖案化之後，便施行將光阻膜予以除去的除去步驟。在該除去步驟後，便施行前述清洗步驟。此情況，清洗步驟係包括有將在除去步驟中所使用的基板上之除去液，取代為清洗液的步驟。
再者，亦有對上述氧化膜等基板上的其他薄膜或基板材料本身利用乾式蝕刻施行加工之情況。此情況，光阻層的圖案係形成於基板上，並以該光阻膜作為遮罩，施行乾式蝕刻。又，亦有供對基板施行選擇性離子植入用的遮罩，係使用光阻層的情況。該等情況，利用植入離子而硬化的光阻便在基板上成為殘渣並附著。又，亦有對當作遮罩使用後的光阻膜施行灰化處理之情況。經該灰化後的基板表面上會殘留光阻的殘渣。該等殘渣將利用除去液而被除去。然後，在基板表面上所殘留的除去液，於清洗步驟中會被取代為清洗液。
上述除去液與上述清洗液亦可具有相同的化學組成。藉此，除去步驟與清洗步驟便可連續施行。換言之，利用單一步驟便可施行光阻層或光阻殘渣的除去、與清洗處理。
上述除去液係可僅利用有機溶劑進行調製，亦可含有有機溶劑及添加劑。該添加劑亦可含有氫氧化四甲銨(TMAH)。此種添加劑係例如在將光阻下方的抗反射膜(BARC：Bottom Anti Reflective Coating。特別係可濕式顯影者)予以除去之目的下，添加於除去液中。當將氫氧化四甲銨(TMAH)當作添加劑並添加的情況，其濃度較佳設為0.025%以上。
本發明的半導體裝置之製造方法，係供使用如前述基板處理方法進行半導體裝置製造的方法，其中，上述準備半導體基板的步驟係包括有：在半導體基板表面(亦可為已形成界面層的表面)上，積層著：含有稀土族氧化物與鹼土族氧化物中至少1種的氧化膜、及由介電係數較高於氧化矽的材料所構成高介電係數膜，而形成積層膜的步驟；在上述積層膜上形成導電膜的步驟；以及將上述導電膜與上述積層膜施行圖案化而形成閘極構造，藉此使上述氧化膜至少其中一部分裸露出的閘極形成步驟。
藉由該方法，可形成將積層膜作為閘絕緣膜的閘極構造。此時，因為可抑制清洗步驟中的氧化膜之膜減少，因而可形成優異特性的裝置。
本發明一實施形態，上述形成積層膜的步驟係包括有：在上述氧化膜上的既定區域形成光阻遮罩，並對從上述光阻遮罩中裸露出的上述氧化膜施行蝕刻(例如濕式蝕刻)之步驟；以及藉由在上述蝕刻後再將上述光阻遮罩予以除去，而使上述既定區域的上述氧化膜裸露出的步驟。而，上述清洗步驟係在剛完成上述氧化膜形成後、剛完成上述對從光阻遮罩中裸露出的上述氧化膜施行蝕刻後、剛完成上述光阻遮罩除去後、及剛完成上述閘極形成步驟後等之中至少一情況下實施。
藉由該方法，便可利用所謂濕式製程形成閘極構造。而，因為可抑制清洗步驟中的氧化膜之膜減少，因而可形成優異特性的裝置。所謂「剛完成氧化膜形成後」係指在形成氧化膜後，且形成光阻遮罩之前。所謂「剛完成對從光阻遮罩中裸露出的上述氧化膜施行蝕刻後」，係指在該蝕刻後，且在將光阻遮罩除去之前。所謂「剛完成光阻遮罩除去後」係指光阻遮罩除去後，且閘極形成步驟前。所謂「剛完成上述閘極形成步驟後」係指閘極形成步驟後，且在基板上形成薄膜、對基板施行離子植入或其他處理之前。一般所謂「剛完成...後」係指在該步驟後，且進行下一步驟之前。
再者，本發明一實施形態，上述形成積層膜的步驟係包括有：在當作第1氧化膜用的上述氧化膜上之第1區域中，形成第1光阻遮罩，對從上述第1光阻遮罩中裸露出的上述第1氧化膜施行蝕刻之第1蝕刻步驟；在上述第1蝕刻步驟後，藉由將上述第1光阻遮罩予以除去，而使上述第1區域的上述第1氧化膜呈裸露出的步驟；在上述半導體基板上形成由不同於上述第1氧化膜之材料所構成第2氧化膜的步驟；在上述第2氧化膜上不同於上述第1區域的第2區域中，形成第2光阻遮罩，並對從上述第2光阻遮罩中裸露出的上述第2氧化膜施行蝕刻之第2蝕刻步驟；以及在上述第2蝕刻步驟後，藉由將上述第2光阻遮罩予以除去，而使上述第2區域的上述第2氧化膜呈裸露出之步驟。又，上述閘極形成步驟係形成分別位於上述第1區域內及上述第2區域內之至少一對閘極構造的步驟。而，上述清洗步驟係在剛完成上述第1氧化膜形成後、剛完成上述對從第1光阻遮罩中裸露出的上述第1氧化膜施行蝕刻後、剛完成上述第1光阻遮罩除去後、剛完成上述第2氧化膜形成後、剛完成上述對從第2光阻遮罩中裸露出的上述第2氧化膜施行蝕刻後、剛完成上述第2光阻遮罩除去後、及剛完成上述閘極形成步驟後中至少一情況下實施。
上述第1氧化膜與上述第2氧化膜亦可由具有不同功函數的金屬氧化物構成。
藉由該方法，例如可在第1與第2區域中形成不同特性的場效型電晶體(MOSFET)。更具體而言，可形成CMOS構造。此情況，第1與第2區域的MOSFET之閘極金屬材料可共通化，藉由第1與第2氧化膜的作用，便可調整閘絕緣膜整體的功函數。藉此，依照簡單製程便可如同CMOS構造般的形成不同功函數之元件。此情況，因為可抑制清洗步驟中的氧化膜之膜減少，因而可提升該元件的電氣特性。
本發明的上述、或其他目的、特徵及效果，參照所附圖式，藉由下述實施形態的說明便可清楚明瞭。
圖1所示係本發明第1實施形態的基板處理方法說明圖。該基板處理方法係例如利用每次處理1片半導體基板的單片式基板處理裝置實施。基板處理裝置係具備有：旋轉夾具1與處理液噴嘴2。旋轉夾具1係將1片半導體基板W依水平姿勢保持，並使圍繞通過其中心的鉛直軸線進行旋轉。處理液噴嘴2係對由旋轉夾具1所保持的半導體基板W之表面供應處理液。更具體而言，處理液噴嘴2係將藥液或清洗液朝向基板W的表面吐出。
基板W係呈已形成由稀土族氧化物或鹼土族氧化物所構成氧化膜狀態的半導體基板。稀土族氧化物一例係鑭氧化物(Lax Oy )，此外亦可將釓氧化物(Gdx Oy )、鈧氧化物(Scx Oy )、及鏑氧化物(Dyx Oy )使用為稀土族氧化物。又，亦可使含有該等稀土族氧化物中之2種以上組合的氧化膜，形成於基板W表面上。鹼土族氧化物係可例示如鎂氧化物(Mgx Oy )、鋇氧化物(Bax Oy )、及鍶氧化物(Srx Oy )。又，亦可使含有該等鹼土族氧化物中之2種以上組合的氧化膜，形成於基板W表面上。且，亦可使含有稀土族氧化物中1種以上、及鹼土族氧化物中1種以上組合的氧化膜，形成於基板W表面上。亦可在基板W上的不同位置處形成不同組成之氧化膜。
本實施形態的基板處理方法係包括有：藥液步驟、清洗步驟、及乾燥步驟。在藥液步驟後施行清洗步驟，在清洗步驟後施行乾燥步驟。
藥液步驟係將基板W利用藥液施行處理的步驟。更具體而言，利用旋轉夾具1使基板W進行旋轉，並朝旋轉狀態的基板W表面，從處理液噴嘴2吐出藥液。從處理液噴嘴2中吐出的藥液係可為將光阻或光阻殘渣予以除去用的除去液。又，上述藥液亦可為將基板W上的膜(上述氧化膜、或基板W上的其他膜)施行蝕刻用的蝕刻液。且，上述藥液亦可為將基板W表面的異物(微塵等)予以除去用的洗淨液。
為將光阻予以除去(剝離)用的除去液(光阻剝離液)，係可使用有機溶劑。具體而言，有機溶劑係可使用例如：N-甲基吡咯啶酮(NMP)、四氫糠醇(THFA)、及二甲亞碸(DMSO)。該等有機溶劑係可僅使用1種，亦可組合使用2種以上。
上述除去液亦可僅由如前述有機溶劑進行調製，亦可在有機溶劑中添加入添加劑進行調製。該添加劑係可例示如氫氧化四甲銨(TMAH)。氫氧化四甲銨較佳係依例如在除去液中的濃度成為0.025%以上之方式進行添加。此種添加劑係例如在將光阻下方的抗反射膜(BARC：Bottom Anti Reflective Coating。特別係可濕式顯影者)，予以除去之目的下，添加於除去液中。
光阻殘渣係當乾式蝕刻的遮罩為使用光阻時，在該乾式蝕刻後會殘留於基板W上。乾式蝕刻法中，不僅處理對象的膜會遭腐蝕，就連光阻亦會遭腐蝕，其中一部分會變質形成高分子(光阻殘渣)並殘留於基板表面上。乾式蝕刻係有適用於當將基板W上的膜(上述氧化膜或基板W上的其他膜)施行圖案化之情況。為將高分子予以除去用的高分子除去液，係可使用含有機鹼液的液體、含有機酸的液體、含無機酸的液體、含氟化銨系物質的液體中至少任一者。其中，含有機鹼液的液體係可舉例如含有DMF(二甲基甲醯胺)、DMSO(二甲亞碸)、羥基胺、膽中至少任1種的液體。又，含有機酸的液體係可舉例如含有檸檬酸、草酸、亞胺二酸、及琥珀酸中至少任1種的液體。又，含無機酸的液體係可舉例如含有氫氟酸及磷酸中至少任1種的液體。其他，高分子除去液係含有1-甲基-2-吡咯啶酮、四氫噻吩-1,1-二氧化物、異丙醇胺、單乙醇胺、2-(2-胺基乙氧基)乙醇、兒茶酚、N-甲基吡咯啶酮、芳族二醇、Perclene(四氯乙烯)、以及含酚的液體等之中至少任1種之液體，更具體而言，可舉例如：1-甲基-2-吡咯啶酮與四氫噻吩-1,1-二氧化物及異丙醇胺的混合液、二甲亞碸與單乙醇胺的混合液、2-(2-胺基乙氧基)乙醇與羥基胺及兒茶酚的混合液、2-(2-胺基乙氧基)乙醇與N-甲基吡咯啶酮的混合液、單乙醇胺與水及芳族二醇的混合液、Perclene(四氯乙烯)與酚的混合液等之中至少任1種。其他，尚可例如含有三乙醇胺、五甲基二乙三胺等胺類、以及丙二醇、二丙二醇單甲醚等之中至少任1種的液體。
蝕刻液係可例示如鹽酸、氫氟酸、氨水、及氫氧化四甲銨(TMAH)。
洗淨液亦可例如將基板W表面的微塵予以除去的微塵除去液。微塵除去液係可例示如氨水-過氧化氫水(ammonia-hydrogen peroxide mixture)。
清洗步驟係將在藥液步驟後殘留於基板W表面上的藥液，利用清洗液進行取代的步驟。更具體而言，利用旋轉夾具1使基板W進行旋轉，並朝旋轉狀態的基板W表面從處理液噴嘴2中吐出清洗液。從處理液噴嘴2所吐出的清洗液係鹼性藥液(pH7~14)或有機溶劑。
鹼性藥液較佳係pH10以上的鹼性水溶液。更具體而言，上述鹼性藥液係可為含有氨水、氫氧化四甲銨水溶液(TMAH)、膽水溶液、氫氧化鈉水溶液、及氫氧化鉀水溶液中之1種以上的藥液。
可作為清洗液用的有機溶劑係可適用從醇類、醚類、酮類、及胺類所構成群組中選擇至少1種。更具體而言，上述有機溶劑係可使用含有異丙醇(IPA)、1-丁醇、2-乙氧基乙醇、1-甲氧基-2-丙醇、1,1,1,3,3,3-六氟-2-丙醇、四氫糠醇(THFA)、氫氟醚(HFE)、甲基異丁酮(MIBK)、N-甲基吡咯啶酮(NMP)、及二甲亞碸(DMSO)中至少1種者。該等有機溶劑係可僅使用1種，亦可組合使用2種以上。
乾燥步驟係將在清洗步驟後殘留於基板W表面上的液體予以排除之步驟。更具體而言，利用旋轉夾具1使基板W進行高速旋轉(例如2000rpm~3000rpm)(所謂「旋轉乾燥」)。藉此，基板W表面的液體便利用離心力而被排除於基板W外側。依此便使基板W乾燥。
乾燥步驟亦可包括有對由旋轉夾具1所保持的基板W表面供應揮發性溶劑的步驟。揮發性溶劑係可例示如IPA(異丙醇)及HFE(氫氟醚)。所謂「揮發性溶劑」係指揮發性較高於水的溶劑。藉由將揮發性溶劑供應給基板W表面，便可促進基板W表面的乾燥。亦可從揮發性溶劑的供應步驟途中開始、或揮發性溶劑供應停止後，施行朝基板W表面供應惰性氣體(例如氮氣)的惰性氣體供應步驟。藉此，因為可從基板W表面迅速地將揮發性溶劑排除，因而可更迅速地執行乾燥步驟。
圖2所示係本發明第2實施形態的基板處理方法之說明圖。該基板處理方法係就未包括有藥液步驟之處，不同於第1實施形態的基板處理方法。即，施行對基板W表面供應清洗液的清洗步驟，然後再施行乾燥步驟。清洗步驟與乾燥步驟的詳細內容係如同第1實施形態的情況。當處理前的基板W表面上並無藥液存在的情況，本實施形態的清洗步驟之處理並非進行基板W上的藥液取代處理，而是將基板W上的異物利用清洗液施行沖洗之洗淨處理。
圖3所示係相關由稀土族氧化物所構成氧化膜一例的氧化鑭膜，調查蝕刻速率的pH依存性之結果圖。更具體而言，準備表面已形成氧化鑭膜的矽基板。使該矽基板利用旋轉夾具進行保持並使旋轉，且將各種pH值的水溶液供應給基板。然後，測定氧化鑭膜的蝕刻速率(Lax Oy etch rate)。測定點(measurement)係依記號「◆」表示。水溶液的pH係利用鹽酸(HCl)及氨水(NH4 OH)的添加而進行調節。
如圖3所示，得知氧化鑭膜的蝕刻速率係隨pH增加而減少。
圖4所示係氧化鑭膜的蝕刻速率(Lax Oy etch rate)、與清洗液一例的氨水(NH4 OH)濃度間之關係圖。得知氨濃度越高，蝕刻速率越低。雖多少有誤差，但pH10以上的範圍將可實現1/分程度以下的蝕刻速率。所以，得知即使施行1分鐘左右的清洗步驟，仍可充分抑制對氧化鑭膜造成的損傷。
圖5所示係氧化鑭膜與氧化鎂膜的膜減少(material loss)、與清洗液一例的有機溶劑濃度間之關係圖。準備表面上已形成氧化鑭膜的矽基板。使該矽基板利用旋轉夾具進行保持並使旋轉，且將各種濃度的有機溶劑供應給基板。然後，測定氧化鑭膜的蝕刻速率(每1分鐘的膜減少)。更，準備在表面上已形成氧化鎂膜的矽基板。使該矽基板利用旋轉夾具進行保持並使旋轉，且將各種濃度的有機溶劑供應給基板。然後，測定氧化鎂膜的蝕刻速率(每1分鐘的膜減少)。有機溶劑係使用IPA(異丙醇)。將其利用純水稀釋為各種濃度並當作清洗液，且將其供應給基板表面。圖5中，IPA濃度係依與水的混合比表示。相關氧化鑭膜的測定點係依記號「▲」表示。又，相關氧化鎂膜的測定點係依記號「□」表示。
如由圖5中所理解般，有機溶劑的濃度越高，蝕刻速率(膜減少)越減少。藉由將有機溶劑濃度設為大致100%(99%以上、較佳100%)，便成為每1分鐘在1以下的蝕刻速率。特別係藉由使用100%有機溶劑，氧化鑭膜的膜減少會實質成為零，氧化鎂膜的蝕刻速率抑制為0.7/分左右。藉此，可充分抑制對氧化鑭膜或氧化鎂膜的損傷。
圖6所示係相關將各種有機溶劑使用為清洗液時，經調查氧化鑭膜的膜減少(La2 O3 loss)及氧化鎂膜的膜減少(MgO2 loss)之結果圖。左側刻度係指氧化鑭膜每1分鐘的膜減少(蝕刻速率)，右側刻度係指氧化鎂膜每1分鐘的膜減少(蝕刻速率)。為求比較，亦合併標示相關純水(DIW)的測定結果。測定所使用的有機溶劑係諸如：異丙醇(IPA)、氫氟醚(HFE)、1-丁醇、2-乙氧基乙醇、1-甲氧基-2-丙醇、甲基異丁酮(MIBK)、及1,1,1,3,3,3-六氟-2-丙醇。均使用濃度為大致100%(99%以上、較佳100%)者。氫氟醚係使用3M公司所提供的「NovecTM Engineered Fluid HFE-7500」。其化學式係n-C3 F7 CF(OC2 H5 )CF(CF3 )2 。
該等有機溶劑均屬於溶解於水中呈中性的有機溶劑。由圖6的測定結果得知，任一有機溶劑對氧化鑭膜與氧化鎂膜的蝕刻速率均在1/分以下。所以，藉由將該等有機溶劑使用為清洗液，便可克服氧化鑭膜與氧化鎂膜的膜減少問題。
圖7A~7Q所示係本發明第3實施形態的半導體裝置之製造方法，依步驟順序所示的圖解式剖視圖。圖7A~7Q所示係具有CMOS構造的半導體裝置之製造步驟。
如圖7A所示，在當作半導體基板用的矽基板11之裝置表層部區域，隔離為應形成N通道MOSFET的NMOS區域21(第1區域)、及應形成P通道MOSFET的PMOS區域22(第2區域)。具體而言，形成將NMOS區域21與PMOS區域22隔離的元件隔離構造23。圖7A的例中，利用STI(Shallow Trench Isolation)構造形成元件隔離構造23。即，元件隔離構造23係在矽基板11上利用蝕刻而形成的淺溝渠內，埋藏氧化矽而形成。且，在矽基板11的表面全域形成薄界面層(Interfacial layer)12。界面層12在本實施形態中係由氧化矽(SiO2 )構成，其膜厚約1nm(10)左右。界面層12亦可係利用熱氧化膜形成。
下一步驟係如圖7B所示。在已形成界面層12的矽基板11表面(更正確而言係界面層12的表面)上，形成第1覆蓋層13(第1氧化膜)。第1覆蓋層13係為使N通道MOSFET的臨限電壓降低用的N側覆蓋層。第1覆蓋層13係可使用氧化鑭膜或氧化鎂膜。更一般而言，可將稀土族氧化物與鹼土族氧化物中之1種或2種以上組合，使用為第1覆蓋層13的材料。稀土族氧化物係可例示如：鑭氧化物、釓氧化物、鈧氧化膜、及鏑氧化物。又，鹼土族氧化物係可例示如：鎂氧化物、鋇氧化膜、及鍶氧化物。該等係可單獨使用1種，亦可使用2種以上的任意組合。圖7B所示係第1覆蓋層13由氧化鑭膜形成的例子。第1覆蓋層13的膜厚係1nm(10)左右。第1覆蓋層13的形成時，可使用PVD(Physical Vapor Deposition)法，其中較佳為能依nm等級控制膜厚的MOCVD(Metal Organic Chemical Vapor Deposition)法、或ALD(Atomic Layer Deposition)法。
在第1覆蓋層13成膜後，便施行為將矽基板11表面(包括第1覆蓋層13的露出表面)的異物除去之洗淨處理。該洗淨處理時，在上述第1實施形態(參照圖1)中係將氨水-過氧化氫水(ammonia-hydrogen peroxide mixture)使用為微塵除去液。或者，使用上述第2實施形態(參照圖2)的基板處理方法。
下一步驟係如圖7C所示。在第1覆蓋層13上，將該第1覆蓋層13覆蓋於NMOS區域21，並在PMOS區域22形成呈裸露出圖案的光阻遮罩25。光阻遮罩25係利用光學微影形成。
下一步驟如圖7D所示。利用以光阻遮罩25為遮罩的選擇蝕刻，選擇性地將PMOS區域22中的第1覆蓋層13除去。藉此，便在NMOS區域21中殘留第1覆蓋層13。選擇蝕刻係例如使用經稀釋過鹽酸(HCl)的濕式製程實施。
在第1覆蓋層13的選擇蝕刻後，便施行為將矽基板11表面(包括第1覆蓋層13的露出表面)異物除去的洗淨處理。該洗淨處理係使用上述第2實施形態(參照圖2)的基板處理方法。若將圖7D所示步驟認定為藥液步驟，則第1覆蓋層13的選擇蝕刻步驟、以及其後續的清洗步驟及乾燥步驟，便相當於第1實施形態的基板處理方法。
下一步驟係如圖7E所示。光阻遮罩25將被除去(剝離)。該除去處理係在本實施形態中，藉由使用除去液(光阻剝離液)的濕式製程實施。將光阻予以除去(剝離)的除去液(光阻剝離液)係可使用有機溶劑。具體而言，有機溶劑係可使用N-甲基吡咯啶酮(NMP)、四氫糠醇(THFA)、及二甲亞碸(DMSO)。該等係可僅使用1種，亦可使用組合2種以上。上述除去液係可僅由如前述有機溶劑進行調製，但亦可在有機溶劑中添加入添加劑再進行調製。該添加劑係可例示如氫氧化四甲銨(TMAH)。氫氧化四甲銨較佳係依例如在除去液中的濃度達0.025%以上方式進行添加。此種添加劑係在將光阻下方的抗反射膜(BARC。特別係可濕式顯影者)予以除去之目的下，添加於除去液中。
在光阻遮罩25剝離後，便施行為將矽基板11表面(包括第1覆蓋層13的露出表面)異物予以除去的洗淨處理。該洗淨處理係使用上述第2實施形態(參照圖2)的基板處理方法。若將圖7E所示步驟認定為藥液步驟，則光阻遮罩25的剝離步驟、以及其後續的清洗步驟及乾燥步驟，便相當於第1實施形態的基板處理方法。
下一步驟係如圖7F所示。在矽基板11表面上形成主High-k膜15。該主High-k膜15係在NMOS區域21中接觸於第1覆蓋層13，在PMOS區域22中接觸於界面層12。主High-k膜15係由介電係數較高於氧化矽的High-k材料(高介電係數材料)所形成之高介電係數膜。主High-k膜15係含有例如含鉿材料、氧化鋁、及二氧化鋯中至少1種。含鉿材料係可選擇HfO2 、HfON、HfSi、HfSiO、HfSiON、及HfTiO中之1種或2種以上的組合。圖7F所示係主High-k膜15由HfO2 、HfSiO或HfSiON所形成的例子。主High-k膜15係形成閘絕緣膜的本體部分。主High-k膜15的膜厚係較大於第1覆蓋層13的膜厚，設定為例如2nm(20)左右。主High-k膜15的形成係可使用MOCVD、ALD法、或其他的PVD法。
下一步驟係如圖7G所示。在主High-k膜15上形成接觸於該主High-k膜15的第2覆蓋層14(第2氧化膜)。第2覆蓋層14係為使P通道MOSFET的臨限電壓降低用的P側High-k覆蓋層。第2覆蓋層14係可使用鋁氧化物(氧化鋁：Al2 O3 )。其他，尚可將鋁氮化物(AlN)使用為第2覆蓋層14。第2覆蓋層14的膜厚係較小於主High-k膜15的膜厚，為1nm(10)左右。第2覆蓋層14的形成係可使用例如PVD法，其中較佳係能依nm等級控制膜厚的MOCVD法、或ALD法。
在第2覆蓋層14成膜後，便施行為將矽基板11表面(包括第2覆蓋層14的露出表面)異物予以除去的洗淨處理。該洗淨處理亦可使用上述第2實施形態(參照圖2)的基板處理方法。但，若第1覆蓋層13在矽基板11的任何區域中均未露出，則亦可使用純水(DIW：脫離子水)或其他清洗液施行矽基板11的清洗。
下一步驟係如圖7H所示。在第2覆蓋層14上，將該第2覆蓋層14覆蓋著PMOS區域22，並在NMOS區域21中形成呈裸露出圖案的光阻遮罩26。光阻遮罩26係利用光學微影形成。
在光阻遮罩26形成後，便施行為將矽基板11表面(包括第2覆蓋層14的露出表面)異物予以除去的洗淨處理。該洗淨處理亦可使用上述第2實施形態(參照圖2)的基板處理方法。但，若第1覆蓋層13在矽基板11的任何區域中均未露出，則亦可使用純水(DIW：脫離子水)或其他清洗液施行矽基板11的清洗。
下一步驟係如圖7I所示。藉由以光阻遮罩26為遮罩的選擇蝕刻，選擇性地將NMOS區域21中的第2覆蓋層14予以除去。藉此，便在PMOS區域22中殘留第2覆蓋層14。選擇蝕刻係例如藉由使用經稀釋過氨水或氫氧化四甲銨水溶液(TMAH)的濕式製程實施。
在第2覆蓋層14的選擇蝕刻後，便施行為將矽基板11表面(包括主High-k膜15及第2覆蓋層14的露出表面)異物予以除去的洗淨處理。該洗淨處理亦可使用上述第2實施形態(參照圖2)的基板處理方法。若將圖7I所示步驟認定為藥液步驟，則第2覆蓋層14的選擇蝕刻步驟、以及其後續的清洗步驟及乾燥步驟，便相當於第1實施形態的基板處理方法。但，若第1覆蓋層13在矽基板11的任何區域中均未露出，則亦可使用純水(DIW：脫離子水)或其他清洗液施行矽基板11的清洗。
下一步驟係如圖7J所示。光阻遮罩26將被除去(剝離)。該除去處理在本實施形態中係藉由使用除去液(光阻剝離液)的濕式製程實施。將光阻予以除去(剝離)的除去液(光阻剝離夜)，係可使用有機溶劑。具體而言，有機溶劑係可使用N-甲基吡咯啶酮(NMP)、四氫糠醇(THFA)、及二甲亞碸(DMSO)。該等係可僅使用1種，亦可組合使用2種以上。上述除去液亦可僅由如前述有機溶劑進行調製，亦可在有機溶劑中添加入添加劑再進行調製。該添加劑係可例示如氫氧化四甲銨(TMAH)。氫氧化四甲銨較佳係依例如在除去液中的濃度為0.025%以上之方式添加。此種添加劑係在將光阻下方的抗反射膜(BARC。特別係可濕式顯影者)予以除去之目的下，添加於除去液中
在光阻遮罩26剝離後，便施行為將矽基板11表面(包括主High-k膜15及第2覆蓋層14的露出表面)異物予以除去的洗淨處理。該洗淨處理亦可使用上述第2實施形態(參照圖2)的基板處理方法。若將圖7J所示步驟認定為藥液步驟，則光阻遮罩26的剝離步驟、以及其後續的清洗步驟及乾燥步驟，便相當於第1實施形態的基板處理方法。但，若第1覆蓋層13在矽基板11的任何區域中均未露出，則亦可使用純水(DIW：脫離子水)或其他清洗液施行矽基板11的清洗。
下一步驟係如圖7K所示。在矽基板11上形成導體膜16。導體膜16在本實施形態中，係將金屬膜16A、與複晶矽(非晶矽)膜16B進行積層而形成。金屬膜16A係在NMOS區域21中接觸於主High-k膜15，在PMOS區域22中接觸於第2覆蓋層14。複晶矽膜16B係接觸於金屬膜16A。金屬膜16A係所謂的閘極金屬。金屬膜16A係例如可由氮化鈦(TiN)或鉭系導電材料形成。鉭系導電材料係可例示氮化鉭(Tix N)與碳化鉭(Tix C)。該等閘極金屬材料係可僅單獨使用1種，亦可組合使用2種以上。金屬膜16A的形成係可使用濺鍍法、或其他的PVD法。複晶矽膜16B的形成係可利用例如蒸鍍法實施。
在金屬膜16A形成後、及複晶矽膜16B形成後，分別施行矽基板11的洗淨。該基板洗淨處理亦可使用上述第2實施形態(參照圖2)的基板處理方法。但，若第1覆蓋層13在矽基板11的任何區域中均未露出，則亦可使用純水(DIW：脫離子水)或其他清洗液施行矽基板11的清洗。
下一步驟係如圖7L所示。在矽基板11上形成為閘極構造之圖案化用的硬罩27。硬罩27係具備有：在NMOS區域21中接觸於導體膜16上面的第1遮罩部分271、以及在PMOS區域22中接觸於導體膜16上面的第2遮罩部分272。硬罩27係由對乾式蝕刻具有耐久性的材料形成。更具體而言，例如可利用氧化矽形成硬罩27。
硬罩27的形成步驟係包括有例如在導體膜16上形成氧化矽膜、及該氧化矽膜的圖案化(選擇蝕刻)。氧化矽膜的形成係例如可利用CVD(Chemical Vapor Deposition)法實施。氧化矽膜的圖案化係例如可利用光學微影實施。光學微影係包括有光阻膜的成膜、及該光阻膜成膜的圖案化。在使用光阻遮罩施行的氧化矽膜選擇蝕刻後，光阻遮罩便會被除去(剝離)。
此情況，在氧化矽膜形成後、光阻膜圖案化後、氧化矽膜的選擇蝕刻後、及光阻遮罩剝離後，分別在移往下一步驟前，便施行矽基板11的洗淨。該基板洗淨處理係可使用上述第2實施形態(參照圖2)的基板處理方法。但，若第1覆蓋層13在矽基板11的任何區域中均未露出，則亦可使用純水(DIW：脫離子水)或其他清洗液施行矽基板11的清洗。
下一步驟係如圖7M所示。藉由以硬罩27為遮罩的乾式蝕刻，將界面層12、第1覆蓋層13、第2覆蓋層14、主High-k膜15、及導體膜16施行選擇性蝕刻。藉此，便在NMOS區域21中形成第1閘極構造31，在PMOS區域22中形成第2閘極構造32。因為閘極金屬(金屬膜16A)係NMOS區域21與PMOS區域22二者共通，因而利用單次的乾式蝕刻便可形成第1與第2閘極構造31、32。
在利用乾式蝕刻施行的第1與第2閘極構造31、32形成後，便施行為將矽基板11表面(包括第1覆蓋層13的露出表面)異物予以除去的洗淨處理。該洗淨處理係可使用上述第2實施形態(參照圖2)的基板處理方法。
下一步驟係如圖7N所示。第1與第2閘極構造31、32上的硬罩27將被除去。硬罩27的除去係例如利用濕式蝕刻實施。所使用的蝕刻液係例如氫氟酸。
在硬罩27除去後，便施行為將矽基板11表面(包括第1覆蓋層13的露出表面)異物予以除去的洗淨處理。該洗淨處理係可使用上述第2實施形態(參照圖2)的基板處理方法。若將圖7N所示步驟認定為藥液步驟，則硬罩27的除去步驟、以及其後續的清洗步驟及乾燥步驟，便相當於第1實施形態的基板處理方法。
下一步驟係如圖7O所示。形成覆蓋著PMOS區域22，且使NMOS區域21裸露出之圖案的光阻遮罩28。然後，將N型雜質離子植入矽基板11中。藉此，便在NMOS區域21中，對由第1閘極構造31所隔離的一對區域(源極與汲極區域)中導入N型雜質。
下一步驟係如圖7P所示。光阻遮罩28將被剝離，且形成另一光阻遮罩29。光阻遮罩29係形成覆蓋著NMOS區域21，且使PMOS區域22裸露出的圖案。然後，P型雜質離子將被植入於矽基板11中。藉此，在PMOS區域22中，便對由第2閘極構造32所隔離的一對區域(源極與汲極區域)中導入P型雜質。
然後，如圖7Q所示，光阻遮罩28將被剝離，且施行為使被導入於源極與汲極區域中的N型雜質及P型雜質能活化之退火。依此，便在NMOS區域21中形成N通道MOSFET41，並在PMOS區域22中形成P通道MOSFET42。依此便獲得CMOS構造。
在光阻遮罩28剝離後、光阻遮罩29剝離後，分別於移往下一步驟前，便施行基板洗淨處理。該基板洗淨處理係可使用上述第2實施形態(參照圖2)的基板處理方法。
光阻遮罩28、29係利用朝向矽基板11到達的離子而被腐蝕，且其中一部分會改質形成高分子(光阻殘渣)，並殘留於基板11表面上。所以，光阻遮罩28、29的剝離處理係為將光阻及其殘渣從矽基板11表面上除去的處理。該剝離處理係可使用前述除去液實施。
施行前述活化退火時，第1與第2覆蓋層13、14內的金屬分子會擴散於主High-k膜15中。藉此，N通道MOSFET41與P通道MOSFET42便均可具有較低的臨限電壓。即，由主High-k膜15與第1覆蓋層13的積層膜所構成第1閘絕緣膜17，具有適於N通道MOSFET41的功函數。且，由主High-k膜15與第2覆蓋層14的積層膜構成第2閘絕緣膜18，具有適於P通道MOSFET42的功函數。依此，在使用單1種閘極金屬材料的情況下，N通道MOSFET41與P通道MOSFET42便均可具有較低的臨限電壓。
本實施形態中，在第1覆蓋層13呈裸露狀態下施行的清洗步驟，係將鹼性藥液或有機溶劑使用為清洗液。因而，可抑制第1覆蓋層13的膜減少，所以N通道MOSFET41便具有穩定的低臨限電壓。藉此便可製作優異特性的CMOS裝置。
以上，針對本發明的3個實施形態進行說明，惟本發明尚可依其他形態實施。
例如在前述第3實施形態中，依照N側覆蓋層13、主High-k膜15及P側覆蓋層14的順序形成，但亦可變更該等的形成順序。例如亦可依照P側覆蓋層14、主High-k膜15、及N側覆蓋層13的順序形成。又，覆蓋層13、14二者亦可在較主High-k膜15之前(即主High-k膜15的下方)形成。又，亦可將覆蓋層13、14二者較後於主High-k膜15(即在主High-k膜15的上方)形成。該等情況，覆蓋層13、14任一者均可先形成。
再者，第3實施形態中，例示在源極與汲極層形成前便形成閘極構造的先閘極製程(gate first process)，但亦可採用在源極與汲極層形成後，才形成閘極構造的後閘極製程(gate last process)。
再者，第3實施形態中，針對覆蓋層13、14的圖案化係依照濕式製程實施的例子進行說明，但該等亦可依照乾式製程實施。該乾式製程係包括有：硬罩材料膜(例如氧化矽或複晶矽)的形成、對硬罩材料膜上的光阻遮罩形成、硬罩材料膜的選擇乾式蝕刻、光阻遮罩的剝離、覆蓋層13、14的選擇蝕刻、及硬罩的剝離。在該等各步驟剛完成後，於移往下一步驟前，最好執行利用前述第2實施形態的基板處理方法施行洗淨處理。特別係在N側覆蓋層13的圖案化時，藉由將鹼性藥液或有機溶劑使用為清洗液，便可抑制覆蓋層13的膜減少。乾式製程的步驟數較多，且亦會有對覆蓋層13、14造成損傷的顧慮。又，為進行硬罩的剝離而使用之藥液，一般係使用氫氟酸，但氫氟酸對鉿系主High-k膜的蝕刻選擇性難謂充足。所以，可謂濕式製程較為有利。另外，在乾式蝕刻後的光阻膜剝離步驟中，不僅光阻，就連在乾式蝕刻時所產生的光阻殘渣亦會一併被除去。
再者，前述第3實施形態中，例示具有CMOS構造的半導體裝置之製造方法，惟本發明亦可應用於例如半導體基板上僅設有N通道MOSFET的半導體裝置之製造。當然，非揮發性記憶體或其他記憶體元件之製造，亦可應用本發明。
雖針對本發明實施形態進行詳細說明，惟該等僅不過係為清楚明瞭本發明技術內容而使用的具體例而已，不應解釋為本發明僅侷限於該等具體例，本發明的範圍僅受所附申請專利範圍的限定。
本申請案係對應於2009年6月12日對日本特許廳所提出申請的特願2009-140740號，該申請案的所有揭示均爰引並融入於本案中。
1．．．旋轉夾具
2．．．處理液噴嘴
11．．．矽基板
12．．．界面層
13．．．第1覆蓋層
14．．．第2覆蓋層
15．．．主High-k膜
16．．．導體膜
16A．．．金屬膜
16B．．．複晶矽膜
17．．．第1閘絕緣膜
18．．．第2閘絕緣膜
21．．．NMOS區域(第1區域)
22．．．PMOS區域(第2區域)
23．．．元件隔離構造
25．．．光阻遮罩
26．．．光阻遮罩
27．．．硬罩
28．．．光阻遮罩
29．．．光阻遮罩
31．．．第1閘極構造
32．．．第2閘極構造
41．．．N通道MOSFET
42．．．P通道MOSFET
271．．．第1遮罩部分
272．．．第2遮罩部分
圖1為本發明第1實施形態的基板處理方法之說明圖。
圖2為本發明第2實施形態的基板處理方法之說明圖。
圖3為相關氧化鑭膜，經調查蝕刻速率的pH依存性之結果圖。
圖4為氧化鑭膜之膜減少、與清洗液一例的氨水濃度間之關係圖。
圖5為氧化鑭膜與氧化鎂膜之膜減少、與清洗液一例的有機溶劑濃度間之關係圖。
圖6為相關將各種有機溶劑使用為清洗液時，經調查氧化鑭膜與氧化鎂膜的膜減少之結果圖。
圖7A為說明本發明第3實施形態的半導體裝置之製造方法圖解式剖視圖。
圖7B為圖7A的下一步驟之圖解式剖視圖。
圖7C為圖7B的下一步驟之圖解式剖視圖。
圖7D為圖7C的下一步驟之圖解式剖視圖。
圖7E為圖7D的下一步驟之圖解式剖視圖。
圖7F為圖7E的下一步驟之圖解式剖視圖。
圖7G為圖7F的下一步驟之圖解式剖視圖。
圖7H為圖7G的下一步驟之圖解式剖視圖。
圖7I為圖7H的下一步驟之圖解式剖視圖。
圖7J為圖7I的下一步驟之圖解式剖視圖。
圖7K為圖7J的下一步驟之圖解式剖視圖。
圖7L為圖7K的下一步驟之圖解式剖視圖。
圖7M為圖7L的下一步驟之圖解式剖視圖。
圖7N為圖7M的下一步驟之圖解式剖視圖。
圖7O為圖7N的下一步驟之圖解式剖視圖。
圖7P為圖7O的下一步驟之圖解式剖視圖。
圖7Q為圖7P的下一步驟之圖解式剖視圖。
圖8為因純水清洗造成的膜減少之說明圖。
1．．．旋轉夾具
2．．．處理液噴嘴

Claims (22)

  1. 一種半導體裝置之製造方法，係包含以下步驟者：準備半導體基板之步驟，該半導體基板係氧化膜之至少其中一部分裸露出，而氧化膜係含有稀土族氧化物及鹼土族氧化物中之至少1種；以及對上述半導體基板上的上述氧化膜供應由鹼性藥液或有機溶劑構成之清洗液的清洗步驟；上述準備半導體基板之步驟係包括有：在半導體基板表面上形成積層膜的步驟，該積層膜係積層著：含有稀土族氧化物與鹼土族氧化物中之至少1種的氧化膜、及由介電係數高於氧化矽的材料所構成之高介電係數膜；在上述積層膜上形成導電膜的步驟；以及將上述導電膜與上述積層膜施行圖案化而形成閘極構造，藉此使上述氧化膜之至少其中一部分裸露出的閘極形成步驟；上述形成積層膜的步驟係包括有：在上述氧化膜上的既定區域形成光阻遮罩，並對從上述光阻遮罩裸露出的上述氧化膜施行蝕刻之步驟；以及藉由在上述蝕刻後將上述光阻遮罩予以除去，而使上述既定區域的上述氧化膜裸露出的步驟；上述清洗步驟係在剛完成上述氧化膜之形成後、剛完成上 述對從光阻遮罩裸露出的上述氧化膜之蝕刻後、剛完成上述光阻遮罩之除去後、及剛完成上述閘極形成步驟後等中之至少一情況下實施。
  2. 一種半導體裝置之製造方法，係包含以下步驟者：準備半導體基板之步驟，該半導體基板係氧化膜之至少其中一部分裸露出，而氧化膜係含有稀土族氧化物及鹼土族氧化物中之至少1種；以及對上述半導體基板上的上述氧化膜供應由鹼性藥液或有機溶劑構成之清洗液的清洗步驟；上述準備半導體基板之步驟係包括有：在半導體基板表面上形成積層膜的步驟，該積層膜係積層著：含有稀土族氧化物與鹼土族氧化物中之至少1種的氧化膜、及由介電係數高於氧化矽的材料所構成之高介電係數膜；在上述積層膜上形成導電膜的步驟；以及將上述導電膜與上述積層膜施行圖案化而形成閘極構造，藉此使上述氧化膜之至少其中一部分裸露出的閘極形成步驟；上述形成積層膜的步驟係包括有：在當作第1氧化膜用的上述氧化膜上之第1區域，形成第1光阻遮罩，對從上述第1光阻遮罩裸露出的上述第1氧化膜施行蝕刻之第1蝕刻步驟； 在上述第1蝕刻步驟後，藉由將上述第1光阻遮罩予以除去，而使上述第1區域的上述第1氧化膜裸露出的步驟；在上述半導體基板上形成由不同於上述第1氧化膜之材料所構成之第2氧化膜的步驟；在上述第2氧化膜上不同於上述第1區域的第2區域，形成第2光阻遮罩，並對從上述第2光阻遮罩裸露出的上述第2氧化膜施行蝕刻之第2蝕刻步驟；以及在上述第2蝕刻步驟後，藉由將上述第2光阻遮罩予以除去，而使上述第2區域的上述第2氧化膜裸露出之步驟；上述閘極形成步驟係形成分別位於上述第1區域內及上述第2區域內之至少一對閘極構造的步驟；上述清洗步驟係在剛完成上述第1氧化膜之形成後、剛完成上述對從第1光阻遮罩裸露出的上述第1氧化膜之蝕刻後、剛完成上述第1光阻遮罩之除去後、剛完成上述第2氧化膜之形成後、剛完成上述對從第2光阻遮罩裸露出的上述第2氧化膜之蝕刻後、剛完成上述第2光阻遮罩之除去後、及剛完成上述閘極形成步驟後中之至少一情況下實施。
  3. 如申請專利範圍第2項之半導體裝置之製造方法，其中，上述第1氧化膜與上述第2氧化膜係由具有不同功函數的金屬氧化物所構成。
  4. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，上述稀土族氧化物係含有從鑭氧化物、釓氧化物、鈧 氧化物及鏑氧化物所構成群組中選擇之至少1種。
  5. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，上述鹼土族氧化物係含有從鎂氧化物、鋇氧化物及鍶氧化物所構成群組中選擇之至少1種。
  6. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，上述鹼性藥液係pH大於7的鹼性水溶液。
  7. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，上述鹼性藥液係含有從氨水、氫氧化四甲銨水溶液、膽水溶液、氫氧化鈉水溶液及氫氧化鉀水溶液所構成群組中選擇之至少1種。
  8. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，上述有機溶劑係含有溶解於水中呈中性或鹼性的有機溶劑。
  9. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，上述有機溶劑係大致100%以上的高濃度有機溶劑。
  10. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，上述有機溶劑係含有從醇類、醚類、酮類及胺類所構成群組中選擇之至少1種。
  11. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，上述有機溶劑係含有從異丙醇、1-丁醇、2-乙氧基乙醇、1-甲氧基-2-丙醇、1,1,1,3,3,3-六氟-2-丙醇、四氫糠醇、氫氟醚、甲基異丁酮、N-甲基吡咯啶酮及二甲亞碸所構 成群組中選擇之至少1種。
  12. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，上述清洗步驟前後的上述氧化膜之膜厚減少係1Å以下。
  13. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，上述氧化膜係接觸於介電係數高於氧化矽的高介電係數膜。
  14. 如申請專利範圍第13項之半導體裝置之製造方法，其中，上述高介電係數膜係含有從含鉿材料、氧化鋁及二氧化鋯所構成群組中選擇之至少1種。
  15. 如申請專利範圍第14項之半導體裝置之製造方法，其中，上述含鉿材料係含有從鉿氧化物、鉿矽化物、鉿氮化物所構成群組中選擇之至少1種。
  16. 如申請專利範圍第14項之半導體裝置之製造方法，其中，上述含鉿材料係含有從HfO、HfON、HfSi、HfSiO、HfSiON及HfTiO所構成群組中選擇之至少1種。
  17. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，在上述清洗步驟後，更進一步包括有：將上述半導體基板表面的液體予以排除之乾燥步驟。
  18. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，上述準備半導體基板之步驟係包括有：藉由將在上述氧化膜表面上所形成之光阻層或光阻殘渣利用除去液 予以除去，而使上述氧化膜之至少其中一部分裸露出的除去步驟。
  19. 如申請專利範圍第18項之半導體裝置之製造方法，其中，上述除去液與上述清洗液係具有相同的化學組成。
  20. 如申請專利範圍第18項之半導體裝置之製造方法，其中，上述除去液係含有添加劑。
  21. 如申請專利範圍第20項之半導體裝置之製造方法，其中，上述添加劑係含有氫氧化四甲銨。
  22. 如申請專利範圍第21項之半導體裝置之製造方法，其中，上述除去液中的氫氧化四甲銨濃度係0.025%以上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI859286B (zh) * 2019-07-31 2024-10-21 日商迪思科股份有限公司 溼蝕刻方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5521726B2 (ja) * 2010-04-16 2014-06-18 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR101675458B1 (ko) * 2010-07-27 2016-11-14 삼성전자 주식회사 산 확산을 이용하는 반도체 소자의 제조 방법
US8674457B2 (en) * 2010-08-11 2014-03-18 Globalfoundries Singapore Pte., Ltd. Methods to reduce gate contact resistance for AC reff reduction
US9269580B2 (en) * 2011-06-27 2016-02-23 Cree, Inc. Semiconductor device with increased channel mobility and dry chemistry processes for fabrication thereof
JP5848142B2 (ja) * 2012-01-25 2016-01-27 ルネサスエレクトロニクス株式会社 縦型プレーナパワーｍｏｓｆｅｔの製造方法
JP5852459B2 (ja) * 2012-02-10 2016-02-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN103855007A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 P型mosfet的制造方法
CN103855013A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 N型mosfet的制造方法
US10464107B2 (en) 2013-10-24 2019-11-05 SCREEN Holdings Co., Ltd. Substrate processing method and substrate processing apparatus
JP6400361B2 (ja) * 2014-07-16 2018-10-03 東京エレクトロン株式会社 基板洗浄方法、基板処理方法、基板処理システム、および半導体装置の製造方法
JP6410694B2 (ja) * 2014-10-21 2018-10-24 東京エレクトロン株式会社 基板液処理方法及び基板液処理装置並びに基板液処理プログラムを記憶したコンピュータ読み取り可能な記憶媒体
CN107078043B (zh) * 2014-11-13 2020-02-21 三菱瓦斯化学株式会社 抑制了包含钽的材料的损伤的半导体元件的清洗液、及使用其的清洗方法
KR102157278B1 (ko) * 2015-03-19 2020-09-17 동우 화인켐 주식회사 포토레지스트 제거용 세정액 조성물
JP6754257B2 (ja) * 2016-09-26 2020-09-09 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法
US10128347B2 (en) * 2017-01-04 2018-11-13 International Business Machines Corporation Gate-all-around field effect transistor having multiple threshold voltages
JP6934376B2 (ja) 2017-09-20 2021-09-15 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
JP6560373B2 (ja) * 2018-01-15 2019-08-14 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
KR20220150134A (ko) * 2021-05-03 2022-11-10 삼성전자주식회사 포토레지스트 박리 조성물과 이를 이용하는 반도체 소자 및 반도체 패키지의 제조 방법
JPWO2023112453A1 (zh) * 2021-12-17 2023-06-22
JP2024168190A (ja) * 2023-05-23 2024-12-05 栗田工業株式会社 ｐＨ調整水製造装置、及びｐＨ調整水の製造方法
JP2025115562A (ja) * 2024-01-26 2025-08-07 株式会社Ｓｃｒｅｅｎホールディングス 基板処理装置及び基板処理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060011584A1 (en) * 2002-09-13 2006-01-19 Mitsushi Itano Etchant and etching method
WO2007064982A1 (en) * 2005-12-01 2007-06-07 Intel Corporation Angled implantation for removal of thin film layers
US20090053885A1 (en) * 2007-08-22 2009-02-26 Wataru Sakamoto Manufacturing method of semiconductor memory device using insulating film as charge storage layer

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219384A (ja) * 1996-02-08 1997-08-19 Mitsubishi Electric Corp 洗浄方法および洗浄装置
JPH11297656A (ja) 1998-04-14 1999-10-29 Mitsubishi Electric Corp 半導体装置の製造方法、リンス液、及び半導体基板洗浄液
JP3159257B2 (ja) * 1998-12-07 2001-04-23 日本電気株式会社 半導体装置の製造方法
JP2000004010A (ja) 1999-04-28 2000-01-07 Matsushita Electron Corp 容量素子の製造方法
JP2003115576A (ja) * 2001-10-03 2003-04-18 Matsushita Electric Ind Co Ltd 電子デバイスの製造方法
JP4085262B2 (ja) * 2003-01-09 2008-05-14 三菱瓦斯化学株式会社 レジスト剥離剤
TW200425327A (en) * 2003-02-21 2004-11-16 Matsushita Electric Industrial Co Ltd Method and apparatus for liquid etching
JP2004273799A (ja) 2003-03-10 2004-09-30 Dainippon Screen Mfg Co Ltd 基板用リンス液、基板処理方法および基板処理装置
KR100541817B1 (ko) 2003-10-14 2006-01-11 삼성전자주식회사 듀얼 게이트 절연막 형성 방법
JP5019741B2 (ja) 2005-11-30 2012-09-05 東京エレクトロン株式会社 半導体装置の製造方法および基板処理システム
JP2007201215A (ja) 2006-01-27 2007-08-09 Toshiba Corp プラズマエッチング装置、プラズマエッチング方法及び半導体装置の製造方法
US7390708B2 (en) 2006-10-23 2008-06-24 Interuniversitair Microelektronica Centrum (Imec) Vzw Patterning of doped poly-silicon gates
EP1944801A1 (en) * 2007-01-10 2008-07-16 Interuniversitair Microelektronica Centrum Methods for manufacturing a CMOS device with dual work function
JP2009075285A (ja) * 2007-09-20 2009-04-09 Fujifilm Corp 半導体デバイスの剥離液、及び、剥離方法
JP5196954B2 (ja) * 2007-10-31 2013-05-15 株式会社東芝 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060011584A1 (en) * 2002-09-13 2006-01-19 Mitsushi Itano Etchant and etching method
WO2007064982A1 (en) * 2005-12-01 2007-06-07 Intel Corporation Angled implantation for removal of thin film layers
US20090053885A1 (en) * 2007-08-22 2009-02-26 Wataru Sakamoto Manufacturing method of semiconductor memory device using insulating film as charge storage layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI859286B (zh) * 2019-07-31 2024-10-21 日商迪思科股份有限公司 溼蝕刻方法

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Publication number Publication date
US20100317185A1 (en) 2010-12-16
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KR101142585B1 (ko) 2012-05-03
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JP5592083B2 (ja) 2014-09-17
US8324116B2 (en) 2012-12-04
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TW201110209A (en) 2011-03-16
JP2010287752A (ja) 2010-12-24

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